JPH0713862B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0713862B2 JPH0713862B2 JP18321789A JP18321789A JPH0713862B2 JP H0713862 B2 JPH0713862 B2 JP H0713862B2 JP 18321789 A JP18321789 A JP 18321789A JP 18321789 A JP18321789 A JP 18321789A JP H0713862 B2 JPH0713862 B2 JP H0713862B2
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- 230000004044 response Effects 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 13
- 230000007704 transition Effects 0.000 description 8
- 230000004913 activation Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
- G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に高速動作が可能
な半導体記憶装置に関する。
な半導体記憶装置に関する。
［従来の技術］ 一般のダイナミック・ランダム・アクセス・メモリ（以
下、DRAMという）は、行および列状に配列された複数の
メモリセルからなるメモリセルアレイを含む。データの
書込時または読出時には、外部から与えられる行アドレ
ス信号に応答してメモリセルアレイの１行が選択され、
外部から与えられる列アドレス信号に応答してメモリセ
ルアレイの１列が選択される。それらの交点に位置する
メモリセルにデータが書込まれ、または、その交点に位
置するメモリセルからデータが読出される。
下、DRAMという）は、行および列状に配列された複数の
メモリセルからなるメモリセルアレイを含む。データの
書込時または読出時には、外部から与えられる行アドレ
ス信号に応答してメモリセルアレイの１行が選択され、
外部から与えられる列アドレス信号に応答してメモリセ
ルアレイの１列が選択される。それらの交点に位置する
メモリセルにデータが書込まれ、または、その交点に位
置するメモリセルからデータが読出される。
行アドレス信号および列アドレス信号を二重化したアド
レス信号が与えられるDRAMにおいては、外部から与えら
れるロウアドレスストローブ信号▲▼の活性化に
より行アドレス信号が取込まれ、外部から与えられるコ
ラムアドレスストローブ信号▲▼の活性化により
列アドレス信号が取込まれる。
レス信号が与えられるDRAMにおいては、外部から与えら
れるロウアドレスストローブ信号▲▼の活性化に
より行アドレス信号が取込まれ、外部から与えられるコ
ラムアドレスストローブ信号▲▼の活性化により
列アドレス信号が取込まれる。
また、DRAMの動作速度を高速化するためにニブルモード
が用いられる。ニブルモードにおいては、ロウアドレス
ストローブ信号▲▼およびコラムアドレスストロ
ーブ信号▲▼を活性化（低レベル）した後、コラ
ムアドレスストローブ信号▲▼のみを繰返し活性
状態（低レベル）および非活性状態（高レベル）にする
ことによりデータの書込みまたは読出しを行なう。すな
わち、ニブルモードにおいては、データの書込動作また
は読出動作がコラムアドレスストローブ信号▲▼
の活性時を起点として行なわれるので、ロウアドレスス
トローブ信号▲▼の活性時を起点とする通常の読
出動作に比べ高速動作が可能となる。
が用いられる。ニブルモードにおいては、ロウアドレス
ストローブ信号▲▼およびコラムアドレスストロ
ーブ信号▲▼を活性化（低レベル）した後、コラ
ムアドレスストローブ信号▲▼のみを繰返し活性
状態（低レベル）および非活性状態（高レベル）にする
ことによりデータの書込みまたは読出しを行なう。すな
わち、ニブルモードにおいては、データの書込動作また
は読出動作がコラムアドレスストローブ信号▲▼
の活性時を起点として行なわれるので、ロウアドレスス
トローブ信号▲▼の活性時を起点とする通常の読
出動作に比べ高速動作が可能となる。
従来のDRAMのニブルモードを第10図および第11図のタイ
ミングチャートを参照しながら説明する。ニブルモード
は、たとえば、特公昭61−18837号公報および米国特許4
344156号に開示されている。
ミングチャートを参照しながら説明する。ニブルモード
は、たとえば、特公昭61−18837号公報および米国特許4
344156号に開示されている。
第10図および第11図において、ロウアドレスストローブ
信号▲▼が高レベルから低レベルに遷移すること
によりDRAMの動作が活性化され、同時に、二重化された
アドレス信号のうち行アドレス信号がDRAM内に取込まれ
る。それにより、メモリセルアレイの対応する行アドレ
ス（Xn）が選択される。次に、二重化されたアドレス信
号が列アドレス信号に変化すると、その列アドレス信号
により、メモリセルアレイの対応する列アドレス（Yn）
が選択される。
信号▲▼が高レベルから低レベルに遷移すること
によりDRAMの動作が活性化され、同時に、二重化された
アドレス信号のうち行アドレス信号がDRAM内に取込まれ
る。それにより、メモリセルアレイの対応する行アドレ
ス（Xn）が選択される。次に、二重化されたアドレス信
号が列アドレス信号に変化すると、その列アドレス信号
により、メモリセルアレイの対応する列アドレス（Yn）
が選択される。
このとき、読出／書込指定信号により書込動作が指定さ
れると、上記のようにして選択された行アドレスと列ア
ドレスとの交差点（Xn,Yn）にあるメモリセルが選択さ
れると同時に、同一行上のアドレス（Xn,Yn+1），（Xn,
Yn+2），（Xn,Yn+3）にあるメモリセルも選択される。
れると、上記のようにして選択された行アドレスと列ア
ドレスとの交差点（Xn,Yn）にあるメモリセルが選択さ
れると同時に、同一行上のアドレス（Xn,Yn+1），（Xn,
Yn+2），（Xn,Yn+3）にあるメモリセルも選択される。
次に、第10図に示すように、コラムアドレスストローブ
信号▲▼が高レベルから低レベルに遷移すると、
４つのメモリセルのうちアドレス（Xn,Yn）に対応する
メモリセルに入力データDINが書込まれる。
信号▲▼が高レベルから低レベルに遷移すると、
４つのメモリセルのうちアドレス（Xn,Yn）に対応する
メモリセルに入力データDINが書込まれる。
次に、ロウアドレスストローブ信号▲▼を活性状
態（低レベル）に保持したまま、コラムアドレスストロ
ーブ信号▲▼を一旦非活性状態（高レベル）に
し、再び活性状態にすると、アドレス（Xn,Yn+1）に対
応するメモリセルに入力データDINが書込まれる。ロウ
アドレスストローブ信号▲▼を活性状態に保持し
たままコラムアドレスストローブ信号▲▼を非活
性状態および活性状態にする動作を繰返すと、同様に、
アドレス（Xn,Yn+2），（Xn,Yn+3）に対応するメモリセ
ルにも順次データが書込まれる。
態（低レベル）に保持したまま、コラムアドレスストロ
ーブ信号▲▼を一旦非活性状態（高レベル）に
し、再び活性状態にすると、アドレス（Xn,Yn+1）に対
応するメモリセルに入力データDINが書込まれる。ロウ
アドレスストローブ信号▲▼を活性状態に保持し
たままコラムアドレスストローブ信号▲▼を非活
性状態および活性状態にする動作を繰返すと、同様に、
アドレス（Xn,Yn+2），（Xn,Yn+3）に対応するメモリセ
ルにも順次データが書込まれる。
このように、コラムアドレスストローブ信号▲▼
の２回目の以降の立下がりにおいて、入力データはコラ
ムアドレスストローブ信号▲▼のサイクル時間t
NCで書込まれるので、ロウアドレスストローブ信号▲
▼のサイクル時間tWCで書込みが行なわれるよりも
書込速度が速くなる。現在実用化されている製品におい
ては、時間tWCと時間tNCとの比は約４対１であるので２
番目から４番目までのデータの書込速度は１番目のデー
タの書込速度の約４倍となる。
の２回目の以降の立下がりにおいて、入力データはコラ
ムアドレスストローブ信号▲▼のサイクル時間t
NCで書込まれるので、ロウアドレスストローブ信号▲
▼のサイクル時間tWCで書込みが行なわれるよりも
書込速度が速くなる。現在実用化されている製品におい
ては、時間tWCと時間tNCとの比は約４対１であるので２
番目から４番目までのデータの書込速度は１番目のデー
タの書込速度の約４倍となる。
一方、読出／書込指定信号により読出動作が指定される
と、上記のようにして選択された行アドレスと列アドレ
スとの交差点（Xn,Yn）にあるメモリセル内のデータ
が、４つの出力ラッチ回路のうち１つに取込まれる。こ
のとき同時に、同一行上のアドレス（Xn,Yn+1），（Xn,
Yn+2），（Xn,Yn+3）にあるメモリセル内のデータも残
りの３つの出力ラッチ回路にそれぞれ取込まれる。
と、上記のようにして選択された行アドレスと列アドレ
スとの交差点（Xn,Yn）にあるメモリセル内のデータ
が、４つの出力ラッチ回路のうち１つに取込まれる。こ
のとき同時に、同一行上のアドレス（Xn,Yn+1），（Xn,
Yn+2），（Xn,Yn+3）にあるメモリセル内のデータも残
りの３つの出力ラッチ回路にそれぞれ取込まれる。
次に、コラムアドレスストローブ信号▲▼が高レ
ベルから低レベルに遷移すると、４つの出力ラッチ回路
に取込まれた４つのデータのうちアドレス（Xn,Yn）に
対応するデータが出力データDOUTとして出力端子に読出
される。このデータは、ロウアドレスストローブ信号▲
▼の遷移から時間tRACの経過後読出され、コラム
アドレスストローブ信号▲▼の遷移から時間tCAC
の経過後読出される。
ベルから低レベルに遷移すると、４つの出力ラッチ回路
に取込まれた４つのデータのうちアドレス（Xn,Yn）に
対応するデータが出力データDOUTとして出力端子に読出
される。このデータは、ロウアドレスストローブ信号▲
▼の遷移から時間tRACの経過後読出され、コラム
アドレスストローブ信号▲▼の遷移から時間tCAC
の経過後読出される。
次に、ロウアドレスストローブ信号▲▼を活性状
態（低レベル）に保持したまま、コラムアドレスストロ
ーブ信号▲▼を一旦非活性状態（高レベル）に
し、再び活性状態にすると、出力ラッチ回路に取込まれ
たデータのうちアドレス（Xn,Yn+1）に対応するデータ
が出力データDOUTとして出力端子に読出される。ロウア
ドレスストローブ信号▲▼を活性状態に保持した
ままコラムアドレスストローブ信号▲▼を非活性
状態および活性状態にする動作を繰返すと、同様に、ア
ドレス（Xn,Yn+2），（Xn,Yn+3）に対応するデータも順
次出力データDOUTとして読出される。
態（低レベル）に保持したまま、コラムアドレスストロ
ーブ信号▲▼を一旦非活性状態（高レベル）に
し、再び活性状態にすると、出力ラッチ回路に取込まれ
たデータのうちアドレス（Xn,Yn+1）に対応するデータ
が出力データDOUTとして出力端子に読出される。ロウア
ドレスストローブ信号▲▼を活性状態に保持した
ままコラムアドレスストローブ信号▲▼を非活性
状態および活性状態にする動作を繰返すと、同様に、ア
ドレス（Xn,Yn+2），（Xn,Yn+3）に対応するデータも順
次出力データDOUTとして読出される。
このように、コラムアドレスストローブ信号▲▼
の２回目以降の立下がりにおいては、出力データは出力
ラッチ回路から読出されるので、読出時間はtCACとなり
短くなる。現在実用化されている製品においては、時間
tRACと時間tCACとの比は約４対１であるので、２番目か
ら４番目までのデータの読出速度は１番目のデータの読
出速度の約４倍となる。
の２回目以降の立下がりにおいては、出力データは出力
ラッチ回路から読出されるので、読出時間はtCACとなり
短くなる。現在実用化されている製品においては、時間
tRACと時間tCACとの比は約４対１であるので、２番目か
ら４番目までのデータの読出速度は１番目のデータの読
出速度の約４倍となる。
［発明が解決しようとする課題］ 上記のように、従来のDRAMのニブルモードにおいては、
４ビットのデータのうち３ビットのデータのみが高速で
書込まれまたは読出される。高速で書込まれるデータの
数を増やすためには、最初に同時に選択されるメモリセ
ルの数を増やすとともにそれらに接続されるデータ入出
力線対の数を増やせばよい。また、高速で読出されるデ
ータの数を増やすためには、出力ラッチ回路の数を増や
せばよい。しかし、出力ラッチ回路およびデータ入出力
線対は比較的大きな占有面積を有するため、集積回路チ
ップの寸法が増大し、コストが増大するという問題があ
る。
４ビットのデータのうち３ビットのデータのみが高速で
書込まれまたは読出される。高速で書込まれるデータの
数を増やすためには、最初に同時に選択されるメモリセ
ルの数を増やすとともにそれらに接続されるデータ入出
力線対の数を増やせばよい。また、高速で読出されるデ
ータの数を増やすためには、出力ラッチ回路の数を増や
せばよい。しかし、出力ラッチ回路およびデータ入出力
線対は比較的大きな占有面積を有するため、集積回路チ
ップの寸法が増大し、コストが増大するという問題があ
る。
この発明の目的は、占有面積を増大させることなく、デ
ータの書込速度が高速化される半導体記憶装置を得るこ
とである。
ータの書込速度が高速化される半導体記憶装置を得るこ
とである。
この発明の他の目的は、占有面積を増大させることな
く、データの読出動作が高速化される半導体記憶装置を
得ることである。
く、データの読出動作が高速化される半導体記憶装置を
得ることである。
［課題を解決するための手段］ 第１の発明に係る半導体記憶装置は、メモリセルアレ
イ、内部アドレス発生手段、第１の選択手段、保持手
段、第２の選択手段、書込手段、およびタイミング制御
手段を備える。
イ、内部アドレス発生手段、第１の選択手段、保持手
段、第２の選択手段、書込手段、およびタイミング制御
手段を備える。
メモリセルアレイは、行および列状に配列される複数の
メモリセルからなる。内部アドレス発生手段は、外部か
ら与えられるアドレス信号に応答して、内部列アドレス
信号を発生する。第１の選択手段は、内部アドレス発生
手段から発生される内部列アドレス信号に応答して、メ
モリセルアレイの複数列を同時に選択するための選択信
号を発生する。保持手段は、第１の選択手段により発生
された選択信号を保持する。第２の選択手段は、保持手
段に保持された選択信号により同時に選択された複数列
を順に選択する。書込手段は、第２の選択手段により選
択された列に外部からの情報を与える。タイミング制御
手段は、第２の選択手段による選択動作の間に、次の内
部列アドレス信号に応答する第１の選択手段による選択
動作が行なわれるようにタイミング制御を行なう。
メモリセルからなる。内部アドレス発生手段は、外部か
ら与えられるアドレス信号に応答して、内部列アドレス
信号を発生する。第１の選択手段は、内部アドレス発生
手段から発生される内部列アドレス信号に応答して、メ
モリセルアレイの複数列を同時に選択するための選択信
号を発生する。保持手段は、第１の選択手段により発生
された選択信号を保持する。第２の選択手段は、保持手
段に保持された選択信号により同時に選択された複数列
を順に選択する。書込手段は、第２の選択手段により選
択された列に外部からの情報を与える。タイミング制御
手段は、第２の選択手段による選択動作の間に、次の内
部列アドレス信号に応答する第１の選択手段による選択
動作が行なわれるようにタイミング制御を行なう。
第２の発明に係る半導体記憶装置は、メモリセルアレ
イ、内部アドレス発生手段、第１の選択手段、保持手
段、第２の選択手段、およびタイミング制御手段を備え
る。
イ、内部アドレス発生手段、第１の選択手段、保持手
段、第２の選択手段、およびタイミング制御手段を備え
る。
保持手段は、第１の選択手段により選択された複数列か
ら読出される複数の情報を保持する。第２の選択手段
は、保持手段に保持された複数の情報を順に選択する。
タイミング制御手段は、第２の選択手段による選択動作
の間に、次の内部アドレス信号に応答する第１の選択手
段による選択動作が行なわれるようにタイミング制御を
行なう。
ら読出される複数の情報を保持する。第２の選択手段
は、保持手段に保持された複数の情報を順に選択する。
タイミング制御手段は、第２の選択手段による選択動作
の間に、次の内部アドレス信号に応答する第１の選択手
段による選択動作が行なわれるようにタイミング制御を
行なう。
［作用］ 第１の発明に係る半導体記憶装置においては、保持手段
に保持された選択信号により選択されている複数列が第
２の選択手段によって順に選択されている間に、内部ア
ドレス発生手段から発生される次の内部列アドレス信号
が第１の選択手段に与えられる。すなわち、第２の選択
手段の動作中に、第１の選択手段による選択動作が行な
われる。そのため、第１の選択手段による選択動作に要
する時間が不要となり、高速の書込動作が可能となる。
に保持された選択信号により選択されている複数列が第
２の選択手段によって順に選択されている間に、内部ア
ドレス発生手段から発生される次の内部列アドレス信号
が第１の選択手段に与えられる。すなわち、第２の選択
手段の動作中に、第１の選択手段による選択動作が行な
われる。そのため、第１の選択手段による選択動作に要
する時間が不要となり、高速の書込動作が可能となる。
第２の発明に係る半導体記憶装置においては、保持手段
に保持された複数の情報が第２の選択手段によって順に
選択されている間に、内部アドレス発生手段から発生さ
れる次の内部列アドレス信号が第１の選択手段に与えら
れる。すなわち、第２の選択手段の動作中に、次にメモ
リセルアレイから読出される複数の情報が第１の選択手
段により選択される。そのため、第１の選択手段による
選択動作に要する時間が不要となり、高速の読出動作が
可能となる。
に保持された複数の情報が第２の選択手段によって順に
選択されている間に、内部アドレス発生手段から発生さ
れる次の内部列アドレス信号が第１の選択手段に与えら
れる。すなわち、第２の選択手段の動作中に、次にメモ
リセルアレイから読出される複数の情報が第１の選択手
段により選択される。そのため、第１の選択手段による
選択動作に要する時間が不要となり、高速の読出動作が
可能となる。
［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明す
る。
る。
第１図は、この発明の一実施例によるDRAMの概略構成を
示すブロック図である。
示すブロック図である。
第１図において、メモリセルアレイ１には、データを記
憶するための複数のメモリセルがＫ行×Ｌ列に配列され
ている。各メモリセルは、データ（情報）を記憶する。
Ｘアドレスバッファ２は、外部から与えられる外部アド
レス信号を受けて所定のタイミングで内部行アドレス信
号を発生する。Ｙアドレスバッファ３は、外部から与え
られる外部アドレス信号を受けて所定のタイミングで内
部列アドレス信号を発生する。Ｘデコーダ４は、Ｘアド
レスバッファ２からの内部列アドレス信号をデコードし
てメモリセルアレイ１内の対応する行を選択する。Ｙデ
コーダ５は、Ｙアドレスバッファ３からの内部列アドレ
ス信号をデコードしてメモリセルアレイ１内のＬ列の中
から対応する４列を選択する。
憶するための複数のメモリセルがＫ行×Ｌ列に配列され
ている。各メモリセルは、データ（情報）を記憶する。
Ｘアドレスバッファ２は、外部から与えられる外部アド
レス信号を受けて所定のタイミングで内部行アドレス信
号を発生する。Ｙアドレスバッファ３は、外部から与え
られる外部アドレス信号を受けて所定のタイミングで内
部列アドレス信号を発生する。Ｘデコーダ４は、Ｘアド
レスバッファ２からの内部列アドレス信号をデコードし
てメモリセルアレイ１内の対応する行を選択する。Ｙデ
コーダ５は、Ｙアドレスバッファ３からの内部列アドレ
ス信号をデコードしてメモリセルアレイ１内のＬ列の中
から対応する４列を選択する。
（センスアンプ＋I/Oスイッチ）ブロック６（以下、単
にブロック６と呼ぶ）は、Ｘデコーダ４により選択され
た行上の複数のメモリセルから読出されるデータを検知
および増幅するとともに、Ｙデコーダ５により選択され
た４列に対応する４つのデータを出力する。また、ブロ
ック６は、選択された列にデータを書込む。I/Oアンプ
７は、４つの増幅回路からなり、ブロック６から読出さ
れた４つのデータを増幅する。出力ラッチ８は、４つの
ラッチ回路からなり、I/Oアンプ７から出力される４つ
のデータをラッチする。セレクタ9aは、出力ラッチ８に
ラッチされる４つのデータのうち１つを選択する。出力
バッファ10aは、セレクタ9aにより選択されたデータを
出力データDOUTとして外部に出力する。入力バッファ10
bは、外部から与えられる入力データDINをセレクタ9bに
与える。セレクタ9bは、４対のデータ入出力線対のうち
１つを選択し、その選択されたデータ入出力線対に入力
バッファ10bからのデータを与える。
にブロック６と呼ぶ）は、Ｘデコーダ４により選択され
た行上の複数のメモリセルから読出されるデータを検知
および増幅するとともに、Ｙデコーダ５により選択され
た４列に対応する４つのデータを出力する。また、ブロ
ック６は、選択された列にデータを書込む。I/Oアンプ
７は、４つの増幅回路からなり、ブロック６から読出さ
れた４つのデータを増幅する。出力ラッチ８は、４つの
ラッチ回路からなり、I/Oアンプ７から出力される４つ
のデータをラッチする。セレクタ9aは、出力ラッチ８に
ラッチされる４つのデータのうち１つを選択する。出力
バッファ10aは、セレクタ9aにより選択されたデータを
出力データDOUTとして外部に出力する。入力バッファ10
bは、外部から与えられる入力データDINをセレクタ9bに
与える。セレクタ9bは、４対のデータ入出力線対のうち
１つを選択し、その選択されたデータ入出力線対に入力
バッファ10bからのデータを与える。
また、バイナリカウンタ11は、外部アドレス信号に応答
して初期設定（プリセット）され、内部クロック信号に
よって桁上げされるカウンタである。Ｙアドレスバッフ
ァ12は、外部アドレス信号の下位２ビットを受け、それ
を所定のタイミングで出力する。Ｙデコーダ13は、Ｙア
ドレスバッファ12から与えられる２ビットの列アドレス
信号をデコードする。シフトレジスタ14は、Ｙデコーダ
13によりデコードされた４ビットの出力信号をシフトす
る。
して初期設定（プリセット）され、内部クロック信号に
よって桁上げされるカウンタである。Ｙアドレスバッフ
ァ12は、外部アドレス信号の下位２ビットを受け、それ
を所定のタイミングで出力する。Ｙデコーダ13は、Ｙア
ドレスバッファ12から与えられる２ビットの列アドレス
信号をデコードする。シフトレジスタ14は、Ｙデコーダ
13によりデコードされた４ビットの出力信号をシフトす
る。
タイミング発生器15は、各種クロック信号、アドレス切
換信号MX,▲▼等を所定のタイミングで発生する。
換信号MX,▲▼等を所定のタイミングで発生する。
第２図は、第１図に示されるメモリセルアレイ１、ブロ
ック６およびＹデコーダ５の構成を示す回路図である。
ック６およびＹデコーダ５の構成を示す回路図である。
メモリセルアレイ１は、複数のワード線および複数のビ
ット線 を含む。但し、第２図には、代表的に、１本のワード線
WLnのみが示される。ビット線は折返しビット線を構成
し、２本のビット線が１組のビット線対を構成する。す
なわち、ビット線 が１組のビット線対を構成し、ビット線 が１組のビット線対を構成し、以下同様にしてビット線 が１組のビット線対を構成する。各ビット線 と１つおきのワード線との交点にメモリセルMCが接続さ
れる。すなわち、各ビット線対においては、１つのワー
ド線と１対のビット線のいずれか一方との交点にメモリ
セルが接続される。
ット線 を含む。但し、第２図には、代表的に、１本のワード線
WLnのみが示される。ビット線は折返しビット線を構成
し、２本のビット線が１組のビット線対を構成する。す
なわち、ビット線 が１組のビット線対を構成し、ビット線 が１組のビット線対を構成し、以下同様にしてビット線 が１組のビット線対を構成する。各ビット線 と１つおきのワード線との交点にメモリセルMCが接続さ
れる。すなわち、各ビット線対においては、１つのワー
ド線と１対のビット線のいずれか一方との交点にメモリ
セルが接続される。
ビット線対 には、ビット線間の電位差を検知し差動的に増幅するセ
ンスアンプSAがそれぞれ接続される。また、ビット線対 は、トランスファゲートT1,T2を介してそれぞれデータ
入出力線対 に接続される。同様に、ビット線対 は、トランスファゲートT1,T2を介してそれぞれデータ
入出力線対 に接続され、ビット線対 は、トランスファゲートT1,T2を介してそれぞれデータ
入出力線対 に接続される。ビット線対 に接続される４組のトランスファゲートT1,T2には、ト
ランジスタLTを介してＹデコーダ５からのアドレスデコ
ード信号MY1が与えられる。同様にして、Ｙデコーダ５
からのアドレスデコード信号MY2〜MYLは、それぞれ対応
するトランジスタLTを介して対応する４組のトランスフ
ァゲートT1,T2に与えられる。これにより、Ｙデコーダ
５からのアドレスデコード信号MY1〜MYLに応答して、選
択的に４組のビット線対がデータ入出力線対 に接続される。ラッチ用トランジスタLTのゲート電極に
は、Ｙデコーダ５から出力されるアドレスデコード信号
を一定期間保持させるためのクロック信号φＴが与えら
れる。
ンスアンプSAがそれぞれ接続される。また、ビット線対 は、トランスファゲートT1,T2を介してそれぞれデータ
入出力線対 に接続される。同様に、ビット線対 は、トランスファゲートT1,T2を介してそれぞれデータ
入出力線対 に接続され、ビット線対 は、トランスファゲートT1,T2を介してそれぞれデータ
入出力線対 に接続される。ビット線対 に接続される４組のトランスファゲートT1,T2には、ト
ランジスタLTを介してＹデコーダ５からのアドレスデコ
ード信号MY1が与えられる。同様にして、Ｙデコーダ５
からのアドレスデコード信号MY2〜MYLは、それぞれ対応
するトランジスタLTを介して対応する４組のトランスフ
ァゲートT1,T2に与えられる。これにより、Ｙデコーダ
５からのアドレスデコード信号MY1〜MYLに応答して、選
択的に４組のビット線対がデータ入出力線対 に接続される。ラッチ用トランジスタLTのゲート電極に
は、Ｙデコーダ５から出力されるアドレスデコード信号
を一定期間保持させるためのクロック信号φＴが与えら
れる。
第３図は、第１図に示されるセレクタ9b、入力バッファ
10b、Ｙデコーダ13、およびシフトレジスタ14の構成を
示す回路図である。
10b、Ｙデコーダ13、およびシフトレジスタ14の構成を
示す回路図である。
第３図に示すように、各データ入出力線対 の端部は、それぞれセレクタトランジスタ対S1〜S4を介
して入力バッファ10bの出力端子に共通に接続される。
入力バッファ10bの出力端子からは相補な出力信号I,
が出力される。
して入力バッファ10bの出力端子に共通に接続される。
入力バッファ10bの出力端子からは相補な出力信号I,
が出力される。
一方、Ｙデコーダ13は、列アドレス信号の下位２ビット
AY1,AY2をデコードし、４ビットのデコード信号SY1〜SY
4をデータとしてシフトレジスタ14の各ビットに与え
る。４ビットのデコード信号SY1〜SY4のうち１ビットが
“1"になり、残りの３ビットは“0"になる。
AY1,AY2をデコードし、４ビットのデコード信号SY1〜SY
4をデータとしてシフトレジスタ14の各ビットに与え
る。４ビットのデコード信号SY1〜SY4のうち１ビットが
“1"になり、残りの３ビットは“0"になる。
シフトレジスタ14は、シフトクロックCKに応答して、４
ビットのデータを図面の右方向にシフトし、クロック信
号φSRに応答して、対応する出力が活性化される。この
シフトレジスタ14は循環式となっており、４つのクロッ
クパルスが与えられると、データが元の位置に戻るよう
になっている。シフトレジスタ14の４ビットの出力SR1
〜SR4は、対応する４組のセレクタトランジスタ対S1〜S
4のゲート電極に与えられる。これにより、セレクタト
ランジスタ対S1〜S4のうちシフトレジスタ14から“1"の
出力が与えられるセレクタトランジスタ対が導通し、４
つのデータ入出力線対のうち１つに入力バッファ10bの
出力信号が伝達される。入力バッファ10bは、入力端子
から与えられる入力データDINをクロック信号φWEに応
答して相補な信号に変換するとともに、データ入出力線
対を駆動するために十分な駆動能力を有する。
ビットのデータを図面の右方向にシフトし、クロック信
号φSRに応答して、対応する出力が活性化される。この
シフトレジスタ14は循環式となっており、４つのクロッ
クパルスが与えられると、データが元の位置に戻るよう
になっている。シフトレジスタ14の４ビットの出力SR1
〜SR4は、対応する４組のセレクタトランジスタ対S1〜S
4のゲート電極に与えられる。これにより、セレクタト
ランジスタ対S1〜S4のうちシフトレジスタ14から“1"の
出力が与えられるセレクタトランジスタ対が導通し、４
つのデータ入出力線対のうち１つに入力バッファ10bの
出力信号が伝達される。入力バッファ10bは、入力端子
から与えられる入力データDINをクロック信号φWEに応
答して相補な信号に変換するとともに、データ入出力線
対を駆動するために十分な駆動能力を有する。
第４図は、第１図に示されるI/Oアンプ７、出力ラッチ
８、セレクタ9a、および出力バッファ10aの構成を示す
回路図である。
８、セレクタ9a、および出力バッファ10aの構成を示す
回路図である。
第４図に示すように、データ入出力線対 の端部には、データ入出力線間の電位差を検知し差動的
に増幅するI/OアンプIA1〜IA4がそれぞれ設けられる。I
/OアンプIA1〜IA4の出力端子には、それぞれ出力ラッチ
回路OL1〜OL4が接続される。出力ラッチ回路OL1〜OL4
は、クロック信号φOLに応答して、I/OアンプIA1〜IA4
の出力信号をそれぞれラッチする。出力ラッチ回路OL1
〜OL4の出力端子は、それぞれセレクタトランジスタS11
〜S14を介して出力バッファ10aの入力端子に共通に接続
される。
に増幅するI/OアンプIA1〜IA4がそれぞれ設けられる。I
/OアンプIA1〜IA4の出力端子には、それぞれ出力ラッチ
回路OL1〜OL4が接続される。出力ラッチ回路OL1〜OL4
は、クロック信号φOLに応答して、I/OアンプIA1〜IA4
の出力信号をそれぞれラッチする。出力ラッチ回路OL1
〜OL4の出力端子は、それぞれセレクタトランジスタS11
〜S14を介して出力バッファ10aの入力端子に共通に接続
される。
セレクタトランジスタS11〜S14のゲート電極には、第３
図に示されるシフトレジスタ14の４ビットの出力SR1〜S
R4がそれぞれ与えられる。これにより、セレクタトラン
ジスタS11〜S14のうちシフトレジスタ14から“1"の出力
が与えられるセレクタトランジスタが導通し、４つの出
力ラッチ回路OL1〜OL4のうち１つにラッチされるデータ
が出力バッファ10aに伝達される。出力バッファ10aは、
出力ラッチ８からセレクタ9aを介して与えられるデータ
をクロック信号φOEに応答して出力データDOUTとして出
力端子に伝えるとともに、外部回路を駆動するために十
分な駆動能力を有する。
図に示されるシフトレジスタ14の４ビットの出力SR1〜S
R4がそれぞれ与えられる。これにより、セレクタトラン
ジスタS11〜S14のうちシフトレジスタ14から“1"の出力
が与えられるセレクタトランジスタが導通し、４つの出
力ラッチ回路OL1〜OL4のうち１つにラッチされるデータ
が出力バッファ10aに伝達される。出力バッファ10aは、
出力ラッチ８からセレクタ9aを介して与えられるデータ
をクロック信号φOEに応答して出力データDOUTとして出
力端子に伝えるとともに、外部回路を駆動するために十
分な駆動能力を有する。
第５図は、第１図に示されるＹアドレスバッファ３およ
びバイナリカウンタ11の構成を示す回路図である。
びバイナリカウンタ11の構成を示す回路図である。
第５図において、バッファ回路AB3〜ABmは、下位２ビッ
トを除く外部列アドレス信号をそれぞれ入力し、相補性
の内部列アドレス信号Y3,▲▼〜Ym,▲▼を出力
する。カウンタ回路BC3〜BCmは、それぞれ外部列アドレ
ス信号AY3〜AYmによりプリセットされる。また、カウン
タ回路BC3はクロック信号φＣに応答して桁上げされ
る。カウンタ回路BC4〜BCmは、それぞれ桁上げ信号C3〜
Cm−１に応答して桁上げされる。カウンタ回路BC3〜BCm
は、それぞれ内部列アドレス信号CY3〜CYmを発生する。
トランジスタQX3〜QXmおよびトランジスタＱ３〜Ｑ
ｍは、外部列アドレス信号AY3〜AYmと内部列アドレス信
号CY3〜CYmとを切換えるために用いられ、それぞれ相補
性の切換信号MX,▲▼により制御される。切換信号M
Xが高レベルのときには、トランジスタQX3〜QXmがオン
し、外部列アドレス信号AY3〜AYmがバッファ回路AB3〜A
Bmに与えられる。切換信号▲▼が高レベルのときに
は、トランジスタＱ３〜Ｑｍがオンし、内部列アド
レス信号CY3〜CYmがバッファ回路AB3〜ABmに与えられ
る。
トを除く外部列アドレス信号をそれぞれ入力し、相補性
の内部列アドレス信号Y3,▲▼〜Ym,▲▼を出力
する。カウンタ回路BC3〜BCmは、それぞれ外部列アドレ
ス信号AY3〜AYmによりプリセットされる。また、カウン
タ回路BC3はクロック信号φＣに応答して桁上げされ
る。カウンタ回路BC4〜BCmは、それぞれ桁上げ信号C3〜
Cm−１に応答して桁上げされる。カウンタ回路BC3〜BCm
は、それぞれ内部列アドレス信号CY3〜CYmを発生する。
トランジスタQX3〜QXmおよびトランジスタＱ３〜Ｑ
ｍは、外部列アドレス信号AY3〜AYmと内部列アドレス信
号CY3〜CYmとを切換えるために用いられ、それぞれ相補
性の切換信号MX,▲▼により制御される。切換信号M
Xが高レベルのときには、トランジスタQX3〜QXmがオン
し、外部列アドレス信号AY3〜AYmがバッファ回路AB3〜A
Bmに与えられる。切換信号▲▼が高レベルのときに
は、トランジスタＱ３〜Ｑｍがオンし、内部列アド
レス信号CY3〜CYmがバッファ回路AB3〜ABmに与えられ
る。
次に、第６図のタイミングチャートを参照しながら第１
図〜第５図に示されるDRAMの書込動作を説明する。
図〜第５図に示されるDRAMの書込動作を説明する。
外部から与えられるロウアドレスストローブ信号▲
▼が“1"（高レベル）から“0"（低レベル）に遷移す
ると、外部アドレス信号が行アドレス信号AXiとしてＸ
アドレスバァファ２に取込まれ、Ｘデコーダ４によりデ
コードされる。これにより、メモリセルアレイ１内の対
応するワード線が選択され、そのワード線に接続された
メモリセルが選択される。
▼が“1"（高レベル）から“0"（低レベル）に遷移す
ると、外部アドレス信号が行アドレス信号AXiとしてＸ
アドレスバァファ２に取込まれ、Ｘデコーダ４によりデ
コードされる。これにより、メモリセルアレイ１内の対
応するワード線が選択され、そのワード線に接続された
メモリセルが選択される。
次に、外部アドレス信号が外部列アドレス信号AYiに変
わると、下位２ビットの外部列アドレス信号AY1,AY2が
Ｙデコーダ13によりデコードされる。たとえば、その外
部列アドレス信号AY1,AY2が２ビットともに“0"のとき
には、第３図に示すように、シフトレジスタ14の左端の
ビットが“1"となり、残りのビットは“0"となる。ま
た、たとえば外部列アドレス信号AY1が“1"、外部列ア
ドレス信号AY2が“0"のときには、シフトレジスタ14の
左から２つ目のビットが“1"となる。
わると、下位２ビットの外部列アドレス信号AY1,AY2が
Ｙデコーダ13によりデコードされる。たとえば、その外
部列アドレス信号AY1,AY2が２ビットともに“0"のとき
には、第３図に示すように、シフトレジスタ14の左端の
ビットが“1"となり、残りのビットは“0"となる。ま
た、たとえば外部列アドレス信号AY1が“1"、外部列ア
ドレス信号AY2が“0"のときには、シフトレジスタ14の
左から２つ目のビットが“1"となる。
また、Ｙアドレスバッファ３から出力される下位３ビッ
ト目からｍビット目の列アドレス信号Y3〜Ymは、Ｙデコ
ーダ５によりデコードされる。たとえば、列アドレス信
号AY3〜AYmの全ビットが“0"のときには、第２図に示す
アドレスデコード信号MY1が“1"となり、残りのアドレ
スデコード信号MY2〜MYLが“0"となる。
ト目からｍビット目の列アドレス信号Y3〜Ymは、Ｙデコ
ーダ５によりデコードされる。たとえば、列アドレス信
号AY3〜AYmの全ビットが“0"のときには、第２図に示す
アドレスデコード信号MY1が“1"となり、残りのアドレ
スデコード信号MY2〜MYLが“0"となる。
次に、クロック信号φＴが“0"から“1"に変化する。こ
れにより、第２図のノードLNにＹデコーダ５から出力さ
れるアドレスデコード信号MY1〜MYLが取込まれ、その直
後にクロック信号φＴが“1"から“0"に変化することに
よりその状態が保持される。
れにより、第２図のノードLNにＹデコーダ５から出力さ
れるアドレスデコード信号MY1〜MYLが取込まれ、その直
後にクロック信号φＴが“1"から“0"に変化することに
よりその状態が保持される。
その結果、ビット線対 がトランスファゲートT1,T2を介してそれぞれデータ入
出力線対 に接続される。なお、外部アドレス信号の行アドレス信
号から列アドレス信号への変化は、アドレス遷移検出器
（図示せず）によって検出される。
出力線対 に接続される。なお、外部アドレス信号の行アドレス信
号から列アドレス信号への変化は、アドレス遷移検出器
（図示せず）によって検出される。
また、外部列アドレス信号AY3〜AYmが、第５図に示すバ
ッファ回路AB3〜ABmに取込まれた後、アドレス切換信号
MXが“0"となり、アドレス切換信号▲▼が“1"とな
る。これにより、トランジスタQX3〜AXmが非導通状態と
なり、外部列アドレス信号AY3〜AYmが遮断される。ま
た、トランジスタＱ３〜Ｑ▲▼が導通状態とな
り、バイナリカウンタ11からの内容列アドレス信号CY3
〜CYmがバッファ回路AB3〜ABmにそれぞれ供給される。
このときの内部列アドレス信号CY3〜CYmは、外部列アド
レス信号AY3〜AYmと同じ信号である。
ッファ回路AB3〜ABmに取込まれた後、アドレス切換信号
MXが“0"となり、アドレス切換信号▲▼が“1"とな
る。これにより、トランジスタQX3〜AXmが非導通状態と
なり、外部列アドレス信号AY3〜AYmが遮断される。ま
た、トランジスタＱ３〜Ｑ▲▼が導通状態とな
り、バイナリカウンタ11からの内容列アドレス信号CY3
〜CYmがバッファ回路AB3〜ABmにそれぞれ供給される。
このときの内部列アドレス信号CY3〜CYmは、外部列アド
レス信号AY3〜AYmと同じ信号である。
外部から与えられるコラムアドレスストローブ信号▲
▼が“1"から“0"に遷移すると、このコラムアドレ
スストローブ信号▲▼の遷移に応答して、クロッ
ク信号φSRが“0"から“1"に遷移する。これにより、第
３図に示すシフトレジスタ14の出力SR1のみが活性化さ
れて“1"となり、残りの出力SR2〜SR4が“0"となる。そ
の結果、セレクタトランジスタ対S1のみが導通状態とな
る。次に、クロック信号φWEが“0"から“1"に遷移する
と、入力バッファ10bが活性化され、入力データDINがそ
の出力端子から入力データI,として出力される。この
入力データI,はセレクタトランジスタ対S1を介して入
出力線対 に伝達され、さらに第２図に示されるトランスファゲー
トT1,T2を介してビット線対 に伝達され、メモリセルに書込まれる。
▼が“1"から“0"に遷移すると、このコラムアドレ
スストローブ信号▲▼の遷移に応答して、クロッ
ク信号φSRが“0"から“1"に遷移する。これにより、第
３図に示すシフトレジスタ14の出力SR1のみが活性化さ
れて“1"となり、残りの出力SR2〜SR4が“0"となる。そ
の結果、セレクタトランジスタ対S1のみが導通状態とな
る。次に、クロック信号φWEが“0"から“1"に遷移する
と、入力バッファ10bが活性化され、入力データDINがそ
の出力端子から入力データI,として出力される。この
入力データI,はセレクタトランジスタ対S1を介して入
出力線対 に伝達され、さらに第２図に示されるトランスファゲー
トT1,T2を介してビット線対 に伝達され、メモリセルに書込まれる。
次に、外部から与えられるコラムアドレスストローブ信
号▲▼が“0"から“1"に遷移すると、シフトクロ
ックCKよりシフトレジスタ14の内容が１ビット右にシフ
トする。
号▲▼が“0"から“1"に遷移すると、シフトクロ
ックCKよりシフトレジスタ14の内容が１ビット右にシフ
トする。
その後、再びコラムアドレスストローブ信号▲▼
が“1"から“0"に遷移すると、シフトレジスタ14の出力
SR2のみが活性化されて“1"となる。これによりセレク
タトランジスタ対S2のみが導通状態となり、上記と同様
に、セレクタトランジスタ対S2およびトランスファゲー
トT1,T2を介してメモリセルに入力データが書込まれ
る。セレクタトランジスタ対S3およびS4に対応するメモ
リセルにも上記と同様にして入力データが書込まれる。
が“1"から“0"に遷移すると、シフトレジスタ14の出力
SR2のみが活性化されて“1"となる。これによりセレク
タトランジスタ対S2のみが導通状態となり、上記と同様
に、セレクタトランジスタ対S2およびトランスファゲー
トT1,T2を介してメモリセルに入力データが書込まれ
る。セレクタトランジスタ対S3およびS4に対応するメモ
リセルにも上記と同様にして入力データが書込まれる。
上記のようにしてアドレスデコード信号MY1がノードLN
に取込まれた後、クロック信号φＣが“0"から“1"に遷
移する。これにより、第５図に示すバイナリカウンタ11
が桁上げされ、Ｙアドレスバッファ３から出力される列
アドレスが１だけ増加する。その結果、第２図に示すＹ
デコーダ５から出力されるアドレスデコード信号MY2が
“1"となり、残りのアドレスデコード信号が“0"とな
る。この状態は、前の４ビットの入力データがすべて対
応するメモリセルに書込まれるまで、待機させられる。
Ｙデコーダ５からのアドレスデコード信号MY1により選
択された前の４個のメモリセルに、コラムアドレススト
ローブ信号▲▼の４回のサイクルによりデータが
書込まれると、待機中の上記のアドレスデコード信号MY
2がクロック信号φＴによりノードLNにラッチされる。
このラッチ動作は、コラムアドレスストローブ信号▲
▼の“1"の期間（プリチャージ期間）に行なわれ、
書込みが行なわれる“0"の期間には行なわれない。この
ため、書込速度が低下することはない。
に取込まれた後、クロック信号φＣが“0"から“1"に遷
移する。これにより、第５図に示すバイナリカウンタ11
が桁上げされ、Ｙアドレスバッファ３から出力される列
アドレスが１だけ増加する。その結果、第２図に示すＹ
デコーダ５から出力されるアドレスデコード信号MY2が
“1"となり、残りのアドレスデコード信号が“0"とな
る。この状態は、前の４ビットの入力データがすべて対
応するメモリセルに書込まれるまで、待機させられる。
Ｙデコーダ５からのアドレスデコード信号MY1により選
択された前の４個のメモリセルに、コラムアドレススト
ローブ信号▲▼の４回のサイクルによりデータが
書込まれると、待機中の上記のアドレスデコード信号MY
2がクロック信号φＴによりノードLNにラッチされる。
このラッチ動作は、コラムアドレスストローブ信号▲
▼の“1"の期間（プリチャージ期間）に行なわれ、
書込みが行なわれる“0"の期間には行なわれない。この
ため、書込速度が低下することはない。
次のアドレスデコード信号がノードLNにラッチされた
後、コラムアドレスストローブ信号▲▼の活性状
態および非活性状態の繰返しによって、上記と同様に４
ビットのデータがメモリセルMCに順次高速に書込まれ
る。
後、コラムアドレスストローブ信号▲▼の活性状
態および非活性状態の繰返しによって、上記と同様に４
ビットのデータがメモリセルMCに順次高速に書込まれ
る。
次に、第７図のタイミングチャートを参照しながら第１
図〜第５図に示されるDRAMの読出動作を説明する。
図〜第５図に示されるDRAMの読出動作を説明する。
外部から与えられるロウアドレスストローブ信号▲
▼が“1"から“0"に遷移すると、書込動作の場合と同
様にして、メモリセルアレイ１内の１本のワード線が選
択され、そのワード線に接続されたメモリセル内のデー
タがそれぞれ対応するビット線上に読出される。
▼が“1"から“0"に遷移すると、書込動作の場合と同
様にして、メモリセルアレイ１内の１本のワード線が選
択され、そのワード線に接続されたメモリセル内のデー
タがそれぞれ対応するビット線上に読出される。
次に、外部アドレス信号が外部列アドレス信号AYiに変
わると、書込動作の場合と同様にして、たとえば、第３
図に示すシフトレジスタ14の左端のビットが“1"とな
り、残りのビットは“0"となる。また、書込動作の場合
と同様にして、たとえば、第２図に示すアドレスデコー
ド信号MY1が“1"となり、残りのアドレスデコード信号M
Y2〜MYLが“0"となる。これにより、ビット線対 がトランスファゲートT1,T2を介してそれぞれデータ入
出力線対 に接続される。その結果、予めセンスアンプSAにより増
幅されたビット線対 上のデータがそれぞれデータ入出力線対 に読出される。
わると、書込動作の場合と同様にして、たとえば、第３
図に示すシフトレジスタ14の左端のビットが“1"とな
り、残りのビットは“0"となる。また、書込動作の場合
と同様にして、たとえば、第２図に示すアドレスデコー
ド信号MY1が“1"となり、残りのアドレスデコード信号M
Y2〜MYLが“0"となる。これにより、ビット線対 がトランスファゲートT1,T2を介してそれぞれデータ入
出力線対 に接続される。その結果、予めセンスアンプSAにより増
幅されたビット線対 上のデータがそれぞれデータ入出力線対 に読出される。
また、外部列アドレス信号AY3〜AYmが、第５図に示すバ
ッファ回路AB3〜ABmに取込まれた後、書込動作の場合と
同様にして、バイナリカウンタ11からの内部列アドレス
信号CY3〜CYmがバッファ回路AB3〜ABmにそれぞれ供給さ
れる。このときの内部列アドレス信号CY3〜CYmは、外部
列アドレス信号AY3〜AYmと同じ信号である。
ッファ回路AB3〜ABmに取込まれた後、書込動作の場合と
同様にして、バイナリカウンタ11からの内部列アドレス
信号CY3〜CYmがバッファ回路AB3〜ABmにそれぞれ供給さ
れる。このときの内部列アドレス信号CY3〜CYmは、外部
列アドレス信号AY3〜AYmと同じ信号である。
一方、データ入出力線対 に読出されたデータは、さらにI/Oアンプ７により増幅
される。I/Oアンプ７により増幅されたデータは、クロ
ック信号φOLの“0"から“1"への遷移に応答して、出力
ラッチ８にラッチされる。出力ラッチ８の内容は、クロ
ック信号φOLにより一旦ラッチされると、次に再びクロ
ック信号φOLが“0"から“1"に遷移しない限り変化しな
い。クロック信号φOLが活性状態（“1"の状態）になる
と、外部から与えられるコラムアドレスストローブ信号
▲▼が“1"から“0"に遷移する。このコラムアド
レスストローブ信号▲▼の遷移に応答して、クロ
ック信号φSRが“0"から“1"に遷移する。これにより、
第３図に示すシフトレジスタ14の出力SR1のみが活性化
されて“1"となり、残りの出力SR2〜SR4が“0"となる。
その結果、セレクタトランジスタS11のみが導通状態と
なり、出力ラッチ回路OL1にラッチされたデータが出力
バッファ10aに伝達される。次に、クロック信号φOEが
“0"から“1"に遷移すると、出力バッファ10aが活性化
され、データが出力端子に出力データDOUTとして読出さ
れる。
される。I/Oアンプ７により増幅されたデータは、クロ
ック信号φOLの“0"から“1"への遷移に応答して、出力
ラッチ８にラッチされる。出力ラッチ８の内容は、クロ
ック信号φOLにより一旦ラッチされると、次に再びクロ
ック信号φOLが“0"から“1"に遷移しない限り変化しな
い。クロック信号φOLが活性状態（“1"の状態）になる
と、外部から与えられるコラムアドレスストローブ信号
▲▼が“1"から“0"に遷移する。このコラムアド
レスストローブ信号▲▼の遷移に応答して、クロ
ック信号φSRが“0"から“1"に遷移する。これにより、
第３図に示すシフトレジスタ14の出力SR1のみが活性化
されて“1"となり、残りの出力SR2〜SR4が“0"となる。
その結果、セレクタトランジスタS11のみが導通状態と
なり、出力ラッチ回路OL1にラッチされたデータが出力
バッファ10aに伝達される。次に、クロック信号φOEが
“0"から“1"に遷移すると、出力バッファ10aが活性化
され、データが出力端子に出力データDOUTとして読出さ
れる。
次に、外部から与えられるコラムアドレスストローブ信
号▲▼が“0"から“1"に遷移すると、シフトクロ
ックCKによりシフトレジスタ14の内容が１ビット右にシ
フトする。
号▲▼が“0"から“1"に遷移すると、シフトクロ
ックCKによりシフトレジスタ14の内容が１ビット右にシ
フトする。
その後、再びコラムアドレスストローブ信号▲▼
が“1"から“0"に遷移すると、シフトレジスタ14の出力
SR2のみが活性化されて“1"となる。これによりセレク
タトランジスタS12のみが導通状態となり、出力ラッチ
回路OL2内のデータが、上記と同様に、セレクタトラン
ジスタS12および出力バッファ10aを介して出力端子に出
力データDOUTとして読出される。出力ラッチ回路OL3お
よびOL4内のデータも同様に、コラムアドレスストロー
ブ信号▲▼のサイクルの繰返しにより、順次出力
端子に出力データDOUTとして読出される。この場合、読
出しに要する時間は、データが出力ラッチ８から出力端
子に伝達される時間となるので、短縮される。
が“1"から“0"に遷移すると、シフトレジスタ14の出力
SR2のみが活性化されて“1"となる。これによりセレク
タトランジスタS12のみが導通状態となり、出力ラッチ
回路OL2内のデータが、上記と同様に、セレクタトラン
ジスタS12および出力バッファ10aを介して出力端子に出
力データDOUTとして読出される。出力ラッチ回路OL3お
よびOL4内のデータも同様に、コラムアドレスストロー
ブ信号▲▼のサイクルの繰返しにより、順次出力
端子に出力データDOUTとして読出される。この場合、読
出しに要する時間は、データが出力ラッチ８から出力端
子に伝達される時間となるので、短縮される。
上記のようにして出力ラッチ８から４ビットのデータが
順次読出されている間に、メモリセルアレイ１から次の
４ビットのデータが読出される。すなわち、データ入出
力線対 上のデータがクロック信号φOLに応答して出力ラッチ８
にラッチされた後、クロック信号φＣが“0"から“1"に
遷移する。これにより、第５図に示すバイナリカウンタ
11が桁上げされ、Ｙアドレスバッファ３から出力される
列アドレスが１だけ増加する。その結果、第２図に示す
Ｙデコーダ５から出力されるアドレスデコード信号MY2
が“1"となり、残りのアドレスデコード信号が“0"とな
る。それにより、対応する４組のビット線対に読出され
たデータが、それぞれデータ入出力線対 に読出され、さらにI/Oアンプ７により増幅される。し
かし、このデータは、出力ラッチ８にラッチされた前の
４ビットのデータがすべて出力端子に読出されるまで、
I/Oアンプ７に保持される。Ｙデコーダ５からのアドレ
スデコード信号MY1により選択された前の４ビットのデ
ータが、コラムアドレスストローブ信号▲▼の４
回のサイクルにより読出されると、I/Oアンプ７に保持
された次の４ビットのデータがクロック信号φOLにより
出力ラッチ８にラッチされる。このラッチ動作は、コラ
ムアドレスストローブ信号▲▼の“1"の期間（プ
リチャージ期間）に行なわれ、読出しが行なわれる“0"
の期間には行なわれない。そのため、読出速度が低下す
ることはない。
順次読出されている間に、メモリセルアレイ１から次の
４ビットのデータが読出される。すなわち、データ入出
力線対 上のデータがクロック信号φOLに応答して出力ラッチ８
にラッチされた後、クロック信号φＣが“0"から“1"に
遷移する。これにより、第５図に示すバイナリカウンタ
11が桁上げされ、Ｙアドレスバッファ３から出力される
列アドレスが１だけ増加する。その結果、第２図に示す
Ｙデコーダ５から出力されるアドレスデコード信号MY2
が“1"となり、残りのアドレスデコード信号が“0"とな
る。それにより、対応する４組のビット線対に読出され
たデータが、それぞれデータ入出力線対 に読出され、さらにI/Oアンプ７により増幅される。し
かし、このデータは、出力ラッチ８にラッチされた前の
４ビットのデータがすべて出力端子に読出されるまで、
I/Oアンプ７に保持される。Ｙデコーダ５からのアドレ
スデコード信号MY1により選択された前の４ビットのデ
ータが、コラムアドレスストローブ信号▲▼の４
回のサイクルにより読出されると、I/Oアンプ７に保持
された次の４ビットのデータがクロック信号φOLにより
出力ラッチ８にラッチされる。このラッチ動作は、コラ
ムアドレスストローブ信号▲▼の“1"の期間（プ
リチャージ期間）に行なわれ、読出しが行なわれる“0"
の期間には行なわれない。そのため、読出速度が低下す
ることはない。
次の４ビットのデータが出力ラッチ８にラッチされた
後、コラムアドレスストローブ信号▲▼の活性状
態および非活性状態の繰返しによって、上記と同様に４
ビットのデータが出力データDOUTとして順次出力端子に
高速に読出される。
後、コラムアドレスストローブ信号▲▼の活性状
態および非活性状態の繰返しによって、上記と同様に４
ビットのデータが出力データDOUTとして順次出力端子に
高速に読出される。
第８図は、この発明の他の実施例によるビデオRAMの主
要部の概略構成を示すブロック図である。
要部の概略構成を示すブロック図である。
ビデオRAMは、画像データを記憶するために用いられる
メモリであり、ランダムアクセス可能なRAM部（ランダ
ムアクセスメモリ部）100およびシリアルアクセス可能
なSAM部（シリアルアクセスメモリ部）200からなる。
メモリであり、ランダムアクセス可能なRAM部（ランダ
ムアクセスメモリ部）100およびシリアルアクセス可能
なSAM部（シリアルアクセスメモリ部）200からなる。
RAM部100の構成は、第１図に示される構成と同様であ
る。但し、第８図においては、第１図におけるメモリセ
ルアレイ１、Ｘデコーダ４、Ｙデコーダ５およびブロッ
ク６に相当する部分のみが示され、残りの部分は省略さ
れている。
る。但し、第８図においては、第１図におけるメモリセ
ルアレイ１、Ｘデコーダ４、Ｙデコーダ５およびブロッ
ク６に相当する部分のみが示され、残りの部分は省略さ
れている。
SAM部200は、（データレジスタ＋I/Oスイッチ）ブロッ
ク26（以下、単にブロック26と呼ぶ）、および（Ｙデコ
ーダ＋ラッチ）ブロック25（以下、単にブロック25と呼
ぶ）を含む。RAM部100とSAM部200との間にはトランスフ
ァゲート36が設けられている。
ク26（以下、単にブロック26と呼ぶ）、および（Ｙデコ
ーダ＋ラッチ）ブロック25（以下、単にブロック25と呼
ぶ）を含む。RAM部100とSAM部200との間にはトランスフ
ァゲート36が設けられている。
このビデオRAMにおいては、RAM部100においてランダム
にアクセスされた１行分のデータがSAM部200に転送さ
れ、その転送されたデータがSAM部200から高速にシリア
ルに読出される。また、逆に、SAM部200に高速にシリア
ルに書込まれた１行分のデータがRAM部100に転送され
る。さらに、SAM部200からデータを読出している間に、
SAM部200の動作とは独立に、RAM部100にデータを書込む
こともできる。また、逆に、RAM部100からデータを読出
している間に、RAM部100の動作とは独立に、SAM部200に
データを書込むこともできる。
にアクセスされた１行分のデータがSAM部200に転送さ
れ、その転送されたデータがSAM部200から高速にシリア
ルに読出される。また、逆に、SAM部200に高速にシリア
ルに書込まれた１行分のデータがRAM部100に転送され
る。さらに、SAM部200からデータを読出している間に、
SAM部200の動作とは独立に、RAM部100にデータを書込む
こともできる。また、逆に、RAM部100からデータを読出
している間に、RAM部100の動作とは独立に、SAM部200に
データを書込むこともできる。
第９図に、第８図のビデオRAMの主要部の具体的な回路
構成を示す。SAM部200のブロック26は、複数のレジスタ
回路SRを含む。各レジスタ回路は、２つのインバータI
1,I2を含む。レジスタ回路SRは、選択用トランジスタT
3,T4を介して入出力線対 にそれぞれ接続されている。SAM部200のブロック25は、
Ｙデコーダ25aおよび複数のラッチ用トランジスタLTSを
含む。Ｙデコーダ25aの出力はラッチ用トランジスタLTS
を介して選択用トランジスタT3,T4のゲート電極に与え
られる。トランスファゲート36は複数の転送用トランジ
スタT5,T6を含む。各レジスタ回路SRは、転送用トラン
ジスタT5,T6を介して対応するビット線対に接続されて
いる。
構成を示す。SAM部200のブロック26は、複数のレジスタ
回路SRを含む。各レジスタ回路は、２つのインバータI
1,I2を含む。レジスタ回路SRは、選択用トランジスタT
3,T4を介して入出力線対 にそれぞれ接続されている。SAM部200のブロック25は、
Ｙデコーダ25aおよび複数のラッチ用トランジスタLTSを
含む。Ｙデコーダ25aの出力はラッチ用トランジスタLTS
を介して選択用トランジスタT3,T4のゲート電極に与え
られる。トランスファゲート36は複数の転送用トランジ
スタT5,T6を含む。各レジスタ回路SRは、転送用トラン
ジスタT5,T6を介して対応するビット線対に接続されて
いる。
転送用トランジスタT5,T6のゲート電極にはクロック信
号φTRが与えられる。RAM部100とSAM部200との間でデー
タを転送するときには、クロック信号φTRにより転送用
トランジスタT5,T6が導通する。また、RAM部100とSAM部
200とが独立に動作するときには、クロック信号φTRに
より転送用トランジスタT5,T6が非導通となる。
号φTRが与えられる。RAM部100とSAM部200との間でデー
タを転送するときには、クロック信号φTRにより転送用
トランジスタT5,T6が導通する。また、RAM部100とSAM部
200とが独立に動作するときには、クロック信号φTRに
より転送用トランジスタT5,T6が非導通となる。
第８図および第９図に示されるSAM部200についても、高
速にデータの書込みまたは読出しを行なう必要がある。
このために、第８図に示すように、Ｙアドレスバッファ
21、バイナリカウンタ31、Ｙアドレスバッファ32、Ｙデ
コーダ33、シフトレジスタ34、I/Oアンプ27、出力ラッ
チ28、セレクタ29a、セレクタ29b、出力バッファ30a、
入力バッファ30b、およびタイミング発生器35が設けら
れている。
速にデータの書込みまたは読出しを行なう必要がある。
このために、第８図に示すように、Ｙアドレスバッファ
21、バイナリカウンタ31、Ｙアドレスバッファ32、Ｙデ
コーダ33、シフトレジスタ34、I/Oアンプ27、出力ラッ
チ28、セレクタ29a、セレクタ29b、出力バッファ30a、
入力バッファ30b、およびタイミング発生器35が設けら
れている。
これらの回路の基本的な構成は、第３図〜第５図に示さ
れる構成と同様である。
れる構成と同様である。
第８図および第９図に示されるSAM部200の動作も、基本
的には、RAM部100の動作と同様である。
的には、RAM部100の動作と同様である。
たとえば、RAM部100の任意のワード線WLnに接続される
メモリセルMCにSAM部200からデータが書込まれるときに
は、まず、クロック信号φTRが“0"になることにより転
送用トランジスタT5,T6が非導通状態になる。これによ
り、SAM部200とRAM部100とが電気的に分離される。
メモリセルMCにSAM部200からデータが書込まれるときに
は、まず、クロック信号φTRが“0"になることにより転
送用トランジスタT5,T6が非導通状態になる。これによ
り、SAM部200とRAM部100とが電気的に分離される。
次に、前述のDRAMにおける動作と同様に、クロック信号
φSWEにより入力データSINが入力バッファ30bに取込ま
れる。これに応答して、RAM部100に与えられる外部アド
レス信号と同じ外部アドレス信号AY1〜AYmにより先頭番
地を決めるためのアドレス設定が行なわれる。
φSWEにより入力データSINが入力バッファ30bに取込ま
れる。これに応答して、RAM部100に与えられる外部アド
レス信号と同じ外部アドレス信号AY1〜AYmにより先頭番
地を決めるためのアドレス設定が行なわれる。
この後、シリアルクロックCKに応答して、RAM部100と同
様の動作が行なわれ、レジスタ回路SRに順番にデータが
書込まれる。RAM部100においては、上記の書込動作の間
に任意の行が既に選択される。次に、転送トランジスタ
T5,T6が導通状態になり、SAM部200からRAM部100にデー
タが転送される。
様の動作が行なわれ、レジスタ回路SRに順番にデータが
書込まれる。RAM部100においては、上記の書込動作の間
に任意の行が既に選択される。次に、転送トランジスタ
T5,T6が導通状態になり、SAM部200からRAM部100にデー
タが転送される。
データの読出時には、上記と逆に、RAM部100からSAM部2
00に転送される。その後、SAM部200に保持された１行分
のデータが、順に外部に出力される。
00に転送される。その後、SAM部200に保持された１行分
のデータが、順に外部に出力される。
このように、この発明は、RAM部およびSAM部を有する半
導体記憶装置のRAM部およびSAM部に適用することが可能
である。
導体記憶装置のRAM部およびSAM部に適用することが可能
である。
なお、以上の説明においては、シフトレジスタ14の出力
SR1〜SR4がSR1から順に“1"となるが、これは１つの例
であり、初期に設定される外部列アドレス信号に従って
SR2,SR3,SR4のいずれか１つが最初に“1"となる場合も
ある。たとえば、出力SR3が最初に“1"になったときに
は、コラムアドレスストローブ信号▲▼の繰返し
により、SR3,SR4,SR1,SR2,SR3,…の順に循環式に選択が
行なわれる。
SR1〜SR4がSR1から順に“1"となるが、これは１つの例
であり、初期に設定される外部列アドレス信号に従って
SR2,SR3,SR4のいずれか１つが最初に“1"となる場合も
ある。たとえば、出力SR3が最初に“1"になったときに
は、コラムアドレスストローブ信号▲▼の繰返し
により、SR3,SR4,SR1,SR2,SR3,…の順に循環式に選択が
行なわれる。
また、Ｙデコーダ５による選択においても、たとえば最
初にアドレスデコード信号MYnが選択された場合には、Y
n,Yn+1,…,Yn-1,Ynの順に循環式に選択が行なわれる。
初にアドレスデコード信号MYnが選択された場合には、Y
n,Yn+1,…,Yn-1,Ynの順に循環式に選択が行なわれる。
さらに、上記実施例においては、シフトレジスタ14は４
ビット構成となっているが、素子におけるスペースの都
合により８ビット構成にすることも可能である。
ビット構成となっているが、素子におけるスペースの都
合により８ビット構成にすることも可能である。
［発明の効果］ 以上のように第１の発明によれば、第２の選択手段によ
り発生された選択信号が保持されている間に、第１の選
択手段による次の選択動作が行なわれるので、選択動作
に要する時間が不要となり、１行分の情報を高速に書込
むことが可能となる。
り発生された選択信号が保持されている間に、第１の選
択手段による次の選択動作が行なわれるので、選択動作
に要する時間が不要となり、１行分の情報を高速に書込
むことが可能となる。
また、第２の発明によれば、メモリセルアレイから読出
されて保持手段に保持された情報が順に選択されている
間に、メモリセルアレイから次に読出される情報が予め
選択されるので、選択動作に要する時間が不要となり、
１行分の情報を高速に読出すことが可能となる。
されて保持手段に保持された情報が順に選択されている
間に、メモリセルアレイから次に読出される情報が予め
選択されるので、選択動作に要する時間が不要となり、
１行分の情報を高速に読出すことが可能となる。
第１図はこの発明の一実施例によるDRAMの構成を示すブ
ロック図である。第２図は第１図に示されるメモリセル
アレイ、（センスアンプ＋I/Oスイッチ）ブロックおよ
びＹデコーダの構成を示す回路図である。第３図は第１
図に示されるセレクタ、入力バッファ、Ｙデコーダおよ
びシフトレジスタの構成を示す回路図である。第４図は
第１図に示されるI/Oアンプ、出力ラッチ、セレクタお
よび出力バッファの構成を示す回路図である。第５図は
第１図に示されるＹアドレスバッファおよびバイナリカ
ウンタの構成を示す回路図である。第６図は第１図〜第
５図に示されるDRAMの書込動作を説明するためのタイミ
ングチャートである。第７図は第１図〜第５図に示され
るDRAMの読出動作を説明するためのタイミングチャート
である。第８図はこの発明の他の実施例によるビデオRA
Mの構成を示すブロック図である。第９図は第８図のビ
デオRAMの主要部の構成を示す回路図である。第10図は
従来のDRAMのニブルモードにおける書込動作を説明する
ためのタイミングチャートである。第11図は従来のDRAM
のニブルモードにおける読出動作を説明するためのタイ
ミングチャートである。 図において、１はメモリセルアレイ、２はＸアドレスバ
ッファ、３はＹアドレスバッファ、４はＸデコーダ、５
はＹデコーダ、６は（センスアンプ＋I/Oスイッチ）ブ
ロック、７はI/Oアンプ、８は出力ラッチ、9a,9bはセレ
クタ、10aは出力バッファ、10bは入力バッファ、11はバ
イナリカウンタ、12はＹアドレスバッファ、13はＹデコ
ーダ、14はシフトレジスタ、15はタイミング発生器であ
る。 なお、各図中同一符号は同一または相当部分を示す。
ロック図である。第２図は第１図に示されるメモリセル
アレイ、（センスアンプ＋I/Oスイッチ）ブロックおよ
びＹデコーダの構成を示す回路図である。第３図は第１
図に示されるセレクタ、入力バッファ、Ｙデコーダおよ
びシフトレジスタの構成を示す回路図である。第４図は
第１図に示されるI/Oアンプ、出力ラッチ、セレクタお
よび出力バッファの構成を示す回路図である。第５図は
第１図に示されるＹアドレスバッファおよびバイナリカ
ウンタの構成を示す回路図である。第６図は第１図〜第
５図に示されるDRAMの書込動作を説明するためのタイミ
ングチャートである。第７図は第１図〜第５図に示され
るDRAMの読出動作を説明するためのタイミングチャート
である。第８図はこの発明の他の実施例によるビデオRA
Mの構成を示すブロック図である。第９図は第８図のビ
デオRAMの主要部の構成を示す回路図である。第10図は
従来のDRAMのニブルモードにおける書込動作を説明する
ためのタイミングチャートである。第11図は従来のDRAM
のニブルモードにおける読出動作を説明するためのタイ
ミングチャートである。 図において、１はメモリセルアレイ、２はＸアドレスバ
ッファ、３はＹアドレスバッファ、４はＸデコーダ、５
はＹデコーダ、６は（センスアンプ＋I/Oスイッチ）ブ
ロック、７はI/Oアンプ、８は出力ラッチ、9a,9bはセレ
クタ、10aは出力バッファ、10bは入力バッファ、11はバ
イナリカウンタ、12はＹアドレスバッファ、13はＹデコ
ーダ、14はシフトレジスタ、15はタイミング発生器であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】行および列状に配列され複数のメモリセル
からなるメモリセルアレイ、 外部から与えられるアドレス信号に応答して、内部列ア
ドレス信号を発生する内部アドレス発生手段、 前記内部アドレス発生手段から発生される前記内部列ア
ドレス信号に応答して、前記メモリセルアレイの複数列
を同時に選択するための選択信号を発生する第１の選択
手段、 前記第１の選択手段により発生された前記選択信号を保
持する保持手段、 前記保持手段に保持された前記選択信号により同時に選
択された複数列を順に選択する第２の選択手段、 前記第２の選択手段により選択された列に外部からの情
報を与える書込手段、および 前記第２の選択手段による選択動作の間に、次の内部列
アドレス信号に応答する前記第１の選択手段による選択
動作が行なわれるようにタイミング制御を行なうタイミ
ング制御手段を備えた、半導体記憶装置。 - 【請求項２】行および列状に配列される複数のメモリセ
ルからなるメモリセルアレイ、 外部から与えられるアドレス信号に応答して、内部列ア
ドレス信号を発生する内部アドレス発生手段、 前記内部アドレス発生手段から発生される前記内部列ア
ドレス信号に応答して、前記メモリセルアレイの複数列
を同時に選択する第１の選択手段、 前記第１の選択手段により同時に選択された複数列から
読出される複数の情報を保持する保持手段、 前記保持手段に保持された前記複数の情報を順に選択す
る第２の選択手段、および 前記第２の選択手段による選択動作の間に、次の内部列
アドレス信号に応答する前記第１の選択手段による選択
動作が行なわれるようにタイミング制御を行なうタイミ
ング制御手段を備えた、半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/399,946 US5267200A (en) | 1988-08-31 | 1989-08-31 | Semiconductor memory device and operating method thereof with transfer transistor used as a holding means |
| DE3928902A DE3928902C2 (de) | 1988-08-31 | 1989-08-31 | Halbleiterspeicher und Verfahren zum Betreiben desselben und Verwendung desselben in einem Video-RAM |
| KR1019900000095A KR970000690B1 (ko) | 1988-08-31 | 1990-01-05 | 다이나믹ㆍ랜덤ㆍ액세스ㆍ메모리(dram)장치 및 그의 동작방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21871588 | 1988-08-31 | ||
| JP63-218715 | 1988-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02139793A JPH02139793A (ja) | 1990-05-29 |
| JPH0713862B2 true JPH0713862B2 (ja) | 1995-02-15 |
Family
ID=16724303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18321789A Expired - Fee Related JPH0713862B2 (ja) | 1988-08-31 | 1989-07-14 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0713862B2 (ja) |
| KR (1) | KR970000690B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394373A (en) * | 1990-11-16 | 1995-02-28 | Fujitsu Limited | Semiconductor memory having a high-speed address decoder |
-
1989
- 1989-07-14 JP JP18321789A patent/JPH0713862B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-05 KR KR1019900000095A patent/KR970000690B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003664A (ko) | 1991-02-28 |
| JPH02139793A (ja) | 1990-05-29 |
| KR970000690B1 (ko) | 1997-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |