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JPH07131155A - 多層配線基板の製造方法及び多層配線基板 - Google Patents

多層配線基板の製造方法及び多層配線基板

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Publication number
JPH07131155A
JPH07131155A JP5273729A JP27372993A JPH07131155A JP H07131155 A JPH07131155 A JP H07131155A JP 5273729 A JP5273729 A JP 5273729A JP 27372993 A JP27372993 A JP 27372993A JP H07131155 A JPH07131155 A JP H07131155A
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JP
Japan
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film
etching
wiring board
resistance
substrate
Prior art date
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Application number
JP5273729A
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Inventor
Mitsuru Usui
充 臼井
Tetsuya Watanabe
哲也 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Priority to GB9421128A priority patent/GB2283614B/en
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Priority to US08/332,134 priority patent/US5609773A/en
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Abstract

(57)【要約】 【目的】 基板上に異なる材料を2層以上成膜した配線
または絶縁膜を有する多層配線基板の配線等の加工端面
形状を階段状にすることにより、その上に形成される膜
のステップカバーレジを良好にする。 【構成】 基板1上に絶縁膜2を形成し、その後、抵抗
膜3、抵抗電極膜4を連続成膜した多重構造膜に対し、
マスク材9を最初に形成しておく。次に、上層から各膜
を順次エッチングした後、抵抗電極膜4のみを選択的に
エッチングするエッチング液等により抵抗電極膜4のみ
をさらにエッチングしてパターン端面形状を階段状にす
る。その後、マスク材を除去し、配線電極膜5を形成す
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、多層配線基板の製造方
法に係り、特に、基板上に異なる材料を2層以上積層し
て成膜した配線パターン、抵抗膜パターンまたは絶縁膜
パターンを有する多層配線基板の製造方法に関する。
【0002】
【従来の技術】一般に、高密度実装用多層配線電子部品
として、基板上に有機絶縁膜と金属配線パターンとによ
る薄膜多層配線を形成した多層配線基板が使用されてい
る。この種の多層配線基板は、その金属配線パターンの
表面の酸化を防止する等のために、配線パターン自身を
主たる導体層と酸化防止用保護層とを積層して連続成膜
することにより、配線パターン自身を多重構造に形成
し、あるいは、多層配線基板の平坦化等のために、異な
る種類の絶縁膜を複数積層して構成されている。
【0003】前述のような多層構造の配線材、絶縁膜の
加工は、ホトエッチング等の処理により、逐次または同
時にエッチングを行ってパターンを形成することによ
り、あるいは、その配線材、抵抗材、絶縁材の数だけホ
トエッチングを繰り返してパターンを形成することによ
り行われる。
【0004】なお、この種の多層配線基板の製造方法に
関する従来技術として、例えば、特開昭60−1075
5号公報等に記載された技術が知られている。
【0005】
【発明が解決しようとする課題】前記従来技術は、多重
構造の配線材、抵抗材、絶縁材のエッチング加工を行う
場合、その上層から加工を行うため、下層の加工時、上
層に対しアンダーエッチング等を生じ、形成された多層
構造の配線パターンに更に配線材を成膜する際、ステッ
プカバーレジが悪くなってしまうという問題点を有して
いる。また、前述のアンダーエッチングを生じさせない
ようにするためには、複数回のホトエッチング工程を行
う必要が生じ、加工工数が増加してしまうという問題点
を生じてしまう。
【0006】本発明の目的は、前記従来技術の問題点を
解決し、1回のマスク材の形成のみで、多層構造の配線
材、抵抗材、絶縁材に対して、その加工端面を階段状
に、あるいは、必要に応じて、逆テーパー状に加工する
ことを可能にし、少ない工数で所望の形状を得ることの
できる多層配線基板の製造方法を提供することにある。
【0007】
【課題を解決するための手段】本発明によれば前記目的
は、多層構造の配線または絶縁層のパターン形成時、1
回のマスク材のパターニングを行った後、選択性のある
エッチング媒体を使用して、多層構造の上層部より下層
部に対して順次エッチングを行い、更に下層からエッチ
ングを行い、これにより、上層部に対するアンダーエツ
チを除去するようにすることにより達成される。
【0008】
【作用】本発明は、1回のマスク材のパターニングを行
った後、そのマスクを使用して、異なる種類のエッチン
グ材により複数回のエッチングを行っているので、多層
構造の配線、抵抗または絶縁膜の加工を、1回のマスク
材で所望の形状に形成することができ、製造工程の短縮
を図ることができる。
【0009】
【実施例】以下、本発明による多層配線基板の製造方法
の一実施例を図面により詳細に説明する。
【0010】図1は本発明の一実施例により製造された
薄膜抵抗素子を内装した多層配線基板の構造を説明する
断面図、図2は本発明の一実施例による製造方法を説明
する各工程における基板の断面図、図3は本発明の一実
施例により製造された多層配線基板の他の構造を説明す
る断面図である。図1〜図3において、1は基板、2は
絶縁膜、3は抵抗膜、4は抵抗電極膜、5は配線電極
膜、6はスルーホール、7はスルーホール部位、8は分
離部位、9はマスク材、11はガラス基板、12は金属
配線、13は有機絶縁膜、14はダミー配線である。
【0011】本発明の一実施例により製造された図1に
示す多層配線基板は、薄膜抵抗素子を内装したものであ
り、基板1に形成された抵抗膜3上の一方の抵抗電極膜
4が配線電極膜5を介して基板1に設けられたスルーホ
ールに接続され、抵抗膜3上の他方の抵抗電極膜4が基
板1に設けられたスルーホール、または、上層の他の部
分に接続される構成を有している。そして、このような
多層配線基板は、基板1上に絶縁膜2が成膜され、さら
にこの絶縁膜2上に順に抵抗膜3、抵抗電極膜4、配線
電極膜5が成膜され、配線電極膜5が基板1のスルーホ
ール6に内装された導体と電気的に接続される構造とな
っている。
【0012】次に、本発明による多層配線基板の製造方
法の一実施例を、図2を参照して説明する。
【0013】(1)まず、図2(a)に示すように、裏
面への電気的接続をとるためのスルーホール6内に導体
が内装された基板1上に絶縁膜2を成膜する。その後、
Cr−SiO2から成る抵抗膜3、Al膜から成る抵抗電
極膜4をスパツタリング法により、それぞれ、0.3μ
m、0.4μmの厚さに連続成膜する。
【0014】(2)次に、Al膜上にマスク材9をパタ
ーニングし、ホトエッチングを行うことにより、図2
(b)に示すように、絶縁膜2にスルーホールを形成す
べき部位7、および、抵抗電極4と配線電極5を分離す
べき部位8に対して、抵抗電極膜4、抵抗膜3のエッチ
ングを順次行う。このエッチングのため、Al膜による
抵抗電極膜4、Cr−SiO2による抵抗膜3のそれぞれ
に対して選択的にエッチング可能な異なる種類のエッチ
ング液を用意する。
【0015】そして、このエッチングは、まず、抵抗電
極膜4に対して、エッチング材として、りん酸:酢酸:
硝酸:水=72:10:2:16の組成のエッチング液
を用いて、次に、抵抗膜3に対して、エッチング材とし
て、ふっ酸:ふっ化アンモニウム:塩酸:りん酸=3:
2:2:1の組成のエッチング液を用いて、それぞれ、
室温にて15秒間ディップ槽内で行われる。この処理に
より、抵抗膜3は、図2(b)に示すように、抵抗電極
膜4に対して、5μm〜10μm程度アンダーエッチン
グを生じる。
【0016】(3)次に、図2(b)におけるエッチン
グに使用したホトレジスト等のマスク材9を残したま
ま、抵抗膜3をエッチングしない選択性のある、前述し
た抵抗電極膜4のエッチングに使用したエッチング液を
用い、スプレー式エッチング装置で、液温50℃、2分
の条件でさらにエッチングを行う。これにより、抵抗電
極膜4は、図2(c)に示すように、抵抗膜3のエッチ
ングパターン端面に対して、1μm〜2μm程度後退し
たエッチングパターン端面を有するものとすることがで
き、抵抗膜3と抵抗電極膜4とのエッチング端面形状が
階段状となった多層構造を形成することができる。
【0017】(4)その後、絶縁膜2のスルーホール6
に対応する位置にビアホールを形成するため、マスク材
9を除去して、絶縁膜2のエッチングを行うマスクをパ
ターニングし、絶縁膜2に対するエッチングを行って、
基板1のスルーホール6上にビアボールを形成する。さ
らに、その上にスパッタ等により配線電極膜5を成膜す
る。これにより、図2(d)に示すような断面構造を有
する多層配線基板を製造することができる。なお、この
工程の方法は、公知の方法である。
【0018】前述した本発明の一実施例によれば、抵抗
電極膜4と抵抗膜3とのエッチングパターン端面を容易
に階段状に形成することができ、これにより、図2
(d)に示すように、その上にスパッタ等で成膜した配
線電極膜5の抵抗電極膜4と抵抗膜3との端面部におけ
るカバレジを良好なものとすることができ、信頼性の高
い多層配線基板を製造することができる。
【0019】次に、図3を参照して、本発明の一実施例
により製造された多層配線基板の他の構造例を説明す
る。
【0020】図3に示す多層配線基板は、ガラス基板1
1上にCr膜12aとAl膜12bとによる多層の金属
配線12及びダミー配線14を形成し、その上に有機絶
縁膜13を形成して構成されたものであり、有機絶縁膜
13と配線12、14または基板11との接着力が充分
でない場合にも、有機絶縁膜13の接着性の向上を図る
ことができるようにしたものである。
【0021】この多層配線基板は、多層の配線12、1
4を構成している上側のAl膜12bの端面が逆テーパ
ー形状とされている点が特徴的な点であり、図2により
説明したと同様な方法で製造することができる。以下、
その製造方法の詳細を説明する。
【0022】(1)ガラス基板11上にCr膜12aを
0.3μm、Al膜12bを2μm、スパッタリング法
等により成膜する。
【0023】(2)次に、ホトエッチングにより、電気
的回路として必要とする金属配線12、ダミー配線14
を形成する。このエッチングは、Cr膜12a、Al膜
12bのそれぞれに対して選択的にエッチング可能な異
なる種類のエッチング液を用意し、まず、上層のAl膜
12bをりん酸:酢酸:硝酸:水=15:3:1:1の
組成のエッチング液等によりエッチングを行い、次に、
Cr膜12aを硝酸第2セリウムアンモニウムの水溶液
等で、Al膜12bの膜厚分サイドエッチングが起る程
度にエッチングを行い、さらに続いて、Al膜12bを
前述したエッチング液により等方性エッチングを行うこ
とにより実施される。
【0024】前述において、Cr膜12aを、Al膜1
2bの膜厚分だけのエッチングを行い、Al膜12bに
対して等方性エッチングを行った場合、Al膜12bの
端面形状は、エッチング液のCr膜12a端面近傍から
の回り込みにより、おおよそ半径2μmの逆テーパー形
状とすることができる。なお、これらのエッチングに使
用するホトレジスト等のマスク材は、初期に形成してお
き、最後のエッチングまで使用した後に除去する。
【0025】(3)エッチング処理により、金属配線1
2、ダミー配線14の形成後、有機絶縁膜13として、
PIQ(日立化成製ポリイミド系樹脂)を用い、塗布・
ベーク工程を経て絶縁膜13を形成する。
【0026】前述の工程により、図3に示すような形状
の多層配線基板を少ない工程数で製造することができ
る。この図3に示す多層配線基板において、有機絶縁膜
13としてのPIQは、ガラス基板11に対し接着性が
悪く、通常、キレート処理等を施し、接着性の改善を図
っているが、図3に示す本発明の実施例による多層配線
基板によれば、配線層のパターン端面の逆テーパー形状
により、アンカー効果を生じさせ、これにより、接着性
の向上を図ることができる。
【0027】前述した本発明の一実施例は、2層の金属
膜に対するエッチング加工を行うものとして説明した
が、本発明は、更に多層の抵抗膜、導電性配線膜を含む
金属膜に対しても適用することができる。この場合、各
層を形成する金属層のそれぞれに対して、選択性を持っ
たエッチング材を用意し、初めに、上層の金属層から順
次エッチング処理を行い、最下層のエッチング終了後、
この最下層の上側に隣接する金属層から上方に向かって
順次もう一度エッチング処理を行うようにすればよい。
【0028】また、前述した本発明の実施例による方法
は、複数層の異なる絶縁材を積層した絶縁膜に対するス
ルーホール加工等に対しても利用することができる。こ
の場合にも、各絶縁材に対して選択性を持ってエッチン
グを行うことのできるエッチング材を用意すればよい。
【0029】
【発明の効果】以上説明したように本発明によれば、多
層配線基板の製造時において、1回のマスク材の形成の
みで、多層構造の配線材、絶縁材に対して、その加工端
面を階段状に、あるいは、必要に応じて逆テーパー状
に、少ない工数で所望の形状に加工することができ、こ
れらの上に形成する他の層の前記端面部におけるカバレ
ジを良好なものとすることができ、信頼性の高い多層配
線基板を製造することができる。
【図面の簡単な説明】
【図1】本発明の一実施例により製造された薄膜抵抗素
子を内装した多層配線基板の構造を説明する断面図であ
る。
【図2】本発明の一実施例による製造方法を説明する各
工程における基板の断面図である。
【図3】本発明の一実施例により製造された多層配線基
板の他の構造を説明する断面図である。
【符号の説明】
1 基板 2 絶縁膜 3 抵抗膜 4 抵抗電極膜 5 配線電極膜 6 スルーホール 9 マスク材

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 基板上に金属材料、抵抗材料、絶縁材料
    等の材料による2層以上材料膜をパターニングして構成
    する多層配線基板の製造方法において、基板上に2層以
    上の材料膜を積層し、その上にマスク材を形成した後、
    前記材料膜を上層から順次エッチングし、さらに、その
    後、最下層から2番目の材料膜から上層に向かって順次
    エッチングを行い、最後にマスク材を除去することを特
    徴とする多層配線基板の製造方法。
  2. 【請求項2】 最下層から2番目の材料膜から上層に向
    かって行うエッチングを等方性エッチング方式により行
    い、エッチング端面を逆テーパー状に加工することを特
    徴とする請求項1記載の多層配線基板の製造方法。
  3. 【請求項3】 請求項1または2に記載の製造方法によ
    り製造されたことを特徴とする多層配線基板。
JP5273729A 1993-11-01 1993-11-01 多層配線基板の製造方法及び多層配線基板 Pending JPH07131155A (ja)

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JP5273729A JPH07131155A (ja) 1993-11-01 1993-11-01 多層配線基板の製造方法及び多層配線基板
GB9421128A GB2283614B (en) 1993-11-01 1994-10-19 Method for manufacture of multilayer wiring board and the multilayer wiring board
DE4437963A DE4437963C2 (de) 1993-11-01 1994-10-24 Mehrschicht-Leiterplatte und Verfahren zu ihrer Herstellung
US08/332,134 US5609773A (en) 1993-11-01 1994-10-31 Method for manufacture of multilayer wiring board and the multilayer wiring board

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GB (1) GB2283614B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030507A (ja) * 2011-07-26 2013-02-07 Kyocera Corp 光電変換装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5132859B2 (ja) * 2001-08-24 2013-01-30 ステラケミファ株式会社 多成分を有するガラス基板用の微細加工表面処理液
JP4181853B2 (ja) * 2002-11-15 2008-11-19 Nec液晶テクノロジー株式会社 積層膜の複合ウェットエッチング方法
JP6075114B2 (ja) 2013-02-27 2017-02-08 ローム株式会社 半導体装置および半導体装置の製造方法
EP3322267B1 (en) * 2016-11-10 2025-02-19 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with adhesion promoting shape of wiring structure
EP3761766A1 (en) * 2019-07-03 2021-01-06 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Anisotropic etching using additives

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4226932A (en) * 1979-07-05 1980-10-07 Gte Automatic Electric Laboratories Incorporated Titanium nitride as one layer of a multi-layered coating intended to be etched
JPS5669835A (en) * 1979-11-09 1981-06-11 Japan Electronic Ind Dev Assoc<Jeida> Method for forming thin film pattern
JPS6010755A (ja) * 1983-06-30 1985-01-19 Sharp Corp 半導体装置の製造方法
US5192716A (en) * 1989-01-25 1993-03-09 Polylithics, Inc. Method of making a extended integration semiconductor structure
EP0453785A1 (de) * 1990-04-24 1991-10-30 Oerlikon Contraves AG Verfahren zur Herstellung von mehrlagigen Dünnschichtschaltungen mit integrierten Dünnschichtwiderständen
JPH04185693A (ja) * 1990-11-21 1992-07-02 Hitachi Ltd 抵抗膜のエッチング液組成物及びそれを使用したエッチング方法
DE4210559C2 (de) * 1992-03-31 2000-12-14 Bosch Gmbh Robert Einrichtung zum Steuern von betriebsparameterabhängigen Vorgängen von Brennkraftmaschinen

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030507A (ja) * 2011-07-26 2013-02-07 Kyocera Corp 光電変換装置

Also Published As

Publication number Publication date
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DE4437963C2 (de) 1997-09-18

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