JPH07130861A - Method for manufacturing semiconductor integrated circuit device - Google Patents
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Abstract
(57)【要約】
【目的】 ヒューズの低抵抗化を図ってヒューズ溶断を
容易にする一方、前述のフロセス及び構造上の問題にな
るヒューズの断線（または高抵抗）をなくすことにより
歩留及び信頼性を高め、更にヒューズ寸法のコントロー
ル性の向上、マスク工程の低減、ヒューズの機械的強度
の向上等を実現した半導体集積回路装置の製造方法を提
供する。
【構成】 少なくともフィールド絶縁膜と第１層目ポリ
シリコン膜及び第１層目ポリシリコン膜上に絶縁膜が形
成されてなる半導体基板上に第２層目以降のポリシリコ
ン膜を形成し、上記第２層目以降のポリシリコン膜上に
金属膜を被着させてその下層のポリシリコン膜とともに
パターンエッチングしてヒューズを形成する。
【効果】 ポリシリコン膜とその上に形成されたピュア
の金属膜とからなる積層構造によりヒューズを構成して
いるから、抵抗値が小さく信頼性が高くかつヒューズ寸
法のコントロール性の向上やマスク工程の低減ができ
る。
(57) [Abstract] [Purpose] While lowering the resistance of the fuse to facilitate the blowout of the fuse, it is possible to improve yield and yield by eliminating the above-mentioned process and fuse disconnection (or high resistance) which is a structural problem. Provided is a method for manufacturing a semiconductor integrated circuit device which has improved reliability, improved controllability of fuse dimensions, reduced masking steps, improved mechanical strength of fuses, and the like. A second and subsequent polysilicon films are formed on a semiconductor substrate having at least a field insulating film, a first-layer polysilicon film, and an insulating film formed on the first-layer polysilicon film. A fuse is formed by depositing a metal film on the second and subsequent polysilicon films and pattern-etching it together with the underlying polysilicon film. [Effect] Since the fuse is formed by the laminated structure including the polysilicon film and the pure metal film formed thereon, the resistance value is small, the reliability is high, the controllability of the fuse size is improved, and the mask process is performed. Can be reduced.
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体集積回路装置
の製造方法に関し、特にヒューズとＭＯＳＦＥＴ（絶縁
ゲート型電界効果トランジスタ）を備えた半導体集積回
路装置の製造方法に利用して有効な技術に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly to a technique effectively applied to a method for manufacturing a semiconductor integrated circuit device including a fuse and a MOSFET (insulated gate type field effect transistor). It is a thing.
【０００２】[0002]
【従来の技術】一般にＰ−ＲＯＭ、Ｄ−ＲＡＭ等のメモ
リ回路素子のように、回路の一部に欠陥が生じたときに
これを救済する欠陥救済回路、所謂冗長回路を有する半
導体集積回路装置では、冗長回路に接続するヒューズを
一体に形成しておき、このヒューズを適宜溶断すること
により欠陥の救済を行うようにしている。このヒューズ
の溶断方法にはレーザビーム照射方法や過電流通流方法
等が使用されている。2. Description of the Related Art Generally, a semiconductor integrated circuit device having a so-called redundant circuit, which is a defect relief circuit for relieving a defect in a part of the circuit, such as a memory circuit element such as a P-ROM or D-RAM. Then, a fuse connected to the redundant circuit is integrally formed, and the fuse is appropriately blown to repair the defect. A laser beam irradiation method, an overcurrent flowing method, or the like is used as a method for blowing the fuse.
【０００３】ところで、前述したＰ−ＲＯＭ（ＥＰＲＯ
Ｍ）やＤ−ＲＡＭ（ダイナミック型ＲＡＭ）のように、
半導体集積回路装置の製造プロセスに第１、第２のポリ
シリコン膜を形成する工程を有する装置においては、先
に形成する第１導体膜をヒューズとして形成する構造が
採用されている。例えば、Ｄ−ＲＡＭの場合には、第１
ポリシリコン膜でキャパシタ電極を形成し、第２ポリシ
リコン膜でゲート電極を形成しているが、このキャパシ
タ電極を形成すると同時にフィールド絶縁膜上等に第１
ポリシリコン膜をパターニングしてヒューズを形成して
いるのである。なお、溶断時にはヒューズ上部は、パッ
シベーション膜や酸化膜を除去した開口構造となってい
る（特願昭５８−１７２９９０号）。By the way, the above-mentioned P-ROM (EPRO
M) and D-RAM (dynamic RAM),
In a device having a step of forming first and second polysilicon films in a manufacturing process of a semiconductor integrated circuit device, a structure in which the first conductor film formed previously is formed as a fuse is adopted. For example, in the case of D-RAM, the first
The capacitor electrode is formed of the polysilicon film and the gate electrode is formed of the second polysilicon film. At the same time when the capacitor electrode is formed, the first electrode is formed on the field insulating film.
The fuse is formed by patterning the polysilicon film. When the fuse is blown, the upper part of the fuse has an opening structure in which the passivation film and the oxide film are removed (Japanese Patent Application No. 58-172990).
【０００４】[0004]
【発明が解決しようとする課題】ところが、本願発明者
がこのヒューズを有する半導体集積回路装置について検
討したところ次のような問題点が生じることがあきらか
とされた。すなわち、第１ポリシリコン膜でヒューズを
形成すると、このヒューズは、第１ポリシリコン膜と第
２ポリシリコン膜の表面の各熱酸化処理を経験すること
になる。このため、ポリシリコン結晶（粒子）寸法が大
きくなるとともに、この結晶の粒界にそって酸化が進む
ことが考えられる。この酸化された結晶粒界は、ヒュー
ズ上部開口の酸化膜エッチング時に、エッチされる。つ
まり、結晶粒径が大きくなることで、膜表面から底面に
達するまでの結晶粒界の和は短くなり酸化、エッチング
が進み易く、このような結晶粒界がヒューズを横断する
とヒューズの断線（又は高抵抗状態）を発生する。However, when the inventor of the present application examined a semiconductor integrated circuit device having this fuse, it was clarified that the following problems would occur. That is, if a fuse is formed from the first polysilicon film, the fuse will undergo each thermal oxidation treatment of the surfaces of the first polysilicon film and the second polysilicon film. Therefore, it is conceivable that the size of the polysilicon crystal (particle) becomes large and that the oxidation proceeds along the grain boundary of this crystal. The oxidized crystal grain boundaries are etched when the oxide film in the upper opening of the fuse is etched. That is, as the crystal grain size increases, the sum of the crystal grain boundaries from the film surface to the bottom surface is shortened, and oxidation and etching are likely to proceed. If such crystal grain boundaries cross the fuse, the fuse disconnection (or High resistance state) occurs.
【０００５】このヒューズの断線（又は高抵抗）は、ヒ
ューズ溶断を困難にすると共に、パッケージ封入時の機
械的力やエージングによるヒューズ抵抗値の変化、不良
発生も、信頼性の低下を招く。The disconnection (or high resistance) of the fuse makes it difficult to melt the fuse, and changes in the fuse resistance value due to mechanical force and aging at the time of encapsulation of the package and the occurrence of defects also cause a decrease in reliability.
【０００６】また、製造プロセス上の問題として、前述
の第１ポリシリコン膜の酸化（第２ポリシリコン膜との
層間絶縁膜形成）工程で、ヒューズ表面が厚く酸化さ
れ、この酸化膜を除去した後のヒューズ完成寸法は、マ
スクからの寸法変動量が大きく、かつバラツキも大とな
り、制御性が悪くなる。In addition, as a problem in the manufacturing process, the surface of the fuse is thickly oxidized in the above-mentioned step of oxidizing the first polysilicon film (forming an interlayer insulating film with the second polysilicon film), and this oxide film is removed. The size of the fuse to be completed later has a large amount of dimensional variation from the mask and a large variation, resulting in poor controllability.
【０００７】更に、ヒューズ上部を開口構造とするため
に、熱酸化膜、第２ポリシリコン膜、ＰＳＧ、最終パッ
シベーション膜等の除去開口のパターニングマスクが多
数枚必要となる。かつ一方では、この開口のエッチング
により、ヒューズ下地の熱酸化膜が、エッチング侵触さ
れヒューズの機械的強度を低下させる。Further, in order to form an opening structure in the upper portion of the fuse, a large number of patterning masks for removing openings such as a thermal oxide film, a second polysilicon film, PSG, and a final passivation film are required. On the other hand, due to the etching of the opening, the thermal oxide film under the fuse is etched and invaded, which lowers the mechanical strength of the fuse.
【０００８】この発明の目的は、ヒューズの低抵抗化を
図ってヒューズ溶断を容易にする一方、前述のプロセス
及び構造上の問題になるヒューズの断線（または高抵
抗）をなくすことにより歩留及び信頼性を高め、更にヒ
ューズ寸法のコントロール性の向上、マスク工程の低
減、ヒューズの機械的強度の向上等を実現した半導体集
積回路装置の製造方法を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。An object of the present invention is to reduce the resistance of the fuse to facilitate the blowout of the fuse, while eliminating the disconnection (or high resistance) of the fuse, which is a problem in the process and structure described above, to improve the yield and yield. It is an object of the present invention to provide a method of manufacturing a semiconductor integrated circuit device which has improved reliability, improved controllability of fuse dimensions, reduced masking steps, and improved mechanical strength of fuses. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、少なくともフィールド絶縁
膜と第１層目ポリシリコン膜及び第１層目ポリシリコン
膜上に絶縁膜が形成されてなる半導体基板上に第２層目
以降のポリシリコン膜を形成し、上記第２層目以降のポ
リシリコン膜上に金属膜を被着させてその下層のポリシ
リコン膜とともにパターンエッチングしてヒューズを形
成する。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows. That is, the second and subsequent polysilicon films are formed on a semiconductor substrate having at least a field insulating film, a first-layer polysilicon film, and an insulating film formed on the first-layer polysilicon film. A metal film is deposited on the second and subsequent polysilicon films, and pattern etching is performed together with the underlying polysilicon film to form a fuse.
【００１０】[0010]
【作用】上記した手段によれば、ポリシリコン膜とその
上に形成されたピュアの金属膜とからなる積層構造によ
りヒューズを構成しているから、抵抗値が小さく信頼性
が高くかつヒューズ寸法のコントロール性の向上やマス
ク工程の低減ができる。According to the above-mentioned means, since the fuse is constituted by the laminated structure composed of the polysilicon film and the pure metal film formed thereon, the resistance value is small, the reliability is high and the fuse size is small. The controllability can be improved and the mask process can be reduced.
【００１１】[0011]
【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（本願では、単にＤ−ＲＡＭのように略して
いる）の一実施例の製造工程図が示されている。同図に
おいて、（Ａ）のように、Ｐ型単結晶シリコン基板１の
主面上に常法によりフィールド絶縁膜２及びゲート絶縁
膜３を形成する。そして、この全面に第１ポリシリコン
膜４をＣＶＤ法等により被着し、かつこれを所定のパタ
ーン形状にエッチングすることによりキャパシタ電極５
を形成する。このキャパシタ電極５は熱酸化処理されて
表面にＳｉＯ2 膜６が形成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a manufacturing process diagram of an embodiment of a dynamic RAM (in the present application, simply abbreviated as D-RAM) to which the present invention is applied. In the same figure, as shown in (A), the field insulating film 2 and the gate insulating film 3 are formed on the main surface of the P-type single crystal silicon substrate 1 by a conventional method. Then, the first polysilicon film 4 is deposited on the entire surface by a CVD method or the like, and the first polysilicon film 4 is etched into a predetermined pattern shape to form a capacitor electrode 5.
To form. This capacitor electrode 5 is thermally oxidized to form a SiO 2 film 6 on its surface.
【００１２】次いで、図１（Ｂ）のように全面に第２ポ
リシリコン膜７を形成し、更にその上にＭｏＳｉ2 等の
シリサイド膜８を被着し、かつこれを熱処理することに
よりポリサイド構造とする。その上で、これをパターニ
ングし、ゲート絶縁膜３上にゲート電極９を形成する。
そして、フィールド絶縁膜上の第２ポリシリコン膜７の
上に常法にてＭｏ等のピュアの金属膜１６を被着し、こ
れを下層の第２ポリシリコン膜７とともにパターニング
してヒューズ１０を形成する。Next, as shown in FIG. 1B, a second polysilicon film 7 is formed on the entire surface, a silicide film 8 of MoSi 2 or the like is further deposited thereon, and this is heat-treated to form a polycide structure. And Then, this is patterned to form a gate electrode 9 on the gate insulating film 3.
Then, a pure metal film 16 such as Mo is deposited on the second polysilicon film 7 on the field insulating film by a conventional method, and this is patterned together with the lower second polysilicon film 7 to form the fuse 10. Form.
【００１３】図１（Ｂ）において、全面に形成された第
２ポリシリコン膜７上にＭｏＳｉ2等のシリサイド膜８
に代えて、Ｍｏ等のピュアの金属膜１６を被着する。そ
の上で、これをパターニングし、ゲート絶縁膜３上にＭ
ＯＳＦＥＴを構成するゲート電極９と第２ポリシリコン
膜７とピュアの金属膜１６とからなる積層構造の上記ヒ
ューズ１０とを同時に形成するようにしてもよい。In FIG. 1B, a silicide film 8 such as MoSi 2 is formed on the second polysilicon film 7 formed on the entire surface.
Instead, a pure metal film 16 such as Mo is deposited. Then, this is patterned, and M is formed on the gate insulating film 3.
The fuse 10 having the laminated structure including the gate electrode 9 forming the OSFET, the second polysilicon film 7, and the pure metal film 16 may be simultaneously formed.
【００１４】しかる上で、図１（Ｃ）のように、Ｎ型不
純物のイオン打ち込み等による常法処理によってソース
・ドレイン領域１１，１１を形成してＤ−ＲＡＭ素子
（メモリセル）Ｍ−ＣＥＬを構成し、その上にＰＳＧ膜
１２を層間絶縁膜として全面に堆積する。Then, as shown in FIG. 1C, the source / drain regions 11 and 11 are formed by a conventional method such as ion implantation of N-type impurities to form the D-RAM element (memory cell) M-CEL. And the PSG film 12 is deposited on the entire surface as an interlayer insulating film.
【００１５】そして、図１（Ｄ）のように、ＰＳＧ膜１
２にコンタクトホールを形成し、かつＡｌ配線１３を形
成し、その上に、パッシベーション膜として酸化シリコ
ン（ＰＳＧ膜とその上のＳｉＯ2 膜）１４を形成する。Then, as shown in FIG. 1D, the PSG film 1
A contact hole is formed in 2 and an Al wiring 13 is formed, and a silicon oxide (PSG film and SiO 2 film thereon) 14 is formed thereon as a passivation film.
【００１６】最後に、ヒューズ１０上のＰＳＧ膜１２と
パッシベーション膜１４を部分エッチングして開口１５
を形成すれば、図１（Ｅ）のようなヒューズ１０構造を
有するＤ−ＲＡＭが完成される。Finally, the PSG film 12 and the passivation film 14 on the fuse 10 are partially etched to form an opening 15.
, The D-RAM having the fuse 10 structure as shown in FIG. 1E is completed.
【００１７】前記ヒューズ１０の平面構成を図２に模式
的に示し、この図のIII −III 線断面図を図３に示す。
なお、ヒューズ１０は図外の冗長回路に接続されるもの
であることはいうまでもない。FIG. 2 schematically shows the plane structure of the fuse 10, and FIG. 3 is a sectional view taken along the line III--III of FIG.
Needless to say, the fuse 10 is connected to a redundant circuit (not shown).
【００１８】以上のように構成された半導体集積回路装
置（Ｄ−ＲＡＭ）では、ヒューズ１０を第２以降のポリ
シリコン膜上とその上に形成された金属膜で構成してい
るので、ポリシリコン膜の熱酸化処理の工程の影響を受
けることなく、第１ポリシリコン膜を用いた場合のよう
な粒径の増大による断線や高抵抗化がなく、ヒューズの
歩留、信頼性を向上する一方、電流の通電を容易にして
発熱によるヒューズの溶断を容易なものにできる。そし
て、機械的強度大の性質と低抵抗の性質により、前述し
た効果が更に助長される。また、ポリシリコン膜には金
属膜が被着されており、ポリシリコン膜だけのように表
面酸化に伴うヒューズ寸法の変動もなく、そのコントロ
ール性を向上させることができる。In the semiconductor integrated circuit device (D-RAM) configured as described above, since the fuse 10 is composed of the second and subsequent polysilicon films and the metal film formed thereon, the polysilicon is formed. Without being affected by the thermal oxidation process of the film, there is no disconnection or high resistance due to an increase in grain size as in the case of using the first polysilicon film, and the yield and reliability of the fuse are improved. In addition, it is possible to facilitate the passage of an electric current and easily blow the fuse due to heat generation. Further, the above-mentioned effect is further promoted by the property of high mechanical strength and the property of low resistance. Further, since the metal film is deposited on the polysilicon film, there is no change in the fuse dimension due to surface oxidation unlike the polysilicon film alone, and the controllability thereof can be improved.
【００１９】更に、ヒューズ１０溶断時の発生した熱の
拡散防止（開口した状態だと空気が保湿性が高い。皮膜
があると熱伝導で発生した熱が拡散する。）と形状変化
を容易にさせ、切断を完全にて行わせるための開口１５
の形成に際しては、ＰＳＧ膜１２とパッシベーション膜
１４の同時エッチングないし順序的なエッチングを行う
が、従来の第１ポリシリコン膜における開口形成工程
（第２ポリシリコン膜の開口、層間絶縁膜の開口、パッ
シベーション膜の開口）に比較して少なくとも１回以上
のエッチング工程を省略することができる。Further, the diffusion of heat generated when the fuse 10 is blown is prevented (when the fuse is open, the air has a high moisture-retaining property. The presence of a film diffuses the heat generated by heat conduction) and the shape can be easily changed. Aperture 15 for complete cutting
At the time of forming, the PSG film 12 and the passivation film 14 are simultaneously etched or sequentially etched. However, a conventional opening forming process (opening of the second polysilicon film, opening of the interlayer insulating film, It is possible to omit at least one etching step as compared with the opening of the passivation film).
【００２０】これにより、エッチング用ホトマスク及び
そのマスク工程の低減ができる一方、エッチング工程の
低減によりフィールド絶縁膜２への侵触および基板１へ
の電気的影響を防止することができる。なお、前記ヒュ
ーズ１０はレーザビームの照射による溶断を行うことも
勿論可能である。As a result, the photo mask for etching and the mask process can be reduced, while the etching process can be prevented from invading the field insulating film 2 and electrically affecting the substrate 1. Of course, the fuse 10 can be blown by irradiation with a laser beam.
【００２１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ヒューズを２層目以降のポリシリコン膜とその
上に形成された金属膜とで構成しているので、ポリシリ
コン等の熱酸化処理工程の影響を受けることなく、しか
も低抵抗と機械的強度大の性質により信頼性の向上とと
もに、通電による発熱を促進して溶断を容易に行うこと
ができるという効果が得られる。The effects obtained from the above embodiment are as follows. That is, (1) Since the fuse is composed of the polysilicon film of the second and subsequent layers and the metal film formed thereon, the fuse is not affected by the thermal oxidation treatment process of polysilicon or the like and has a low resistance. With the property of high mechanical strength, reliability is improved and heat generation due to energization is promoted to facilitate fusing.
【００２２】（２） ヒューズ上には層間絶縁膜やパッ
シベーションを形成してこれに開口を形成しているの
で、エッチング工程を低減でき、マスク工程の低減とと
もに半導体集積回路装置の製造を容易なものにできると
いう効果が得られる。(2) Since the interlayer insulating film and the passivation are formed on the fuse and the opening is formed therein, the etching process can be reduced, the mask process can be reduced, and the semiconductor integrated circuit device can be easily manufactured. The effect that can be obtained is obtained.
【００２３】（３） エッチング工程を低減できるので
ヒューズを形成する下地としてのフィールド絶縁膜への
エッチングの影響を低減し、フィールド絶縁膜の侵触を
防止して電気的特性の安定化を図りつつ、ヒューズの信
頼性を向上させることができるという効果が得られる。(3) Since the etching process can be reduced, the influence of the etching on the field insulating film as the base for forming the fuse is reduced, the invasion of the field insulating film is prevented, and the electrical characteristics are stabilized. An effect that the reliability of the fuse can be improved is obtained.
【００２４】（４） ヒューズ表面の酸化が零ないし微
小であるので、酸化によるヒューズ寸法の変動が極めて
小さく、パターン寸法がそのままヒューズ寸法となって
設計値に一致した寸法幅のヒューズを形成でき、溶断等
を容易に行うことができるという効果が得られる。(4) Since the oxidation of the fuse surface is zero or very small, the fluctuation of the fuse dimension due to the oxidation is extremely small, and the pattern dimension becomes the fuse dimension as it is, and the fuse having the dimension width matching the design value can be formed. The effect that fusing etc. can be performed easily is acquired.
【００２５】（５） ヒューズの比抵抗が小さいので、
上記パターン寸法のコントロール性によりヒューズ面積
を小さく形成することができるという効果が得られる。(5) Since the specific resistance of the fuse is small,
Due to the controllability of the pattern size, the effect that the fuse area can be formed small is obtained.
【００２６】（６） ヒューズの抵抗値が小さいので、
信号伝送路として用いるときの信号伝播遅延時間が短く
なり、その動作の高速化を図ることができるという効果
が得られる。(6) Since the resistance value of the fuse is small,
When used as a signal transmission path, the signal propagation delay time is shortened, and the operation speed can be increased.
【００２７】（７） ヒューズの融点が低くなるので、
溶断時のパワーを低く設定することができ、基板に不所
望なダメージを与えることな溶断を行うことができると
いう効果が得られる。(7) Since the melting point of the fuse is lowered,
The power at the time of fusing can be set to a low level, and the fusing can be performed without undesirably damaging the substrate.
【００２８】（８） ヒューズをポリシリコン膜と金属
膜で構成するという製造方法では、ポリシリコン膜と金
属膜からなるゲート電極を持つＭＯＳＦＥＴや回路の配
線の製造工程により同時にヒューズも形成できるという
効果が得られる。(8) In the manufacturing method in which the fuse is composed of the polysilicon film and the metal film, the fuse can be simultaneously formed by the manufacturing process of the MOSFET or the circuit wiring having the gate electrode composed of the polysilicon film and the metal film. Is obtained.
【００２９】（９） ヒューズがポリシリコン膜とその
上に形成された金属膜からなる２層構造により形成され
ているので、ヒューズ切断後において下層のポリシリコ
ン膜が開口から侵入するプラスイオンの汚染物質を吸収
するゲッタリング効果を持ち、これらの汚染物質による
悪影響が防止できるから信頼性を高くすることができる
という効果が得られる。(9) Since the fuse is formed of a two-layer structure composed of a polysilicon film and a metal film formed on the polysilicon film, contamination of positive ions intruded from the opening by the lower polysilicon film after the fuse is cut. It has a gettering effect of absorbing a substance, and an adverse effect of these contaminants can be prevented, so that the reliability can be increased.
【００３０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ヒュ
ーズを形成するのに用いられる金属はＭｏの他に、Ｗや
Ｔａ等の高融点金属を使用してもよい。ＭＯＳＦＥＴの
ゲート電極の他に、回路の配線の一部をヒューズと同じ
Ｍｏ等の金属膜とポリシリコン膜から構成してもよい。
このようにすると、このようにすると、回路の配線層と
ヒューズとを同時に形成することができる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say. For example, the metal used to form the fuse may be a refractory metal such as W or Ta in addition to Mo. In addition to the gate electrode of the MOSFET, a part of the wiring of the circuit may be composed of the same metal film as Mo such as Mo and a polysilicon film.
With this configuration, the wiring layer of the circuit and the fuse can be formed at the same time.
【００３１】半導体プロセスによっては３層以上のポリ
シリコン膜の形成を行う場合には、最終のポリシリコン
膜上に金属膜を被着して前記のようにヒューズを形成し
てもよい。更に、層間絶縁膜ＳｉＯ2 を使用してもよ
い。また、パッシベーション膜は、プラズマＳｉＮ膜等
を使用してもよい。また、ヒューズ切断後にパッシベー
ション膜を被着し、ヒューズの信頼性（機械的強度を向
上させる）向上を図った構造としてもよい。When a polysilicon film having three or more layers is formed depending on the semiconductor process, a metal film may be deposited on the final polysilicon film to form the fuse as described above. Further, an interlayer insulating film SiO 2 may be used. A plasma SiN film or the like may be used as the passivation film. Further, a structure in which a passivation film is adhered after the fuse is cut to improve the reliability of the fuse (improving the mechanical strength) may be adopted.
【００３２】以上の説明では主として本発明者によって
なされた発明をその背景となって利用分野であるＤ−Ｒ
ＡＭの冗長回路用ヒューズに適用した場合について説明
したが、それに限定されるものではなく、例えばＰ−Ｒ
ＯＭ、その他の冗長回路を有するデバイスの製造方法全
てに適用できる。In the above description, the invention made mainly by the present inventor is the background and the field of application DR
Although the case where the present invention is applied to the fuse for the AM redundant circuit has been described, the present invention is not limited to this, and for example, P-R
It can be applied to all methods of manufacturing OM and other devices having redundant circuits.
【００３３】[0033]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ヒューズを２層目以降のポ
リシリコン膜とその上に形成された金属膜とで構成して
いるので、ポリシリコン等の熱酸化処理工程の影響を受
けることなく、しかも低抵抗と機械的強度大の性質によ
り信頼性の向上とともに、通電による発熱を促進して溶
断を容易に行うことができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, since the fuse is composed of the polysilicon film of the second and subsequent layers and the metal film formed on the polysilicon film, the fuse is not affected by the thermal oxidation process of polysilicon or the like, and has low resistance and mechanical strength. The high strength property improves reliability and facilitates fusing by promoting heat generation due to energization.
【００３４】ヒューズ上には層間絶縁膜やパッシベーシ
ョンを形成してこれに開口を形成しているので、エッチ
ング工程を低減でき、マスク工程の低減とともに半導体
集積回路装置の製造を容易なものにできる。Since the interlayer insulating film and the passivation are formed on the fuse and the opening is formed therein, the etching process can be reduced, the mask process can be reduced, and the semiconductor integrated circuit device can be easily manufactured.
【００３５】エッチング工程を低減できるのでヒューズ
を形成する下地としてのフィールド絶縁膜へのエッチン
グの影響を低減し、フィールド絶縁膜の侵触を防止して
電気的特性の安定化を図りつつ、ヒューズの信頼性を向
上させることができる。Since the etching process can be reduced, the influence of the etching on the field insulating film as a base for forming the fuse is reduced, the invasion of the field insulating film is prevented, the electrical characteristics are stabilized, and the reliability of the fuse is improved. It is possible to improve the sex.
【００３６】ヒューズ表面の酸化が零ないし微小である
ので、酸化によるヒューズ寸法の変動が極めて小さく、
パターン寸法がそのままヒューズ寸法となって設計値に
一致した寸法幅のヒューズを形成でき、溶断等を容易に
行うことができる。Since the oxidation of the fuse surface is zero or minute, the fluctuation of the fuse dimension due to the oxidation is extremely small,
The pattern dimension becomes the fuse dimension as it is, and a fuse having a dimension width matching the design value can be formed, and the fusing or the like can be easily performed.
【００３７】ヒューズの比抵抗が小さいので、上記パタ
ーン寸法のコントロール性によりヒューズ面積を小さく
形成することができる。Since the specific resistance of the fuse is small, the fuse area can be made small due to the controllability of the pattern size.
【００３８】ヒューズの抵抗値が小さいので、信号伝送
路として用いるときの信号伝播遅延時間が短くなり、動
作の高速化を図ることができる。Since the resistance value of the fuse is small, the signal propagation delay time when it is used as a signal transmission path is shortened, and the operation speed can be increased.
【００３９】ヒューズの融点が低くなるので、溶断時の
パワーを低く設定することができ、基板に不所望なダメ
ージを与えることな溶断を行うことができる。Since the melting point of the fuse becomes low, the power at the time of fusing can be set low, and the fusing can be performed without undesirably damaging the substrate.
【００４０】ヒューズをポリシリコン膜と金属膜で構成
するという製造方法では、ポリシリコン膜と金属膜から
なるゲート電極を持つＭＯＳＦＥＴや回路の配線の製造
工程により同時にヒューズも形成できる。In the manufacturing method in which the fuse is composed of the polysilicon film and the metal film, the fuse can be simultaneously formed by the manufacturing process of the MOSFET or the circuit wiring having the gate electrode composed of the polysilicon film and the metal film.
【００４１】ヒューズがポリシリコン膜とその上に形成
された金属膜からなる２層構造により形成されているの
で、ヒューズ切断後において下層のポリシリコン膜が開
口から侵入するプラスイオンの汚染物質を吸収するゲッ
タリング効果を持ち、これらの汚染物質による悪影響が
防止できるから信頼性を高くすることができる。Since the fuse is formed of a two-layer structure composed of a polysilicon film and a metal film formed on the polysilicon film, the lower polysilicon film absorbs the contaminants of the positive ions entering through the opening after the fuse is cut. Since it has a gettering effect and can prevent adverse effects of these contaminants, reliability can be improved.
【図１】本発明をＤ−ＲＡＭに適用した実施例の製造工
程図である。FIG. 1 is a manufacturing process diagram of an embodiment in which the present invention is applied to a D-RAM.
【図２】この発明にかかるヒューズの一実施例を示す模
式的平面図である。FIG. 2 is a schematic plan view showing an embodiment of a fuse according to the present invention.
【図３】図３のIII −III 線断面図である。3 is a sectional view taken along line III-III in FIG.
１…Ｐ型単結晶シリコン基板、２…フィールド絶縁膜、
３…ゲート絶縁膜、４…第１ポリシリコン膜、５…キャ
パシタ電極、６…ＳｉＯ2 膜、７…第２ポリシリコン
膜、８…シリサイド膜、９…ゲート電極、１０…ヒュー
ズ、１１…ソース・ドレイン、１２…ＰＳＧ膜、１３…
Ａｌ配線、１４…酸化シリコン膜、１５…開口、１６…
金属膜。1 ... P-type single crystal silicon substrate, 2 ... field insulating film,
3 ... Gate insulating film, 4 ... First polysilicon film, 5 ... Capacitor electrode, 6 ... SiO 2 film, 7 ... Second polysilicon film, 8 ... Silicide film, 9 ... Gate electrode, 10 ... Fuse, 11 ... Source・ Drain, 12 ... PSG film, 13 ...
Al wiring, 14 ... Silicon oxide film, 15 ... Opening, 16 ...
Metal film.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8246 27/112 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｕ 7210−4Ｍ ４３３ (72)発明者 石原 政道 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 松本 哲郎 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 尋木 正紀 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication location H01L 21/8246 27/112 7210-4M H01L 27/10 325 U 7210-4M 433 (72) Inventor Masamichi Ishihara 1450, Kamimizumoto-cho, Kodaira-shi, Tokyo Inside the Hitachi, Ltd. Device Development Center (72) Inventor Tetsuro Matsumoto 1450, Kamimizumoto-cho, Kodaira-shi, Tokyo Inside the Hitachi, Ltd. Device Development Center (72) Inventor Hiroki Masanori 1450, Kamimizuhonmachi, Kodaira-shi, Tokyo Inside Hitachi Device Development Center
Claims (2)
１層目ポリシリコン膜及び第１層目ポリシリコン膜上に
絶縁膜が形成されてなる半導体基板上に第２層目以降の
ポリシリコン膜を形成する工程、（２）上記第２層目以
降のポリシリコン膜上に金属膜を被着させる工程、
（３）上記金属膜をその下層のポリシリコン膜とともに
パターンエッチングしてヒューズを形成する工程を含む
ことを特徴とする半導体集積回路装置の製造方法。(1) At least a field insulating film, a first-layer polysilicon film, and a second-layer or later polysilicon film on a semiconductor substrate having an insulating film formed on the first-layer polysilicon film. And (2) depositing a metal film on the second and subsequent polysilicon films,
(3) A method of manufacturing a semiconductor integrated circuit device, including the step of pattern-etching the metal film together with a polysilicon film thereunder to form a fuse.
て、ゲート絶縁膜上に形成されたものを含む第２ポリシ
リコン膜及び金属膜も残すようにすることにより、ＭＯ
ＳＦＥＴのゲート電極又は一部の配線が上記ヒューズと
ともに同時に形成されるものであることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置の製造方
法。2. In the pattern etching of (3), the second polysilicon film including the one formed on the gate insulating film and the metal film are also left so that the MO film is formed.
The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the gate electrode of the SFET or a part of the wiring is simultaneously formed with the fuse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027438A JPH07130861A (en) | 1994-01-31 | 1994-01-31 | Method for manufacturing semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027438A JPH07130861A (en) | 1994-01-31 | 1994-01-31 | Method for manufacturing semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116423A Division JPS60261154A (en) | 1984-06-08 | 1984-06-08 | Method for manufacturing semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130861A true JPH07130861A (en) | 1995-05-19 |
Family
ID=12221123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027438A Pending JPH07130861A (en) | 1994-01-31 | 1994-01-31 | Method for manufacturing semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130861A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150655A (en) * | 1998-11-05 | 2000-05-30 | Siemens Ag | Fuse structure and method of manufacturing the same |
| JP2006114579A (en) * | 2004-10-13 | 2006-04-27 | Yamaha Corp | Semiconductor device and manufacturing method thereof |
| US7781280B2 (en) | 2003-10-24 | 2010-08-24 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098665A (en) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH07130860A (en) * | 1994-01-31 | 1995-05-19 | Hitachi Ltd | Method for manufacturing semiconductor integrated circuit device |
-
1994
- 1994-01-31 JP JP6027438A patent/JPH07130861A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098665A (en) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH07130860A (en) * | 1994-01-31 | 1995-05-19 | Hitachi Ltd | Method for manufacturing semiconductor integrated circuit device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150655A (en) * | 1998-11-05 | 2000-05-30 | Siemens Ag | Fuse structure and method of manufacturing the same |
| US7781280B2 (en) | 2003-10-24 | 2010-08-24 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture method |
| US7838358B2 (en) | 2003-10-24 | 2010-11-23 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture method |
| US8164120B2 (en) | 2003-10-24 | 2012-04-24 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture |
| JP2006114579A (en) * | 2004-10-13 | 2006-04-27 | Yamaha Corp | Semiconductor device and manufacturing method thereof |
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