JPH07122644A - Semiconductor device and fabrication thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は多層配線を有する半導体
装置に関し、特に多層配線に形成されるスルーホールを
改善した半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having multi-layer wiring, and more particularly to a semiconductor device having improved through holes formed in the multi-layer wiring and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年の半導体装置では、素子の高集積化
や回路の複雑化に伴って各素子間を接続する配線として
多層配線が採用されているが、この多層配線においては
異なる層の下層配線に対して同一の上層配線を電気接続
することが要求される場合がある。このため、多層配線
の層間絶縁膜に各下層配線に対応してそれぞれ異なる深
さのスルーホールを開設し、これらスルーホールを通し
て上層配線に電気接続を行う構成がとられている。この
場合、スルーホールに上層配線を形成してその一部をス
ルーホールを介して下層配線に接続する構成を行うと、
深い位置の下層配線のスルーホールのアスペクト比（深
さと開口径との比）が大きいため、スルーホール内にお
いて上層配線が下層配線に接続されないことが生じるお
それがある。このため、スルーホールを予め他の導電材
で埋設しておくことが考えられている。2. Description of the Related Art In recent semiconductor devices, multilayer wiring has been adopted as wiring for connecting respective elements due to high integration of elements and complexity of circuits. In this multilayer wiring, lower layers of different layers are used. It may be required to electrically connect the same upper layer wiring to the wiring. For this reason, through-holes having different depths are formed in the interlayer insulating film of the multilayer wiring so as to correspond to the respective lower-layer wirings, and the upper-layer wirings are electrically connected through these through-holes. In this case, when the upper layer wiring is formed in the through hole and a part of it is connected to the lower layer wiring through the through hole,
Since the through-hole has a large aspect ratio (ratio between the depth and the opening diameter) of the lower-layer wiring at the deep position, the upper-layer wiring may not be connected to the lower-layer wiring in the through-hole. Therefore, it is considered to fill the through hole with another conductive material in advance.
【０００３】このようなスルーホールを導電材で埋設す
る方法として、例えば特開平２−２０３５３１号公報に
記載された方法が提案されている。図３はこの公報にお
ける製造方法を工程順に示したものである。先ず、図３
（ａ）のように、素子を形成した半導体基板３０１上
に、素子と配線を電気的に分離する第１の絶縁膜３０２
を形成しその上に第１層配線３０３を所望の形状にパタ
ーニングする。続いて、第１層配線３０３上に第２の絶
縁膜３０４を形成し、その上に第２層配線３０５を所望
の形状にパターニングする。次に、第２層配線３０５上
に第３の絶縁膜３０６を形成する。As a method for burying such a through hole with a conductive material, for example, a method described in Japanese Patent Laid-Open No. 203531/1990 has been proposed. FIG. 3 shows the manufacturing method in this publication in the order of steps. First, FIG.
As shown in (a), the first insulating film 302 for electrically separating the element and the wiring is formed on the semiconductor substrate 301 on which the element is formed.
Then, the first layer wiring 303 is patterned thereon to have a desired shape. Subsequently, a second insulating film 304 is formed on the first layer wiring 303, and the second layer wiring 305 is patterned on the second insulating film 304 in a desired shape. Next, a third insulating film 306 is formed on the second layer wiring 305.
【０００４】次に、図３（ｂ）のように、フォトリソグ
ラフィ技術によりスルーホール形成予定箇所を除いてフ
ォトレジストＰＲを形成し、これをマスクに第１層配線
３０３に達する第１−３層間スルーホール３０７と、第
２層配線３０５に達する第２−３層間スルーホール３０
８を開口する。続いて、図３（ｃ）のように、前記フォ
トレジストＰＲを残存させたまま、シリコン，アルミニ
ウム，ヒ素，リン，ボロンイオンのいずれかのイオンＩ
ＯＮをイオン注入する。このイオン注入は特にスルーホ
ール３０７，３０８の内側面に導入するためのものであ
る。Next, as shown in FIG. 3B, a photoresist PR is formed by a photolithography technique except a portion where a through hole is to be formed, and using this as a mask, the first to third interlayers reaching the first layer wiring 303 are formed. Through hole 307 and second through third interlayer through hole 30 reaching second layer wiring 305
Open 8 Subsequently, as shown in FIG. 3C, with the photoresist PR left, any of the ions I of silicon, aluminum, arsenic, phosphorus, and boron ions
Ion-implant ON. This ion implantation is particularly for introducing into the inner surface of the through holes 307 and 308.
【０００５】しかる上で、図３（ｄ）のように、前記フ
ォトレジストＰＲを除去した後に、タングステンの選択
ＣＶＤ法によりスルーホール３０７，３０８内に選択的
にタングステン３０９を成長させ、この成長されたタン
グステン３０９により各スルーホール３０７，３０８を
同時に埋設する。その上で、これらスルーホール３０
７，３０８を含む表面上に所望のパターンの第３層配線
３１２を形成することにより、第３層配線３１２をスル
ーホール３０７，３０８を通して第１層配線３０３、第
２層配線３０５にそれぞれ電気接続することが可能とな
る。なお、スルーホール３０７，３０８の内側面にイオ
ン注入を行うことで、この内側面からもタングステンを
成長させることができ、スルーホール内への埋設効果を
高めている。Then, as shown in FIG. 3D, after removing the photoresist PR, tungsten 309 is selectively grown in the through holes 307 and 308 by the selective CVD method of tungsten, and this growth is performed. The through holes 307 and 308 are simultaneously buried by the tungsten 309. On top of that, these through holes 30
By forming the third layer wiring 312 having a desired pattern on the surface including the layers 7 and 308, the third layer wiring 312 is electrically connected to the first layer wiring 303 and the second layer wiring 305 through the through holes 307 and 308, respectively. It becomes possible to do. By implanting ions into the inner side surfaces of the through holes 307 and 308, tungsten can be grown also from the inner side surfaces, and the effect of burying in the through holes is enhanced.
【０００６】[0006]
【発明が解決しようとする課題】この従来の深さの異な
るスルーホールを導電材で埋設する方法では、次のよう
な問題点がある。 （１）スルーホール内にイオン注入を行う際、アスペク
ト比が大きいと開口部底部はシャドーイング効果により
イオン注入されないためタングステンが成長しない部分
が生じる。 （２）スルーホールの内側面にタングステンを成長させ
るべくイオン注入しているが、この際に絶縁膜に対して
もイオン注入が行なわれるため、絶縁膜中に帯電された
イオンにより近接したスルーホール間でリーク電流が発
生しやすくなる。The conventional method of burying through holes having different depths with a conductive material has the following problems. (1) When ions are implanted into the through holes, if the aspect ratio is large, the bottom portion of the opening is not ion-implanted due to the shadowing effect, so that a portion where tungsten does not grow occurs. (2) Ion implantation is performed to grow tungsten on the inner surface of the through hole. At this time, however, since ion implantation is also performed on the insulating film, the through hole closer to the charged ions in the insulating film. Leak current is likely to occur between the two.
【０００７】（３）イオン注入した部分としない部分で
タングステン成長に選択性を持たせるためにはソースガ
ス流量，成膜温度等制御すべきパラメータが多く量産性
が難しい。 （４）スルーホール形状が中膨れあるいはアスペクト比
が大きい場合、タングステンが完全に埋設されずボイド
が生じるおそれがあり、このボイドにより接続抵抗が増
大される。 本発明の目的は、このような問題点を解消し、深さが異
なるスルーホールが混在した場合においても、スルーホ
ール内に導電材を好適に埋設することが可能な半導体装
置及びその製造方法を提供することにある。(3) In order to give selectivity to the growth of tungsten in the portion where the ion implantation is performed and the portion where it is not implanted, there are many parameters to be controlled such as the source gas flow rate and the film forming temperature, which makes mass production difficult. (4) When the shape of the through hole is swollen in the middle or the aspect ratio is large, the tungsten may not be completely buried and a void may occur, which increases the connection resistance. An object of the present invention is to solve the above problems and to provide a semiconductor device and a manufacturing method thereof in which a conductive material can be appropriately embedded in a through hole even when through holes having different depths are mixed. To provide.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体装置は、
半導体装置の多層配線に設けられるスルーホールのう
ち、深さの深いスルーホールは、その底部から途中の高
さ位置まで第１の導体が埋設され、それより上側に第２
の導体が埋設された構成とする。この場合、深さの浅い
スルーホールは第１の導体により完全に埋設される。ま
た、本発明の製造方法は、高さ位置が異なる複数の下層
配線に対してそれぞれ異なる深さのスルーホールを開設
した後、各スルーホール内に高さ位置の高い下層配線の
スルーホールの深さに等しい厚さまで第１の導体を成長
させ、かつ高さ位置の低い下層配線のスルーホール内に
第１の導体に重ねて第２の導体を成長させてそのスルー
ホールを埋設する工程を含んでいる。この場合、例え
ば、第１の導体の成長に際しては、選択ＣＶＤ法或いは
無電解メッキ法が利用でき、第２の導体の成長に際して
は、ブランケットＣＶＤ法が利用できる。The semiconductor device of the present invention comprises:
Among the through holes provided in the multi-layer wiring of the semiconductor device, the deep through hole has the first conductor embedded from the bottom to a height position in the middle, and the second conductor is formed above the first conductor.
The conductor is embedded. In this case, the shallow through hole is completely filled with the first conductor. Further, in the manufacturing method of the present invention, after forming through holes having different depths for a plurality of lower layer wirings having different height positions, the depth of the through hole of the lower layer wiring having a high height position is formed in each through hole. The step of growing the first conductor to a thickness equal to the height of the first conductor, and growing the second conductor over the first conductor in the through hole of the lower wiring at a low height position and burying the through hole. I'm out. In this case, for example, the selective CVD method or the electroless plating method can be used for growing the first conductor, and the blanket CVD method can be used for growing the second conductor.
【０００９】[0009]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体装置の断面を工程
順に示したものであり、本実施例を製造工程に従って説
明する。先ず、図１（ａ）のように、半導体素子が形成
された半導体基板１０１上に素子あるいは半導体基板と
配線とを電気的に分離する第１の絶縁膜１０２を形成す
る。次に、第１層配線１０３を形成し、その上に第２の
絶縁膜１０４を形成し、更にその上に第２層配線１０５
を形成し、その上に第３の絶縁膜１０６を順次形成す
る。この例では第１層配線１０３と第２層配線１０５を
共にアルミニウムを主な構成成分とした金属で構成して
いる。また、各配線１０３，１０５は共にその上に窒化
チタン層１０３Ａ，１０５Ａを一体に積層形成してあ
る。第１層配線１０３と第２層配線１０５の配線膜厚は
共に０．８μｍ程度とし、その上の窒化チタン層１０３
Ａ，１０５Ａは３００〜５００Åに設定する。また、第
２、第３の各絶縁膜１０４，１０６はそれぞれ第１層配
線１０３、第２層配線１０５上で１μｍの膜厚になるよ
うに形成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 shows a cross section of a semiconductor device according to one embodiment of the present invention in the order of steps, and this embodiment will be described according to manufacturing steps. First, as shown in FIG. 1A, a first insulating film 102 that electrically separates an element or a semiconductor substrate from a wiring is formed on a semiconductor substrate 101 on which a semiconductor element is formed. Next, the first layer wiring 103 is formed, the second insulating film 104 is formed thereon, and the second layer wiring 105 is further formed thereon.
Is formed, and the third insulating film 106 is sequentially formed thereon. In this example, both the first-layer wiring 103 and the second-layer wiring 105 are made of a metal whose main constituent component is aluminum. Further, each of the wirings 103 and 105 has a titanium nitride layer 103A and 105A integrally laminated thereon. The wiring thicknesses of the first-layer wiring 103 and the second-layer wiring 105 are both set to about 0.8 μm, and the titanium nitride layer 103 thereon is formed.
A and 105A are set to 300 to 500Å. The second and third insulating films 104 and 106 are formed to have a film thickness of 1 μm on the first layer wiring 103 and the second layer wiring 105, respectively.
【００１０】そして、第３の絶縁膜１０６の表面から第
１層配線１０３（１０３Ａ）にまで達する第１−３層間
スルーホール１０７と、第２の層配線１０５（１０５
Ａ）にまで達する第２−３層間スルーホール１０８をそ
れぞれ第３の絶縁膜１０６、第２の絶縁膜１０４に形成
する。このスルーホール１０７，１０８の形成に際して
は、同時のフォトリソグラフィとエッチング、或いは別
のフォトリソグラフィとエッチングにより行う。Then, the first to third interlayer through holes 107 reaching from the surface of the third insulating film 106 to the first layer wiring 103 (103A) and the second layer wiring 105 (105).
Second to third interlayer through holes 108 reaching A) are formed in the third insulating film 106 and the second insulating film 104, respectively. The through holes 107 and 108 are formed by simultaneous photolithography and etching or different photolithography and etching.
【００１１】次いで、図１（ｂ）のように、六フッ化タ
ングステン（ＷＦ6 ）、水素、アルゴンの混合ガスを用
いたタングステンの選択ＣＶＤ法により、第２−３層間
スルーホール１０８がタングステンにより埋設されるま
でタングステン１０９の成長を行う。これにより、同時
に第１−３層間スルーホール１０７の底部側の一部がタ
ングステン１０９にて埋設され、第１−３層間スルーホ
ール１０７の実質的な深さが浅くされ、そのアスペクト
比が小さくされる。ここで各配線１０３，１０５上の前
記した窒化チタン層１０３Ａ，１０５Ａは、タングステ
ン成長の核になる物質であり、スルーホールの内側面や
第３の絶縁膜の表面からはタングステンは成長せず、ス
ルーホール１０７，１０８内において底部から徐々にそ
の厚さが増大されるように成長される。Then, as shown in FIG. 1B, the second through third interlayer through holes 108 are made of tungsten by the selective CVD method of tungsten using a mixed gas of tungsten hexafluoride (WF 6 ), hydrogen and argon. Tungsten 109 is grown until it is embedded. As a result, at the same time, a part of the bottom side of the first-third interlayer through hole 107 is filled with the tungsten 109, the substantial depth of the first-third interlayer through hole 107 is made shallow, and its aspect ratio is made small. It Here, the above-mentioned titanium nitride layers 103A and 105A on the wirings 103 and 105 are substances that become nuclei for tungsten growth, and tungsten does not grow from the inner side surface of the through hole or the surface of the third insulating film. The through holes 107 and 108 are grown so that their thickness is gradually increased from the bottom.
【００１２】次に、図１（ｃ）のように、全面にチタン
と窒化チタンを順次スパッタ形成して窒化チタン／チタ
ン層１１０を形成し、続いて六フッ化タングステン、水
素、アルゴンの混合ガスを用いたタングステンのブラン
ケットＣＶＤ法により全面にブランケットＣＶＤタング
ステン１１１を成長する。ここで窒化チタン／チタン層
１１０はタングステンと絶縁膜の密着性を確保するもの
であり、チタンは約３００Åに、窒化チタンは約１００
０Åに設定する。また、タングステン１１１はスルーホ
ールサイズにもよるが、スルーホールの少なくとも一辺
が０．６μｍ〜１．０μｍのときは０．８〜１μｍの厚
さに成長するとよい。Next, as shown in FIG. 1C, titanium and titanium nitride are sequentially sputtered on the entire surface to form a titanium nitride / titanium layer 110, and subsequently, a mixed gas of tungsten hexafluoride, hydrogen and argon. A blanket CVD tungsten 111 is grown on the entire surface by a tungsten blanket CVD method using. Here, the titanium nitride / titanium layer 110 secures the adhesiveness between the tungsten and the insulating film. Titanium is about 300 Å and titanium nitride is about 100.
Set to 0Å. Further, although depending on the size of the through hole, the tungsten 111 is preferably grown to a thickness of 0.8 to 1 μm when at least one side of the through hole is 0.6 μm to 1.0 μm.
【００１３】ブランケットタングステンは等方的に成長
するため、第１−３層間スルーホール１０７の選択ＣＶ
Ｄによるタングステン１０９により埋設されていない部
分が、ブランケットＣＶＤタングステン１１１により埋
設される。なお、このタングステン１１１の成長に際
し、第１−３層間スルーホール１０７の底側の一部が前
工程によって選択ＣＶＤタングステン１０９により埋設
してあるため、ブランケットタングステンにより埋設す
べきアスペクト比が減少し、スルーホール形状が多少悪
くてもボイドを発生させることなく深いスルーホールを
容易に埋設できることになる。Since the blanket tungsten grows isotropically, the selected CV of the first through third interlayer through holes 107 is increased.
The blanket CVD tungsten 111 fills the part of the D that is not buried by the tungsten 109. When the tungsten 111 is grown, a part of the bottom side of the first to third interlayer through holes 107 is filled with the selective CVD tungsten 109 in the previous step, so that the aspect ratio to be filled with the blanket tungsten is reduced, Even if the shape of the through hole is somewhat poor, it is possible to easily bury a deep through hole without generating voids.
【００１４】続いて、図１（ｄ）のように、ブランケッ
トＣＶＤタングステン１１１をアルゴン，六フッ化イオ
ウの混合ガスでエッチングバックする。また、このとき
窒化チタン／チタン層１１０は必要に応じて残してもよ
いが、本例ではブランケットＣＶＤタングステン１１１
のエッチングバック時に同時にエッチングしている。次
いで、第３層配線１１２をアルミニウムを主な構成要素
とする導体によりスパッタ形成し、かつフォトリソグラ
フィ、エッチングにより所望のパターンに形成すること
で、第３層配線１１２はスルーホール１０７，１０８を
介してそれぞれ第１層配線１０３、第２層配線１０５に
電気接続され、多層配線が完成される。Subsequently, as shown in FIG. 1D, the blanket CVD tungsten 111 is etched back with a mixed gas of argon and sulfur hexafluoride. At this time, the titanium nitride / titanium layer 110 may be left if necessary, but in this example, the blanket CVD tungsten 111 is used.
Etching back at the same time. Next, the third-layer wiring 112 is formed by sputtering using a conductor whose main constituent is aluminum, and is formed into a desired pattern by photolithography and etching, so that the third-layer wiring 112 passes through the through holes 107 and 108. To be electrically connected to the first layer wiring 103 and the second layer wiring 105, respectively, to complete the multilayer wiring.
【００１５】したがって、この多層配線構造では、アス
ペクト比が大きいスルーホール１０７に対して、予めそ
の底部に選択ＣＶＤタングステン１０９を埋設している
ので、これによりアスペクト比を小さくし、次のブラン
ケットＣＶＤタングステン１１１の埋設を容易に行うこ
とができる。このため、スルーホールに対するイオン注
入が不要となり、イオン注入により生じる種々の問題を
未然に解消することが可能となる。例えば、イオン注入
におけるシャドーイング効果によりタングステンが成長
しない部分が生じ、或いはイオン注入によりスルーホー
ル間でリーク電流が発生することが防止でき、更にはイ
オン注入した部分としない部分でタングステン成長に選
択性を持たせるためのソースガス流量，成膜温度等を制
御することを不要にできる。また、アスペクト比の大き
なスルーホールにおけるボイドの発生を防止し、低抵抗
な接続が得られる。Therefore, in this multilayer wiring structure, the selective CVD tungsten 109 is buried in the bottom of the through hole 107 having a large aspect ratio in advance, so that the aspect ratio is reduced and the next blanket CVD tungsten is formed. The embedding of 111 can be easily performed. Therefore, ion implantation into the through hole is not necessary, and various problems caused by ion implantation can be solved in advance. For example, it is possible to prevent a portion where tungsten does not grow due to a shadowing effect in ion implantation, or to prevent a leak current from occurring between through holes due to ion implantation. It is possible to eliminate the need to control the source gas flow rate, film formation temperature, etc., in order to maintain the temperature. Further, it is possible to prevent the generation of voids in through holes having a large aspect ratio, and to obtain a low resistance connection.
【００１６】図２は本発明の第二の実施例の断面図を製
造工程持順に示したものであり、ここでは各配線層には
金を主な構成要素とする導体を採用した例を示してい
る。図２（ａ）のように、第一の実施例と同様にして半
導体基板２０１上に第１の絶縁膜２０２、金（Ａｕ）か
らなる第１層配線２０３、第２の絶縁膜２０４、金から
なる第２層配線２０５、第３の絶縁膜２０６を順次形成
する。なお、第１層配線２０３と第２層配線２０５の形
成はメッキ法や金スパッタとイオンミリングによるパタ
ーン形成などが適用される。そして、第１−３層間スル
ーホール２０７及び第２−３層間スルーホール２０８を
開口する。FIG. 2 is a sectional view showing a second embodiment of the present invention in the order in which the manufacturing steps are carried out. Here, an example in which a conductor whose main constituent element is gold is adopted for each wiring layer is shown. ing. As shown in FIG. 2A, the first insulating film 202, the first layer wiring 203 made of gold (Au), the second insulating film 204, and the gold are formed on the semiconductor substrate 201 as in the first embodiment. The second-layer wiring 205 and the third insulating film 206 are sequentially formed. The first layer wiring 203 and the second layer wiring 205 are formed by a plating method or a pattern formation by gold sputtering and ion milling. Then, the first to third interlayer through holes 207 and the second to third interlayer through holes 208 are opened.
【００１７】次いで、図２（ｂ）のように、例えば［Ａ
ｕ（ＳＯ3 ）2 ］3 - の還元による無電解金メッキ法を
用いて第２−３層間スルーホール２０８が全部無電解メ
ッキ金２０９により埋設されるまで金メッキを行う。こ
れにより、同時に第１−３層間スルーホール２０７の底
部の一部が無電解メッキ金２０９で埋設され、その実質
的な深さが小さくなり、アスペクト比が小さくされる。
ここで無電解金メッキは、金表面での電気化学的反応で
あり、スルーホール２０７，２０８の側壁や第３の絶縁
膜２０６の表面からは成長しない。Then, as shown in FIG. 2B, for example, [A
Gold plating is performed using an electroless gold plating method by reduction of u (SO 3 ) 2 ] 3 − until all the second to third interlayer through holes 208 are filled with the electroless plated gold 209. As a result, at the same time, a part of the bottom portion of the first-third interlayer through hole 207 is filled with the electroless plated gold 209, its substantial depth becomes small, and the aspect ratio becomes small.
Here, the electroless gold plating is an electrochemical reaction on the gold surface and does not grow from the side walls of the through holes 207 and 208 or the surface of the third insulating film 206.
【００１８】以下、図３（ｃ）のように、第一の実施例
と同様にして第１−３層間スルーホール２０７の未埋設
部分を窒化チタン／チタン層２１０とＣＶＤ法のブラン
ケットタングステン２１１により埋設する。このとき、
第１−３層間スルーホール２０７は無電解メッキ金２０
９によりそのアスペクト比が小さくされているため、ブ
ランケットタングステン２１１の埋設性が向上される。
しかる後、第３層配線２１２を形成することで、各スル
ーホール２０７，２０８を介して第１層配線２０３と第
２層配線２０５との電気接続を行うことが可能となる。Then, as shown in FIG. 3C, the unfilled portion of the first through third interlayer through holes 207 is formed by the titanium nitride / titanium layer 210 and the blanket tungsten 211 by the CVD method, as in the first embodiment. Buried. At this time,
The first through third interlayer through holes 207 are formed by electroless plating gold 20.
Since the aspect ratio is reduced by 9, the burying property of the blanket tungsten 211 is improved.
After that, by forming the third layer wiring 212, the first layer wiring 203 and the second layer wiring 205 can be electrically connected through the through holes 207 and 208.
【００１９】なお、前記本発明では、第１層ないし第３
層の各配線の導電材料が前記各実施例のものに限定され
るものではない。また、選択ＣＶＤ法、或いは無電解メ
ッキ法によりスルーホールに埋設する第１の導体も前記
実施例のものに限定されるものではない。更に、スルー
ホールにおける未埋設部分を続いて埋設する第２の導体
についても同じである。In the present invention, the first to third layers are used.
The conductive material of each wiring of the layer is not limited to that of each of the above embodiments. Further, the first conductor embedded in the through hole by the selective CVD method or the electroless plating method is not limited to the one in the above embodiment. Further, the same applies to the second conductor that subsequently fills the unfilled portion of the through hole.
【００２０】[0020]
【発明の効果】以上説明したように本発明は、多層配線
に設けられた深さの異なるスルーホールのうち、深さの
深いスルーホールには底部に第１の導体が埋設され、そ
の上に第２の導体が埋設されているので、深さの浅いス
ルーホールを第１の導体で埋設すると同時に深さの深い
スルーホールに第１の導体を埋設しておくことにより、
深さの深いスルーホールの深さを低減し、そのアスペク
比を小さくして第２の導体によりボイド等の発生もなく
確実に埋設でき、良好な電気接続が実現できるという効
果を有する。また、本発明の製造方法では、深さの深い
スルーホールと深さの浅いスルーホールに同時に第１の
導体を選択成長させてこれを埋設し、その後に深さの深
いスルーホールの未埋設部分を第２の導体により埋設し
ているので、アスペクト比の大きなスルーホールに対し
て導体を一度に埋設する必要がなく、そのためのイオン
注入工程等が不要となり、このイオン注入により生じる
種々の問題を未然に回避することができるとともに、ボ
イド等が発生することもなく、低抵抗で信頼性の高いス
ルーホールを形成することができる効果がある。As described above, according to the present invention, the first conductor is embedded in the bottom of the through hole having a deep depth among the through holes having different depths provided in the multilayer wiring, and the first conductor is formed on the through hole. Since the second conductor is buried, by burying the shallow conductor through hole with the first conductor at the same time as burying the shallow conductor through hole with the first conductor,
There is an effect that the depth of the deep through hole can be reduced and the aspect ratio thereof can be reduced so that the second conductor can be surely buried without generation of voids and the like, and good electrical connection can be realized. Further, according to the manufacturing method of the present invention, the first conductor is selectively grown in the deep-through hole and the shallow-through hole at the same time to bury it, and then the unfilled portion of the deep-through hole is buried. Since the second conductor is embedded in the second conductor, it is not necessary to embed the conductor in a through hole having a large aspect ratio at a time, and an ion implantation step or the like for that is not necessary, and various problems caused by this ion implantation are eliminated. There is an effect that it can be avoided in advance, a void or the like is not generated, and a through hole having low resistance and high reliability can be formed.
【図１】本発明の第一実施例を製造工程順に示す断面図
である。FIG. 1 is a sectional view showing a first embodiment of the present invention in the order of manufacturing steps.
【図２】本発明の第二実施例を製造工程順に示す断面図
である。FIG. 2 is a sectional view showing a second embodiment of the present invention in the order of manufacturing steps.
【図３】従来の半導体装置の一部を製造工程順に示す断
面図である。FIG. 3 is a cross-sectional view showing a part of a conventional semiconductor device in the order of manufacturing steps.
１０１，２０１ 半導体基板 １０３，２０３ 第１層配線（下層配線） １０４，２０４ 第２の絶縁膜 １０５，２０５ 第２層配線（下層配線） １０６，２０６ 第３の絶縁膜 １０７，２０７ 深さの深いスルーホール １０８，２０８ 深さの浅いスルーホール １０９，２０９ 第１の導体（ＣＶＤタングステン，無
電解メッキ金） １１１，２１１ 第２の導体（ブランケットＣＶＤタン
グステン） １１２，２１２ 第３層配線（上層配線）101, 201 Semiconductor substrate 103, 203 First layer wiring (lower layer wiring) 104, 204 Second insulating film 105, 205 Second layer wiring (lower layer wiring) 106, 206 Third insulating film 107, 207 Deep depth Through holes 108, 208 Shallow through holes 109, 209 First conductors (CVD tungsten, electroless plated gold) 111, 211 Second conductors (blanket CVD tungsten) 112, 212 Third layer wiring (upper layer wiring)
Claims (6)
の上層配線とをそれぞれスルーホールによって電気接続
する多層配線を備える半導体装置において、高さ位置の
低い下層配線と上層配線とを接続する深さの深いスルー
ホールは、その底部から途中の高さ位置まで第１の導体
が埋設され、それより上側に第２の導体が埋設されてい
ることを特徴とする半導体装置。1. In a semiconductor device having a multilayer wiring for electrically connecting a plurality of lower layer wirings having different height positions and one upper layer wiring by through holes, the lower layer wiring and the upper layer wiring having a low height position are connected to each other. A semiconductor device having a deep through hole in which a first conductor is buried from a bottom portion thereof to a height position in the middle thereof, and a second conductor is buried above the first conductor.
接続する深さの浅いスルーホールは前記第１の導体によ
って埋設されてなる請求項１の半導体装置。2. The semiconductor device according to claim 1, wherein a through hole having a shallow depth for connecting the lower layer wiring and the upper layer wiring having a high height position is buried by the first conductor.
厚さは、深さの浅いスルーホールの第１の導体の厚さと
等しく、かつこのスルーホールの深さに等しい請求項２
の半導体装置。3. The thickness of the first conductor of the deep through hole is equal to the thickness of the first conductor of the shallow through hole, and equal to the depth of the through hole.
Semiconductor device.
て高さ位置が異なる複数の下層配線を形成する工程と、
前記各下層配線上に位置される層間絶縁膜にそれぞれ達
する異なる深さのスルーホールを開設する工程と、前記
各スルーホール内に高さ位置の高い下層配線のスルーホ
ールの深さに等しい厚さまで第１の導体を成長させる工
程と、高さ位置の低い下層配線のスルーホール内に前記
第１の導体に重ねて第２の導体を成長させる工程と、前
記各スルーホールを含む領域に上層配線を形成する工程
とを含むことを特徴とする半導体装置の製造方法。4. A step of sequentially laminating a wiring layer and an interlayer insulating film to form a plurality of lower layer wirings having different height positions,
A step of forming through holes having different depths reaching the interlayer insulating films located on the respective lower layer wirings, and a thickness equal to the depth of the through hole of the lower layer wiring having a high height position in each of the through holes; A step of growing the first conductor, a step of growing a second conductor over the first conductor in a through hole of a lower layer wiring having a low height position, and an upper layer wiring in a region including each of the through holes And a step of forming a semiconductor device.
解メッキ法でスルーホール内に選択成長させる請求項４
の半導体装置の製造方法。5. The first conductor is selectively grown in the through hole by a selective CVD method or an electroless plating method.
Of manufacturing a semiconductor device of.
第１の導体上に選択成長させる請求項４または５の半導
体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 4, wherein the second conductor is selectively grown on the first conductor by a blanket CVD method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29006093A JPH07122644A (en) | 1993-10-26 | 1993-10-26 | Semiconductor device and fabrication thereof |
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| JP29006093A JPH07122644A (en) | 1993-10-26 | 1993-10-26 | Semiconductor device and fabrication thereof |
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| Publication Number | Publication Date |
|---|---|
| JPH07122644A true JPH07122644A (en) | 1995-05-12 |
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| JP29006093A Pending JPH07122644A (en) | 1993-10-26 | 1993-10-26 | Semiconductor device and fabrication thereof |
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| JP (1) | JPH07122644A (en) |
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