[go: up one dir, main page]

JPH07115142A - Nonvolatile semiconductor memory device and manufacturing method thereof - Google Patents

Nonvolatile semiconductor memory device and manufacturing method thereof

Info

Publication number
JPH07115142A
JPH07115142A JP5260766A JP26076693A JPH07115142A JP H07115142 A JPH07115142 A JP H07115142A JP 5260766 A JP5260766 A JP 5260766A JP 26076693 A JP26076693 A JP 26076693A JP H07115142 A JPH07115142 A JP H07115142A
Authority
JP
Japan
Prior art keywords
floating gate
drain
insulating layer
forming
channel hot
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5260766A
Other languages
Japanese (ja)
Other versions
JP2842169B2 (en
Inventor
Ichiro Nakao
一郎 中尾
Akira Hiroki
彰 広木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=17352437&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH07115142(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP5260766A priority Critical patent/JP2842169B2/en
Publication of JPH07115142A publication Critical patent/JPH07115142A/en
Application granted granted Critical
Publication of JP2842169B2 publication Critical patent/JP2842169B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

PURPOSE:To improve a non-volatile semiconductor memory device in injection efficiency of channel hot electrons so as to enable it to be shortened in writing time or lessened in writing voltage by a method wherein a float.ing gate i.s formed along th velocity vector of channel hot electrons. CONSTITUTION:An oxide film 11 serving as a step forming mask is formed 011 a P-type silicon semiconductor substrate 1, and the P-type silicon semiconductor substrate 1 is etched using the oxide film 11 as a mask. Thereafter, a thin drain 3 is formed through an oblique implantation method. After the oxide film 11 is removed, a tunnel oxide film 4 is formed through a thermal oxidation method, and a floating gate 5 is formed of polysilicon through a CVD method. Furthermore, a second insulating film 6 as and interlayer insulating film is formed of thermal oxide film, and a control gate 7 is formed of polysilicon through a CVD method. Thereafter, the tunnel oxide film 4, the floating gate 5, tire interlayer insulating film 6, and the control gate 7 are patterned by etching. Then, a source 8 and a drain 9 are provided.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に係り、特に書き込みの高速化を図るため、もしくは、
書き込みの低電圧化を図るための対策に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device, and in particular, for speeding up writing, or
The present invention relates to measures for lowering the writing voltage.

【0002】[0002]

【従来の技術】従来、電気的に情報の書き込み及び消去
の可能な高集積の不揮発性半導体記憶装置として、フラ
ッシュ型EEPROMが知られている。
2. Description of the Related Art Conventionally, a flash type EEPROM is known as a highly integrated nonvolatile semiconductor memory device capable of electrically writing and erasing information.

【0003】図7は、上記した従来のフラッシュ型EE
PROMの一例を示すものである。図7において、1は
半導体基板、58,59はn+拡散層(ソース、ドレイ
ン)、54はトンネル酸化膜、55はフローティングゲ
ート、56は絶縁膜、57はコントロールゲートとなる
ゲート電極である。
FIG. 7 shows the conventional flash type EE described above.
1 shows an example of a PROM. In FIG. 7, 1 is a semiconductor substrate, 58 and 59 are n + diffusion layers (sources and drains), 54 is a tunnel oxide film, 55 is a floating gate, 56 is an insulating film, and 57 is a gate electrode which serves as a control gate.

【0004】以上のように構成されたフラッシュ型EE
PROMでは、書き込みはチャンネルホットエレクトロ
ンをフローティングゲート55へ注入することにより行
われる。消去はソース58に高電圧を印加することによ
り、フローティングゲート55からエレクトロンを放出
させ行われる。情報の読みだしは、メモリセルのトラン
ジスタの閾値電圧の変化により、ソース・ドレイン間に
流れる電流の差により行われる。
Flash type EE configured as described above
In the PROM, writing is performed by injecting channel hot electrons into the floating gate 55. Erasing is performed by applying a high voltage to the source 58 to emit electrons from the floating gate 55. Reading of information is performed by the difference in the current flowing between the source and the drain due to the change in the threshold voltage of the transistor of the memory cell.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、従来の
技術では、書き込みの速度は非常に遅く、DRAMと較
べると2桁以上も遅い。DRAMとフラッシュメモリと
の特性比較を(表1)に示す。このように、不揮発性で
ある利点があるにもかかわらず、書き込み速度が非常に
遅いという欠点のために、フラッシュメモリを使用でき
ない分野が数多くある。
However, in the conventional technique, the writing speed is very slow, and it is more than two digits slower than that of the DRAM. A characteristic comparison between DRAM and flash memory is shown in (Table 1). Thus, in spite of the advantage of being non-volatile, there are many fields in which flash memory cannot be used due to the drawback of very slow writing speed.

【0006】[0006]

【表1】 [Table 1]

【0007】また、現在、提案されている構造では、書
き込み速度と書き込み電圧の両方とも要求を満足する事
はできない。この理由は、非常に遅い書き込み速度をな
んとか速くするためには、電圧を高くして、書き込みの
速度を上げるしかなかったからである。例えば、書き込
みのゲート電圧が9Vで、書き込みのドレイン電圧が
4.5Vの場合、書き込みに必要なしきい値変化(8
V)を得るために必要な書き込み時間は10μsecも
必要となる。
Further, the presently proposed structure cannot satisfy both the writing speed and the writing voltage. The reason for this is that in order to manage the very slow writing speed somehow, the voltage must be increased to increase the writing speed. For example, when the writing gate voltage is 9V and the writing drain voltage is 4.5V, the threshold value change (8
The writing time required to obtain V) also requires 10 μsec.

【0008】図7で示した構造では、ソースとドレイン
間に電界をかけて、チャンネルホットエレクトロンを発
生させて、さらに、ゲートに正電圧をかけて、発生した
エレクトロンをフローティングゲートに注入する。しか
し、フローティングゲートに注入される効率は非常に悪
い。
In the structure shown in FIG. 7, an electric field is applied between the source and the drain to generate channel hot electrons, and a positive voltage is applied to the gate to inject the generated electrons into the floating gate. However, the efficiency of injection into the floating gate is very poor.

【0009】その原因の一つとして、チャンネルホット
エレクトロンのフローティングゲートへの注入効率の悪
さが挙げられる。書き込み時、従来の構成の不揮発性メ
モリではチャンネルホットエレクトロンの向きは、散乱
によりあらゆる方向に向いている。しかしながら、ソー
スとドレインの間に電圧がかかっているので、ソースか
らドレインへの方向のチャンネルホットエレクトロンの
速度が速くなる。チャンネルホットエレクトロンの速度
ベクトルを考えると、ソースからドレイン方向に向いて
いる。従来の構成では、チャンネルホットエレクトロン
を注入したいフローティングゲートはチャンネルホット
エレクトロンの速度ベクトルの向いている方向にはなか
った。したがって、チャンネルホットエレクトロンのフ
ローティングゲートへの注入効率は非常に悪く、そのた
めに、書き込みの効率が悪かった。このため、書き込み
速度の向上や、書き込み電圧の向上の要求が妨げられて
きた。
One of the causes is poor injection efficiency of channel hot electrons into the floating gate. At the time of writing, in the non-volatile memory having the conventional configuration, the channel hot electrons are oriented in all directions due to scattering. However, since the voltage is applied between the source and the drain, the speed of channel hot electrons in the direction from the source to the drain is increased. Considering the velocity vector of channel hot electrons, the direction is from source to drain. In the conventional configuration, the floating gate into which the channel hot electrons are to be injected is not in the direction of the velocity vector of the channel hot electrons. Therefore, the efficiency of injecting channel hot electrons into the floating gate is very poor, which results in poor efficiency of writing. Therefore, there has been a hindrance to the demands for improvement of the writing speed and the writing voltage.

【0010】本発明は、上記問題点に鑑み、書き込みの
高速化を図り、書き込みの低電圧化を図る不揮発性半導
体記憶装置とその製造方法を提供するものである。
In view of the above problems, the present invention provides a non-volatile semiconductor memory device which speeds up writing and lowers the voltage for writing, and a method for manufacturing the same.

【0011】[0011]

【課題を解決するための手段】本発明は、フローティン
グゲートに、エレクトロンを注入する際に、チャンネル
ホットエレクトロンを用いる不揮発性メモリにおいて、
チャンネルホットエレクトロンの方向及び速度を速度ベ
クトルとして現し、チャンネルホットエレクトロンの速
度ベクトルの方向に、フローティングゲートを備えた不
揮発性半導体記憶装置及びその製造方法である。
SUMMARY OF THE INVENTION The present invention provides a nonvolatile memory that uses channel hot electrons when injecting electrons into a floating gate.
A non-volatile semiconductor memory device having a floating gate in the direction of the velocity vector of channel hot electrons and a manufacturing method thereof.

【0012】また本発明は、フローティングゲートに、
エレクトロンを注入する際に、チャンネルホットエレク
トロンを用いる不揮発性メモリにおいて、ソースとドレ
インの間のチャンネル面のドレイン近傍に第2の導電型
の拡散層を備え、前記チャンネルホットエレクトロンの
方向及び速度を速度ベクトルとして現し、前記チャンネ
ルホットエレクトロンの速度ベクトルの方向をフローテ
ィングゲートの方向に曲げたことを特徴とした不揮発性
半導体記憶装置とその製造方法である。
The present invention also relates to a floating gate,
In a nonvolatile memory using channel hot electrons when injecting electrons, a diffusion layer of a second conductivity type is provided near a drain on a channel surface between a source and a drain, and a direction and a velocity of the channel hot electrons are increased. A nonvolatile semiconductor memory device and a method of manufacturing the same, characterized in that the direction of the velocity vector of the channel hot electrons, which is expressed as a vector, is bent toward the floating gate.

【0013】[0013]

【作用】以上の構成により、チャンネルホットエレクト
ロンの速度ベクトル方向に、フローティングゲートを形
成することにより、もしくは、ソースからドレイン方向
に向いていた速度ベクトルをフローティングゲート側に
曲げることにより、フローティングゲートへのチャンネ
ルホットエレクトロンの注入効率を向上させ、それによ
り、書き込みの効率を向上させることができる。
With the above structure, by forming the floating gate in the direction of the velocity vector of the channel hot electrons, or by bending the velocity vector directed from the source to the drain direction toward the floating gate, The injection efficiency of channel hot electrons can be improved, and thus the writing efficiency can be improved.

【0014】書き込みの効率を向上させることにより、
書き込み時間の短縮、もしくは、書き込み電圧の低減を
図ることができる。
By improving the writing efficiency,
The writing time can be shortened or the writing voltage can be reduced.

【0015】[0015]

【実施例】【Example】

(実施例1)図1は本発明の第1の実施例における不揮
発性半導体記憶装置の断面構造図、図2は本発明の第1
の実施例の製造方法を示したものである。
(Embodiment 1) FIG. 1 is a sectional structural view of a nonvolatile semiconductor memory device according to a first embodiment of the present invention, and FIG. 2 is a first embodiment of the present invention.
3 shows a manufacturing method of the embodiment.

【0016】図1、図2において、1は半導体基板、2
は段差、3は薄いドレイン、4は第1の絶縁膜であるト
ンネル酸化膜、5はフローティングゲート、6は第2の
絶縁膜であるCVD酸化膜、7はコントロールゲートで
ある。
In FIGS. 1 and 2, 1 is a semiconductor substrate and 2 is a semiconductor substrate.
Is a step, 3 is a thin drain, 4 is a tunnel oxide film which is a first insulating film, 5 is a floating gate, 6 is a CVD oxide film which is a second insulating film, and 7 is a control gate.

【0017】以下に、図1、図2に示す、不揮発性半導
体記憶装置の製造方法とその動作について説明する。
The method of manufacturing the non-volatile semiconductor memory device shown in FIGS. 1 and 2 and its operation will be described below.

【0018】まず、図2aでは、P型シリコンの半導体
基板1に通常の工程で素子分離領域を形成(不図示)し
た後、段差形成用のマスクとして酸化膜11を形成す
る。通常のパターンニング方法により、段差を形成する
領域の酸化膜11をエッチングする。酸化膜11をマス
クとして半導体基板1をエッチングする。
First, in FIG. 2a, an element isolation region is formed (not shown) in a P-type silicon semiconductor substrate 1 by a normal process, and then an oxide film 11 is formed as a mask for forming a step. The oxide film 11 in the region where the step is formed is etched by a normal patterning method. The semiconductor substrate 1 is etched using the oxide film 11 as a mask.

【0019】その後、図2bで、薄いドレイン3を注入
角度30度の斜め注入法により、加速エネルギー20K
eV、ドーズ量1.0E15cm−2のAsイオン注入
条件で形成する。このドレイン層は製造工程終了後に熱
拡散により、0.05μmの厚さになる。
Then, in FIG. 2b, the thin drain 3 is accelerated at an acceleration energy of 20 K by an oblique implantation method with an implantation angle of 30 degrees.
eV, formed by As ions implanted a dose of 1.0E15cm- 2. This drain layer has a thickness of 0.05 μm due to thermal diffusion after the manufacturing process.

【0020】その後図2cで、酸化膜11を除去後、第
1の絶縁層であるトンネル酸化膜4を10nmの厚さで
熱酸化膜により形成する。さらに、厚さ200nmのC
VDポリシリコンによりフローティングゲート5を形成
する。さらに、フローティングゲートとコントロールゲ
ートの層間膜として第2の絶縁膜6を熱酸化膜20nm
により形成する。さらに、厚さ200nmのCVDポリ
シリコン膜によりコントロールゲート7を形成する。
Then, in FIG. 2C, after removing the oxide film 11, a tunnel oxide film 4 which is a first insulating layer is formed by a thermal oxide film with a thickness of 10 nm. In addition, 200 nm thick C
The floating gate 5 is formed of VD polysilicon. Further, the second insulating film 6 is formed as a thermal oxide film 20 nm as an interlayer film between the floating gate and the control gate.
Formed by. Further, the control gate 7 is formed of a 200-nm-thick CVD polysilicon film.

【0021】この後、図2dで、通常のパターン形成方
法により、段差2の領域を含んで、不揮発性メモリセル
形成領域にのみ残るように、トンネル酸化膜4、フロー
ティングゲート5、層間膜6、コントロールゲート7を
エッチングしてパターン形成を行なう。
After that, in FIG. 2d, the tunnel oxide film 4, the floating gate 5, the interlayer film 6, including the region of the step 2 are left in the non-volatile memory cell forming region by the usual pattern forming method. The control gate 7 is etched to form a pattern.

【0022】その後、図2eで、ソース8・ドレイン9
を加速エネルギー50KeV、ドーズ量3.0E15c
m−2のAsイオン注入条件で形成する。その後、通常
の工程で、配線との層間膜形成、配線形成を行なう(不
図示)。
Then, in FIG. 2e, source 8 and drain 9
Acceleration energy 50 KeV, dose 3.0E15c
formed in m-2 of As ion implantation conditions. Then, in a normal process, an interlayer film with wiring and wiring are formed (not shown).

【0023】以下に、書き込みの動作を述べて、注入効
率の改善された理由を説明する。書き込み時にソース8
には0V、ドレイン9には5V、コントロールゲート7
には、10Vの電圧がかけられる。この時、フローティ
ングゲートには5Vの電圧がかかる。ソースとドレイン
間の電圧は5Vとなり、チャンネルホットエレクトロン
がドレイン9の近傍で発生する。チャンネルホットエレ
クトロンの向きは、散乱によりあらゆる方向に向いてい
るが、ソースとドレインの間に電圧がかかっているの
で、ソースからドレインへの方向のチャンネルホットエ
レクトロンの速度が速くなる。したがって、チャンネル
ホットエレクトロンの速度ベクトルを考えると、ソース
からドレイン方向に向いている。
The write operation will be described below to explain the reason why the injection efficiency is improved. Source 8 when writing
0V, drain 9 5V, control gate 7
Is applied with a voltage of 10V. At this time, a voltage of 5V is applied to the floating gate. The voltage between the source and the drain is 5 V, and channel hot electrons are generated near the drain 9. The direction of the channel hot electrons is in all directions due to scattering, but since the voltage is applied between the source and the drain, the speed of the channel hot electrons in the direction from the source to the drain is high. Therefore, considering the velocity vector of channel hot electrons, the direction is from the source to the drain.

【0024】従来の構成では、図7の従来例に示すよう
に、フローティングゲートも半導体基板表面に平行に形
成されており、チャンネルホットエレクトロンの速度ベ
クトルも半導体基板表面に平行であった。フローティン
グゲートに5Vの電圧がかかっているが、それのみでチ
ャンネルホットエレクトロンを効率よく引き寄せること
はできない。引き寄せる効率を良くしようとしてフロー
ティングゲートの電圧をドレイン電圧以上にかけると、
チャンネルホットエレクトロンの発生効率を低下させて
しまう。このように、従来の構成では、チャンネルホッ
トエレクトロンを注入したいフローティングゲートはチ
ャンネルホットエレクトロンの速度ベクトルの向いてい
る方向にはなかったので、チャンネルホットエレクトロ
ンのフローティングゲートへの注入効率は非常に悪く、
そのために、書き込みの効率が悪かった。このため、書
き込み速度の向上や、書き込み電圧の向上の要求が妨げ
られてきた。
In the conventional structure, as shown in the conventional example of FIG. 7, the floating gate is also formed parallel to the semiconductor substrate surface, and the velocity vector of channel hot electrons is also parallel to the semiconductor substrate surface. Although the voltage of 5V is applied to the floating gate, the channel hot electrons cannot be efficiently attracted by itself. When the voltage of the floating gate is applied above the drain voltage in order to improve the attraction efficiency,
The efficiency of generating channel hot electrons is reduced. As described above, in the conventional configuration, the floating gate to which the channel hot electrons are to be injected is not in the direction in which the velocity vector of the channel hot electrons is directed, so the injection efficiency of the channel hot electrons to the floating gate is very poor,
Therefore, the writing efficiency was poor. Therefore, there has been a hindrance to the demands for improvement of the writing speed and the writing voltage.

【0025】一方本発明により、チャンネルホットエレ
クトロンの速度ベクトル方向に、フローティングゲート
5を形成することができた。従って、本発明の不揮発性
半導体記憶装置では、書き込み時のチャンネルホットエ
レクトロンの注入効率が非常によい。
On the other hand, according to the present invention, the floating gate 5 can be formed in the velocity vector direction of the channel hot electrons. Therefore, in the nonvolatile semiconductor memory device of the present invention, the channel hot electron injection efficiency during writing is very good.

【0026】また、本発明の他のポイントは、ドレイン
の厚みを0.1μm(実施例1では、0.05μm)以
下としたことである。本発明で提案しているトレンチ構
造は、フローティングゲートとチャンネル面をほぼ直交
させることにより、チャンネルホットエレクトロンの速
度ベクトル方向にフローティングゲートが位置するよう
にしている。ドレイン領域では、チャンネルホットエレ
クトロンの速度は低下していく。しかし、ドレインの厚
さを0.1μm以下にすれば、この場合、チャンネルホ
ットエレクトロンはドレインを突き抜けてフローティン
グゲートに注入される。
Another point of the present invention is that the thickness of the drain is set to 0.1 μm (0.05 μm in the first embodiment) or less. In the trench structure proposed by the present invention, the floating gate and the channel surface are made substantially orthogonal to each other so that the floating gate is positioned in the velocity vector direction of the channel hot electrons. In the drain region, the speed of channel hot electrons decreases. However, if the thickness of the drain is set to 0.1 μm or less, in this case, channel hot electrons penetrate the drain and are injected into the floating gate.

【0027】本発明では、段差を形成し、その段差側壁
部にフローティングゲートを形成することにより、チャ
ンネルホットエレクトロンは、従来と同様に、半導体基
板表面と平行方向に速度ベクトルを持っているが、フロ
ーティングゲートのチャンネルホットエレクトロンを受
け取る部分は、半導体基板表面と垂直にすることができ
る。したがって、フローティングゲートへのチャンネル
ホットエレクトロンの注入効率を向上させ、それによ
り、書き込みの効率を向上させることができる。
According to the present invention, by forming a step and forming a floating gate on the side wall of the step, the channel hot electron has a velocity vector in the direction parallel to the surface of the semiconductor substrate as in the conventional case. The portion of the floating gate that receives channel hot electrons may be perpendicular to the surface of the semiconductor substrate. Therefore, it is possible to improve the efficiency of injecting channel hot electrons into the floating gate and thereby improve the efficiency of writing.

【0028】そして、書き込み効率の向上により、書き
込みの高速化と、書き込みの低電圧化に貢献することが
できる。
By improving the writing efficiency, the writing speed can be increased and the writing voltage can be reduced.

【0029】(実施例2)図3は本発明の第2の実施例
における不揮発性半導体記憶装置の断面構造図、図4は
本発明の第2の実施例の製造方法を示したものである。
(Embodiment 2) FIG. 3 is a sectional structural view of a nonvolatile semiconductor memory device in a second embodiment of the present invention, and FIG. 4 shows a manufacturing method of the second embodiment of the present invention. .

【0030】図3、図4において、1は半導体基板、2
は段差、21はサイドウォールのCVD酸化膜、22は
ソース形成用のエッチング、28はソース、23は薄い
ドレイン、24は第1の絶縁膜であるトンネル酸化膜、
25はフローティングゲート、26は第2の絶縁膜であ
るCVD酸化膜、27はコントロールゲートである。
In FIGS. 3 and 4, 1 is a semiconductor substrate and 2 is a semiconductor substrate.
Is a step, 21 is a sidewall CVD oxide film, 22 is an etching for forming a source, 28 is a source, 23 is a thin drain, 24 is a tunnel oxide film which is a first insulating film,
Reference numeral 25 is a floating gate, 26 is a CVD oxide film which is a second insulating film, and 27 is a control gate.

【0031】以下に、図3、図4に示す、不揮発性半導
体記憶装置の製造方法とその動作について説明する。
The method of manufacturing the non-volatile semiconductor memory device shown in FIGS. 3 and 4 and its operation will be described below.

【0032】まず、図4aでは、P型シリコンの半導体
基板1に通常の工程で素子分離領域を形成(不図示)し
た後(深さ0.6μm)、段差形成用のマスクとして酸
化膜11を形成する。通常のパターンニング方法によ
り、段差を形成する領域の酸化膜をエッチングする。
First, in FIG. 4a, after an element isolation region (not shown) is formed (depth: 0.6 μm) on a P-type silicon semiconductor substrate 1 by a normal process, an oxide film 11 is used as a mask for forming a step. Form. The oxide film in the region where the step is formed is etched by a normal patterning method.

【0033】その後、図4bで、段差側壁部にサイドウ
ォール酸化膜を形成するために、100nmのCVD酸
化膜を形成した後、ドライエッチングにより、段差側壁
部にのみサイドウォール21を残す。
Then, in FIG. 4B, a 100 nm CVD oxide film is formed to form a sidewall oxide film on the step sidewall portion, and then the sidewall 21 is left only on the step sidewall portion by dry etching.

【0034】その後、図4cで、0.1μmの等方性エ
ッチング22を行なう。この等方性エッチングにより、
段差の底面とともに、側壁部もサイドウォール21のな
い段差底部の側壁からエッチングされ、くぼみ22が形
成される。続いて、ソース28を注入角度30度の斜め
注入法により、加速エネルギー20KeV、ドーズ量
1.0E15cm−2のAsイオン注入条件で形成す
る。このソース層28は、段差側壁部のエッチングされ
た部分からも注入され、これにより、段差側壁部にソー
ス領域28を形成できる。
Then, in FIG. 4c, a 0.1 μm isotropic etching 22 is performed. By this isotropic etching,
Along with the bottom of the step, the side wall is also etched from the side wall at the bottom of the step without the side wall 21 to form the recess 22. Subsequently, the source 28 is formed by an oblique implantation method with an implantation angle of 30 degrees under the As ion implantation conditions of an acceleration energy of 20 KeV and a dose amount of 1.0E15 cm- 2 . The source layer 28 is also implanted from the etched portion of the step sidewall portion, whereby the source region 28 can be formed on the step sidewall portion.

【0035】図4dで、段差エッチング用の酸化膜11
とサイドウォール膜21を除去する。さらに、薄いドレ
イン23を加速エネルギー50KeV、ドーズ量3.0
E15cm−2のAsイオン注入条件で形成する。この
ドレイン層23は製造工程終了後に熱拡散により、0.
05μmの厚さになる。
In FIG. 4d, the oxide film 11 for step etching is used.
Then, the sidewall film 21 is removed. Further, the thin drain 23 has an acceleration energy of 50 KeV and a dose of 3.0.
It is formed under the As ion implantation condition of E15 cm- 2 . The drain layer 23 has a thickness of 0.
The thickness is 05 μm.

【0036】その後、図4eで、第1の絶縁層であるト
ンネル酸化膜24を10nmの厚さで熱酸化膜により形
成する。さらに、厚さ200nmのCVDポリシリコン
によりフローティングゲート25を形成する。さらに、
フローティングゲートとコントロールゲートの層間膜と
して第2の絶縁膜26を熱酸化膜20nmにより形成す
る。さらに、厚さ200nmのCVDポリシリコン膜に
よりコントロールゲート27を形成する。
Thereafter, in FIG. 4e, a tunnel oxide film 24, which is a first insulating layer, is formed of a thermal oxide film with a thickness of 10 nm. Further, the floating gate 25 is formed of CVD polysilicon having a thickness of 200 nm. further,
A second insulating film 26 is formed of a thermal oxide film 20 nm as an interlayer film between the floating gate and the control gate. Further, the control gate 27 is formed of a 200-nm-thick CVD polysilicon film.

【0037】この後、図4fで、通常のパターン形成方
法により、段差2の領域を含んで、不揮発性メモリセル
形成領域にのみ残るように、トンネル酸化膜24、フロ
ーティングゲート25、層間膜26、コントロールゲー
ト27をエッチングしてパターン形成を行なう。
After that, as shown in FIG. 4f, the tunnel oxide film 24, the floating gate 25, the interlayer film 26, including the region of the step 2 and remaining only in the non-volatile memory cell forming region, are formed by a normal pattern forming method. The control gate 27 is etched to form a pattern.

【0038】その後、ドレイン29を加速エネルギー5
0KeV、ドーズ量3.0E15cm−2のAsイオン
注入条件で形成する。その後、通常の工程で、配線との
層間膜形成、配線形成を行なう(不図示)。
After that, the drain 29 is accelerated with an acceleration energy of 5
0KeV, formed by As ions implanted a dose of 3.0E15cm- 2. Then, in a normal process, an interlayer film with wiring and wiring are formed (not shown).

【0039】以上より、半導体基板に段差2を備え、段
差側壁部にチャンネル面を備え、半導体基板表面に厚さ
が0.1μm以下のドレインを備えた不揮発性半導体記
憶装置が完成される。
As described above, the nonvolatile semiconductor memory device having the step 2 on the semiconductor substrate, the channel surface on the side wall of the step, and the drain having the thickness of 0.1 μm or less on the surface of the semiconductor substrate is completed.

【0040】本実施例により、チャンネル面をトレンチ
側壁に形成し、フローティングゲートは通常の基板表面
に形成することにより、実施例1と同じように、チャン
ネルホットエレクトロンの速度ベクトルの方向にフロー
ティングゲートが位置するようにしている。チャンネル
ホットエレクトロンは、従来と異なり、半導体基板表面
と平行方向に速度ベクトルを持っているが、フローティ
ングゲートのチャンネルホットエレクトロンを受け取る
部分は、段差を形成したことにより、半導体基板表面と
垂直にすることができる。したがって、フローティング
ゲートへのチャンネルホットエレクトロンの注入効率を
向上させ、それにより、書き込みの効率を向上させるこ
とができる。
According to the present embodiment, the channel surface is formed on the side wall of the trench and the floating gate is formed on the normal substrate surface, so that the floating gate is formed in the direction of the velocity vector of channel hot electrons as in the first embodiment. I am trying to locate it. Channel hot electrons have a velocity vector in the direction parallel to the surface of the semiconductor substrate, unlike the conventional method, but the part of the floating gate that receives the channel hot electrons should be perpendicular to the surface of the semiconductor substrate due to the formation of steps. You can Therefore, it is possible to improve the efficiency of injecting channel hot electrons into the floating gate and thereby improve the efficiency of writing.

【0041】そして、書き込み効率の向上により、書き
込みの高速化と、書き込みの低電圧化に貢献することが
できる。
By improving the writing efficiency, the writing speed can be increased and the writing voltage can be reduced.

【0042】(実施例3)図5は本発明の第3の実施例
における不揮発性半導体記憶装置の断面構造図、図6は
本発明の第3の実施例の製造方法を示したものである。
(Embodiment 3) FIG. 5 is a sectional structural view of a nonvolatile semiconductor memory device according to a third embodiment of the present invention, and FIG. 6 shows a manufacturing method of the third embodiment of the present invention. .

【0043】図5、図6において、1は半導体基板、3
4は第1の絶縁膜であるトンネル酸化膜、35はフロー
ティングゲート、36は第2の絶縁膜であるCVD酸化
膜、37はコントロールゲートである。
In FIGS. 5 and 6, 1 is a semiconductor substrate and 3 is a semiconductor substrate.
Reference numeral 4 is a tunnel oxide film which is a first insulating film, 35 is a floating gate, 36 is a CVD oxide film which is a second insulating film, and 37 is a control gate.

【0044】以下に、図5、図6に示す、不揮発性半導
体記憶装置の製造方法とその動作について説明する。
The method of manufacturing the nonvolatile semiconductor memory device shown in FIGS. 5 and 6 and its operation will be described below.

【0045】まず、図6aでは、P型シリコンの半導体
基板1に通常の工程で素子分離領域を形成(不図示)す
る。
First, in FIG. 6a, an element isolation region is formed (not shown) in a P-type silicon semiconductor substrate 1 by a normal process.

【0046】その後、図6bで、第1の絶縁層であるト
ンネル酸化膜34を10nmの厚さで熱酸化膜により形
成する。さらに、厚さ200nmのCVDポリシリコン
によりフローティングゲート35を形成する。さらに、
フローティングゲートとコントロールゲートの層間膜と
して第2の絶縁膜36を熱酸化膜20nmにより形成す
る。さらに、厚さ200nmのCVDポリシリコン膜に
よりコントロールゲート37を形成する。
Then, in FIG. 6b, a tunnel oxide film 34 as a first insulating layer is formed of a thermal oxide film with a thickness of 10 nm. Further, the floating gate 35 is formed of 200-nm-thick CVD polysilicon. further,
A second insulating film 36 is formed of a thermal oxide film 20 nm as an interlayer film between the floating gate and the control gate. Further, the control gate 37 is formed of a 200-nm-thick CVD polysilicon film.

【0047】この後、図6cで、通常のパターン形成方
法により、不揮発性メモリセルのゲート形成領域にのみ
残るように、トンネル酸化膜34、フローティングゲー
ト35、層間膜36、コントロールゲート37をエッチ
ングしてパターン形成を行なう。さらに、ソース38と
ドレイン39の注入として、加速エネルギー50Ke
V、ドーズ量3.0E15cm−2のAsイオン注入条
件で形成する。
After that, in FIG. 6c, the tunnel oxide film 34, the floating gate 35, the interlayer film 36, and the control gate 37 are etched by a normal pattern forming method so as to remain only in the gate forming region of the nonvolatile memory cell. Pattern formation. Further, as the implantation of the source 38 and the drain 39, the acceleration energy is 50 Ke.
V, formed by As ions implanted a dose of 3.0E15cm- 2.

【0048】その後、図6dで、ドレインと反対導電型
の拡散領域41をドレイン近傍に形成するために、ドレ
イン側からの30度の斜め注入条件で、加速エネルギー
50KeV、ドーズ量3.0E15cm−2のBF2イ
オンの注入を行う。その後、通常の工程で、配線との層
間膜形成、配線形成を行なう(不図示)。
[0048] Then, in FIG. 6d, a diffusion region 41 of the drain opposite conductivity type to form near the drain, the oblique implantation conditions 30 ° from the drain side, an acceleration energy 50 KeV, dose 3.0E15cm- 2 BF2 ions are implanted. Then, in a normal process, an interlayer film with wiring and wiring are formed (not shown).

【0049】本実施例により、チャンネル面にドレイン
と反対導電型の拡散領域41を形成することにより、ド
レイン39近傍の電界の向きをソースとドレインのある
面から、変えることができ、フローティングゲート方向
の電界成分をつくり、チャンネルホットエレクトロンの
向きをフローティングゲートの方向に曲げ、これによ
り、フローティングゲートに効率よくチャンネルホット
エレクトロンが注入されるようにしている。このように
して、製造された不揮発性半導体記憶装置では、書き込
み時のチャンネルホットエレクトロンの注入効率が非常
によい。
According to the present embodiment, by forming a diffusion region 41 having a conductivity type opposite to that of the drain on the channel surface, the direction of the electric field in the vicinity of the drain 39 can be changed from the surface having the source and the drain. The electric field component is generated and the direction of the channel hot electrons is bent toward the floating gate, so that the channel hot electrons are efficiently injected into the floating gate. In the nonvolatile semiconductor memory device manufactured in this way, the channel hot electron injection efficiency during writing is very good.

【0050】[0050]

【発明の効果】以上のように本発明の不揮発性半導体記
憶装置は、チャンネルホットエレクトロンの速度ベクト
ル方向に、フローティングゲートを形成することによ
り、もしくは、ソースからドレイン方向に向いていた速
度ベクトルをフローティングゲート側に曲げることによ
り、フローティングゲートへのチャンネルホットエレク
トロンの注入効率を向上させ、それにより、書き込みの
効率を向上させることができる。
As described above, in the nonvolatile semiconductor memory device of the present invention, by forming the floating gate in the velocity vector direction of the channel hot electrons, or by floating the velocity vector oriented from the source to the drain direction. By bending to the gate side, the efficiency of injecting channel hot electrons into the floating gate can be improved, and thus the efficiency of writing can be improved.

【0051】書き込みの効率を向上させることにより、
書き込み時間の短縮、もしくは、書き込み電圧の低減を
図ることができる。
By improving the writing efficiency,
The writing time can be shortened or the writing voltage can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例における不揮発性半導体
記憶装置の断面構造図
FIG. 1 is a sectional structural view of a nonvolatile semiconductor memory device according to a first embodiment of the present invention.

【図2】同実施例における製造方法を説明するための断
面構造図
FIG. 2 is a sectional structural view for explaining the manufacturing method in the same Example.

【図3】本発明の第2の実施例における不揮発性半導体
記憶装置の断面構造図
FIG. 3 is a sectional structural view of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.

【図4】同実施例における製造方法を説明するための断
面構造図
FIG. 4 is a sectional structural view for explaining the manufacturing method in the same example.

【図5】本発明の第3の実施例における不揮発性半導体
記憶装置の断面構造図
FIG. 5 is a sectional structural view of a nonvolatile semiconductor memory device according to a third embodiment of the present invention.

【図6】同実施例における製造方法を説明するための断
面構造図
FIG. 6 is a sectional structural view for explaining the manufacturing method in the embodiment.

【図7】従来の不揮発性半導体記憶装置の断面構造図FIG. 7 is a cross-sectional structure diagram of a conventional nonvolatile semiconductor memory device.

【符号の説明】[Explanation of symbols]

1 半導体基板 2 段差 3 薄いドレイン 4、24、34 第1の絶縁膜であるトンネル酸化膜 5、25、35 フローティングゲート 6、26、36 第2の絶縁膜であるCVD酸化膜 7、27、37 コントロールゲート 1 Semiconductor Substrate 2 Step 3 Thin Drain 4, 24, 34 Tunnel Oxide Film 5, 25, 35 as First Insulating Film Floating Gate 6, 26, 36 CVD Oxide Film 7, 27, 37 as Second Insulating Film Control gate

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】ソースとドレインを有する半導体基板上の
第1の絶縁層と、 前記第1の絶縁層上のフローティングゲートと、 前記フローティングゲート上の第2の絶縁層と、 前記第2の絶縁層上のコントロールゲートとを備え、 前記フローティングゲートに、エレクトロンを注入する
際に、チャンネルホットエレクトロンを用いる不揮発性
メモリにおいて、 前記チャンネルホットエレクトロンの方向及び速度を速
度ベクトルとして現し、前記チャンネルホットエレクト
ロンの速度ベクトルの方向に、前記フローティングゲー
トを備えたことを特徴とする不揮発性半導体記憶装置。
1. A first insulating layer on a semiconductor substrate having a source and a drain, a floating gate on the first insulating layer, a second insulating layer on the floating gate, and a second insulating layer. A non-volatile memory using a channel hot electron when injecting electrons into the floating gate, the direction and velocity of the channel hot electron being expressed as a velocity vector, A nonvolatile semiconductor memory device comprising the floating gate in the direction of a velocity vector.
【請求項2】チャンネルホットエレクトロンの発生する
面と垂直にドレイン面を形成し、前記ドレイン面の厚さ
が0.1μm以下であることを特徴とする請求項1記載
の不揮発性半導体記憶装置。
2. The non-volatile semiconductor memory device according to claim 1, wherein a drain surface is formed perpendicularly to a surface where channel hot electrons are generated, and the thickness of the drain surface is 0.1 μm or less.
【請求項3】チャンネルホットエレクトロンの発生する
面の端に段差を備え、前記段差の側面に厚さが0.1μ
m以下のドレインを備えたことを特徴とする請求項2記
載の不揮発性半導体記憶装置。
3. A step is provided at an end of a surface where channel hot electrons are generated, and a side surface of the step has a thickness of 0.1 μm.
The nonvolatile semiconductor memory device according to claim 2, further comprising a drain of m or less.
【請求項4】半導体基板に段差を形成する工程と、 前記半導体基板にソース・ドレインを形成する工程と、 前記段差の側壁部及びその側壁部に接続する半導体基板
上面の一部に第1の絶縁層を形成する工程と、 前記第1の絶縁層上にフローティングゲートを形成する
工程と、 前記フローティングゲート上に第2の絶縁層を形成する
工程と、 前記第2の絶縁層上ののコントロールゲートを形成する
工程とを備え、 前記ソース・ドレイン電界の延長線上に前記第1の絶縁
層、フローティングゲートが設けられるように、前記ソ
ース・ドレインを配置したことを特徴とする不揮発性半
導体記憶装置の製造方法。
4. A step of forming a step on a semiconductor substrate, a step of forming a source / drain on the semiconductor substrate, and a step of forming a first portion on a side wall portion of the step and a part of an upper surface of the semiconductor substrate connected to the side wall portion. Forming an insulating layer, forming a floating gate on the first insulating layer, forming a second insulating layer on the floating gate, and controlling the second insulating layer A step of forming a gate, wherein the source / drain is arranged so that the first insulating layer and the floating gate are provided on an extension line of the source / drain electric field. Manufacturing method.
【請求項5】前記段差側壁部に厚さが0.1μm以下の
ドレインを備えたことを特徴とする請求項5記載の不揮
発性半導体記憶装置の製造方法。
5. The method for manufacturing a nonvolatile semiconductor memory device according to claim 5, wherein the step side wall portion is provided with a drain having a thickness of 0.1 μm or less.
【請求項6】第1の導電型のソースとドレインを備え、 半導体基板上の第1の絶縁層と、 前記第1の絶縁層上のフローティングゲートと、 前記フローティングゲート上の第2の絶縁層と、 前記第2の絶縁層上のコントロールゲートとを備え、 前記フローティングゲートに、エレクトロンを注入する
際に、チャンネルホットエレクトロンを用いる不揮発性
メモリにおいて、 ソースとドレインの間のチャンネル面のドレイン近傍に
第2の導電型の拡散層を備え、前記チャンネルホットエ
レクトロンの方向及び速度を速度ベクトルとして現し、
前記チャンネルホットエレクトロンの速度ベクトルの方
向をフローティングゲートの方向に曲げたことを特徴と
した不揮発性半導体記憶装置。
6. A first insulating layer on a semiconductor substrate, comprising a source and a drain of a first conductivity type, a floating gate on the first insulating layer, and a second insulating layer on the floating gate. And a control gate on the second insulating layer, in a nonvolatile memory using channel hot electrons when injecting electrons into the floating gate, in the vicinity of the drain on the channel surface between the source and the drain. A diffusion layer of the second conductivity type, and expressing the direction and velocity of the channel hot electrons as a velocity vector,
A nonvolatile semiconductor memory device characterized in that a direction of a velocity vector of the channel hot electrons is bent toward a floating gate.
【請求項7】半導体基板上に第1の絶縁層を形成する工
程と、 前記第1の絶縁層上にフローティングゲートを形成する
工程と、 前記フローティングゲート上に第2の絶縁層を形成する
工程と、 前記第2の絶縁層上にコントロールゲートを形成する工
程と、 第1の導電型のソースとドレインを形成する工程と、 斜め注入によりドレイン近傍のチャンネル面に第2の導
電型領域を形成する工程とを備えた不揮発性半導体記憶
装置の製造方法。
7. A step of forming a first insulating layer on a semiconductor substrate, a step of forming a floating gate on the first insulating layer, and a step of forming a second insulating layer on the floating gate. A step of forming a control gate on the second insulating layer, a step of forming a source and a drain of the first conductivity type, and a step of forming a second conductivity type region on the channel surface near the drain by oblique implantation. And a method of manufacturing a nonvolatile semiconductor memory device.
JP5260766A 1993-10-19 1993-10-19 Nonvolatile semiconductor memory device Expired - Fee Related JP2842169B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5260766A JP2842169B2 (en) 1993-10-19 1993-10-19 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5260766A JP2842169B2 (en) 1993-10-19 1993-10-19 Nonvolatile semiconductor memory device

Publications (2)

Publication Number Publication Date
JPH07115142A true JPH07115142A (en) 1995-05-02
JP2842169B2 JP2842169B2 (en) 1998-12-24

Family

ID=17352437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5260766A Expired - Fee Related JP2842169B2 (en) 1993-10-19 1993-10-19 Nonvolatile semiconductor memory device

Country Status (1)

Country Link
JP (1) JP2842169B2 (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6051860A (en) * 1998-01-16 2000-04-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
US6051465A (en) * 1997-07-30 2000-04-18 Matsushita Electronics Corporation Method for fabricating nonvolatile semiconductor memory device
US6121655A (en) * 1997-12-30 2000-09-19 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
US6147379A (en) * 1998-04-13 2000-11-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6157061A (en) * 1997-08-29 2000-12-05 Nec Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
EP0926260A3 (en) * 1997-12-12 2001-04-11 Matsushita Electric Industrial Co., Ltd. Using antibody - antigen interaction for formation of a patterened metal film
US6563163B1 (en) 1999-05-18 2003-05-13 Hiroshima University Nonvolatile memory using deep level capture of carrier at corner structure of oxide film
KR100423576B1 (en) * 1997-06-30 2004-10-02 주식회사 하이닉스반도체 Fabricating method of flash memory device for reducing undercut and noise
US7429766B2 (en) 2005-04-29 2008-09-30 Samsung Electronics Co., Ltd. Split gate type nonvolatile memory device
US8039889B2 (en) 2006-12-14 2011-10-18 Samsung Electronics Co., Ltd. Non-volatile memory devices including stepped source regions and methods of fabricating the same

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100423576B1 (en) * 1997-06-30 2004-10-02 주식회사 하이닉스반도체 Fabricating method of flash memory device for reducing undercut and noise
US6051465A (en) * 1997-07-30 2000-04-18 Matsushita Electronics Corporation Method for fabricating nonvolatile semiconductor memory device
US6157061A (en) * 1997-08-29 2000-12-05 Nec Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
EP0926260A3 (en) * 1997-12-12 2001-04-11 Matsushita Electric Industrial Co., Ltd. Using antibody - antigen interaction for formation of a patterened metal film
US6303516B1 (en) 1997-12-12 2001-10-16 Matsushita Electric Industrial Co., Ltd. Method for forming dot element
US6121655A (en) * 1997-12-30 2000-09-19 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
US6380585B1 (en) 1997-12-30 2002-04-30 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor device capable of increased electron injection efficiency
US6184553B1 (en) 1998-01-16 2001-02-06 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same, and semiconductor integrated circuit device
US6051860A (en) * 1998-01-16 2000-04-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
US6358799B2 (en) 1998-01-16 2002-03-19 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same, and semiconductor integrated circuit device
EP0935293A3 (en) * 1998-01-16 2000-06-28 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same, and semiconductor integrated circuit device
US6147379A (en) * 1998-04-13 2000-11-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6563163B1 (en) 1999-05-18 2003-05-13 Hiroshima University Nonvolatile memory using deep level capture of carrier at corner structure of oxide film
US7429766B2 (en) 2005-04-29 2008-09-30 Samsung Electronics Co., Ltd. Split gate type nonvolatile memory device
US8039889B2 (en) 2006-12-14 2011-10-18 Samsung Electronics Co., Ltd. Non-volatile memory devices including stepped source regions and methods of fabricating the same

Also Published As

Publication number Publication date
JP2842169B2 (en) 1998-12-24

Similar Documents

Publication Publication Date Title
US6051860A (en) Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
JP2597719B2 (en) Nonvolatile semiconductor memory device and method of operating the same
EP0700098A1 (en) Self-aligned buried channel/junction stacked gate flash memory cell
JP3544308B2 (en) Manufacturing method of nonvolatile semiconductor memory device
JP2896890B2 (en) Flash memory device and method of manufacturing the same
JP2842169B2 (en) Nonvolatile semiconductor memory device
JP2819975B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
EP0700097B1 (en) A self-aligned buried channel/junction stacked gate flash memory cell
JPH07226449A (en) Semiconductor memory device capable of electrically writing and erasing and its manufacture and memory recognition
JP2926545B2 (en) Method for manufacturing flash memory device
JP2717543B2 (en) Manufacturing method of semiconductor nonvolatile memory
JPH0272672A (en) Semiconductor device and its manufacturing method
US20050006695A1 (en) Memory cells with nonuniform floating gate structures and methods of forming the same
US6657251B1 (en) Semiconductor memory device having memory transistors with gate electrodes of a double-layer stacked structure and method of fabricating the same
JPH06104451A (en) Nonvolatile semiconductor storage device
JP2964572B2 (en) Nonvolatile semiconductor memory device
JPH0917892A (en) Nonvolatile semiconductor memory device and manufacture thereof
KR19990007264A (en) Semiconductor memory device and manufacturing method thereof
JP2001024077A (en) Manufacturing method of flash memory cell
JP2714805B2 (en) Semiconductor nonvolatile memory
KR0135239B1 (en) Flash eeprom cell and its fabrication
JP3198682B2 (en) Manufacturing method of nonvolatile semiconductor memory device
KR20020044702A (en) Method for fabricating split gate type flash memory device
JPH04167472A (en) Semiconductor memory device and production method
JP2002184877A (en) Nonvolatile semiconductor memory device and method of manufacturing the same

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081023

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091023

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091023

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101023

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees