JPH07115141A

JPH07115141A - 半導体記憶装置

Info

Publication number: JPH07115141A
Application number: JP5282008A
Authority: JP
Inventors: Kenichi Kuroda; 謙一黒田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-14
Filing date: 1993-10-14
Publication date: 1995-05-02

Abstract

(57)【要約】【目的】１ＭＯＳ・多キャパシタ型のＦＲＡＭの低コ
スト化を推進し、その動作特性を安定化する。【構成】１ＭＯＳ・多キャパシタ型のＦＲＡＭ等にお
いて、その下部電極が共通結合される所定数の強誘電体
キャパシタの一部又は全部を、対応する選択ＭＯＳＦＥ
ＴＱＮ０及びＱＮ１等の上層にオーバーラップして形成
するとともに、所定数の強誘電体キャパシタならびにそ
の共通結合された下部電極となるサブデータ線ｄ０００
及びｄ１００等を、配線形成処理終了後、データ線等の
金属配線層の上層に形成する。これにより、選択ＭＯＳ
ＦＥＴと対応する所定数の強誘電体キャパシタを立体的
に形成し、メモリアレイ部のレイアウト効率を高めるこ
とができるとともに、配線形成工程における熱処理が強
誘電体キャパシタの保持特性に与える影響をなくすこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、例えば、１ＭＯＳ・多キャパシタ型のフェ
ロエレクトリック（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ）ＲＡ
Ｍ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ラン
ダムアクセスメモリ）に利用して特に有効な技術に関す
るものである。

【０００２】

【従来の技術】不揮発性の記憶素子として強誘電体キャ
パシタを用いたいわゆるフェロエレクトリックＲＡＭ
（以下、ＦＲＡＭと略称する）がある。また、１個の選
択ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃ
ｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎ
ｓｉｓｔｏｒ：金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）に対応して複数の
強誘電体キャパシタを設けることで高集積化を図ったい
わゆる１ＭＯＳ・多キャパシタ型のＦＲＡＭがある。さ
らに、このような１ＭＯＳ・多キャパシタ型において、
プレート線及びデータ線等の非選択レベルを書き込み電
圧の二分の一とすることで非選択状態の強誘電体キャパ
シタに対するストレスを軽減する方法が提案されてい
る。

【０００３】１ＭＯＳ・多キャパシタ型のＦＲＡＭにつ
いては、例えば、特開平４−９０１８９号公報に記載さ
れている。また、１ＭＯＳ・多キャパシタ型のストレス
軽減対策については、特願平４−２５２３２６号に記載
されている。

【０００４】

【発明が解決しようとする課題】上記ストレス軽減対策
を施した従来の１ＭＯＳ・多キャパシタ型において、例
えばプレート線Ｐ００〜Ｐ０３をその上部電極とする４
個の強誘電体キャパシタの下部電極は、図１３に例示さ
れるように、サブデータ線ｄ０００として一体化して形
成され、共通結合される。サブデータ線ｄ０００は、そ
の一方において対応する選択ＭＯＳＦＥＴＱＮ０のソー
スＳとなるＮ型拡散層ＮＤ１に結合され、その他方にお
いて対応するストレス防止用ＭＯＳＦＥＴＱＰ０のソー
スＳとなるＰ型拡散層ＰＤ１に結合される。つまり、ス
トレス軽減対策を施した従来の１ＭＯＳ・多キャパシタ
型では、その下部電極が共通結合される所定数の強誘電
体キャパシタは、対応する選択ＭＯＳＦＥＴＱＮ０及び
ストレス防止用ＭＯＳＦＥＴＱＰ０に対してオーバーラ
ップすることなく平面的に形成される訳であって、サブ
データ線として一体化された所定数の強誘電体キャパシ
タの下部電極は、その両端において対応する選択ＭＯＳ
ＦＥＴ及びストレス防止用ＭＯＳＦＥＴの拡散層に結合
すべく折り曲げて形成される。このため、メモリアレイ
部のレイアウト効率が低下しチップ面積が増大して、Ｆ
ＲＡＭの低コスト化が制約を受けるとともに、特にサブ
データ線の両端に近接する部分で強誘電体キャパシタが
変形しその保持特性が変化して、ＦＲＡＭの動作特性が
不安定となる。

【０００５】一方、従来のＦＲＡＭでは、強誘電体キャ
パシタの上層に、つまりは強誘電体キャパシタや対応す
るサブデータ線の形成後に、データ線及びワード線等と
なる金属配線層が形成される。このため、先に形成され
た強誘電体キャパシタは、配線形成工程における熱処理
によってその保持特性が影響を受ける結果となり、これ
によってＦＲＡＭの動作特性がさらに不安定なものとな
る。

【０００６】この発明の目的は、特に１ＭＯＳ・多キャ
パシタ型のＦＲＡＭの低コスト化を推進し、その動作特
性を安定化することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、１個の選択ＭＯＳＦＥＴに対
応して所定数の強誘電体キャパシタが設けられる１ＭＯ
Ｓ・多キャパシタ型のＦＲＡＭ等において、その下部電
極が共通結合される所定数の強誘電体キャパシタの一部
又は全部を、対応する選択ＭＯＳＦＥＴの上層にオーバ
ーラップして形成するとともに、所定数の強誘電体キャ
パシタならびにその共通結合された下部電極となるサブ
データ線等を、配線形成処理終了後、金属配線層の上層
に形成する。

【０００９】

【作用】上記手段によれば、選択ＭＯＳＦＥＴと対応す
る所定数の強誘電体キャパシタを立体的に形成してメモ
リアレイ部のレイアウト効率を高め、ＦＲＡＭ等のチッ
プ面積を削減することができる。また、所定数の強誘電
体キャパシタの共通結合された下部電極となるサブデー
タ線の上面を平坦化し、その両端における強誘電体キャ
パシタの変形を防止することができるとともに、配線形
成工程における熱処理が強誘電体キャパシタの保持特性
に与える影響をなくすことができる。この結果、特に１
ＭＯＳ・多キャパシタ型のＦＲＡＭ等の低コスト化を推
進し、その動作特性を安定化することができる。

【００１０】

【実施例】図１には、この発明が適用されたＦＲＡＭの
一実施例のブロック図が示されている。また、図２に
は、図１のＦＲＡＭに含まれるメモリアレイＭＡＲＹの
第１の実施例の部分的な回路図が示されている。これら
の図をもとに、まずこの実施例のＦＲＡＭ及びそのメモ
リアレイの構成及び動作の概要について説明する。な
お、この実施例のＦＲＡＭは、特に制限されないが、シ
ングルチップマイクロコンピュータに内蔵され、制御プ
ログラムや固定データ等を格納する読み出し専用メモリ
として用いられる。図２の各回路素子ならびに図１の各
ブロックを構成する回路素子は、公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上に形成される。以下の回路図において、そのチ
ャンネル（バックゲート）部に矢印が付されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。

【００１１】図１において、この実施例のＦＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成要素とする。このメモリアレイ
は、８×（ｐ＋１）個のメモリブロックＭＢ００〜ＭＢ
０７ないしＭＢｐ０〜ＭＢｐ７を含み、これらのメモリ
ブロックのそれぞれは、図２のメモリブロックＭＢ００
及びＭＢ１０に代表して示されるように、格子状に配置
された４×（ｎ＋１）個の記憶素子つまり強誘電体キャ
パシタＣ００〜Ｃ０３ならびにＣ１０〜Ｃ１３等と、ｎ
＋１個の選択ＭＯＳＦＥＴＱＮ０及びＱＮ１等とを含
む。各メモリブロックの同一の列に配置された４個の強
誘電体キャパシタの一方の電極は、対応するサブデータ
線ｄ０００〜ｄ００ｎからｄ０７０〜ｄ０７ｎないしｄ
ｐ００〜ｄｐ０ｎからｄｐ７０〜ｄｐ７ｎを介して、対
応する選択ＭＯＳＦＥＴＱＮ０及びＱＮ１等のソースに
それぞれ共通結合される。また、各メモリブロックの同
一の行に配置されたｎ＋１個の強誘電体キャパシタの他
方の電極は、対応するプレート線Ｐ００〜Ｐ０３ないし
Ｐｐ０〜Ｐｐ３にそれぞれ共通結合される。さらに、各
メモリブロックの選択ＭＯＳＦＥＴＱＮ０及びＱＮ１等
のドレインは、対応するデータ線Ｄ００〜Ｄ０ｎないし
Ｄ７０〜Ｄ７ｎにそれぞれ共通結合され、そのゲート
は、対応するワード線Ｗ０〜Ｗｐにそれぞれ共通結合さ
れる。

【００１２】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｐは、その左方においてＸアドレスデコーダＸ
Ｄに結合され、択一的に選択状態とされる。また、プレ
ート線Ｐ００〜Ｐ０３ないしＰｐ０〜Ｐｐ３は、その右
方においてプレートドライバＰＤに結合され、選択的に
所定の選択又は非選択レベルとされる。Ｘアドレスデコ
ーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビッ
トの内部アドレス信号ｘ０〜ｘｉが供給され、内部電圧
発生回路ＶＧから内部電圧ＶＷが供給される。また、プ
レートドライバＰＤには、ＸアドレスバッファＸＢから
内部アドレス信号ｘ０〜ｘｉが供給され、内部電圧発生
回路ＶＧから内部電圧ＶＰ，ＶＯ及びＨＶＯが供給され
る。ＸアドレスバッファＸＢには、アドレス入力端子Ａ
Ｘ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが
供給され、内部電圧発生回路ＶＧには、電源電圧入力端
子ＶＣＣを介して電源電圧ＶＣＣが供給される。

【００１３】内部電圧発生回路ＶＧは、電源電圧ＶＣＣ
を昇圧して所定の内部電圧ＶＰ，ＶＷ及びＶＯを形成す
るとともに、内部電圧ＶＯ及び接地電位ＶＳＳ間の中間
電位とされる内部電圧ＨＶＯを形成する。このうち、内
部電圧ＶＯは、強誘電体キャパシタに対するいわゆる書
き込み電圧としてプレートドライバＰＤ及びリードライ
ト回路ＲＷに供給され、内部電圧ＨＶＯも、プレートド
ライバＰＤ及びリードライト回路ＲＷに供給される。ま
た、内部電圧ＶＷは、内部電圧ＶＯより少なくとも選択
ＭＯＳＦＥＴのしきい値電圧分以上高い電位とされ、ワ
ード線Ｗ０〜Ｗｐの選択レベルとしてＸアドレスデコー
ダＸＤに供給される。そして、内部電圧ＶＰは、内部電
圧ＶＷよりさらに高い電位とされ、強誘電体キャパシタ
のリフレッシュ電圧としてプレートドライバＰＤに供給
される。

【００１４】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して入力されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号ｘ０〜ｘｉ
を形成して、ＸアドレスデコーダＸＤ及びプレートドラ
イバＰＤに供給する。

【００１５】一方、ＸアドレスデコーダＸＤは、ＦＲＡ
Ｍの動作モードに応じてＸアドレスバッファＸＢから供
給される内部アドレス信号ｘ０〜ｘｉを選択的にデコー
ドして、ワード線Ｗ０〜Ｗｐを択一的に内部電圧ＶＷの
ような選択レベルとする。また、プレートドライバＰＤ
は、ＦＲＡＭの動作モードに応じて内部アドレス信号ｘ
０〜ｘｉを選択的にデコードして、プレート線Ｐ００〜
Ｐ０３ないしＰｐ０〜Ｐｐ３を選択的に所定の選択レベ
ル又は非選択レベルとする。

【００１６】次に、メモリアレイＭＡＲＹを構成するデ
ータ線Ｄ００〜Ｄ０ｎないしＤ７０〜Ｄ７ｎは、その下
方においてＹスイッチＹＳに結合され、このＹスイッチ
ＹＳを介して共通データ線Ｂ０〜Ｂ７に８本ずつ選択的
に接続される。

【００１７】ＹスイッチＹＳは、データ線Ｄ００〜Ｄ０
ｎないしＤ７０〜Ｄ７ｎに対応して設けられる８×（ｎ
＋１）個のスイッチＭＯＳＦＥＴを含む。これらのスイ
ッチＭＯＳＦＥＴのドレインは、対応するデータ線Ｄ０
０〜Ｄ０ｎないしＤ７０〜Ｄ７ｎにそれぞれ結合され、
そのソースは、ｎ＋１個ずつ対応する共通データ線Ｂ０
〜Ｂ７に順次共通結合される。また、スイッチＭＯＳＦ
ＥＴのゲートは、ｎ＋１個おきに８個ずつ順次共通結合
され、ＹアドレスデコーダＹＤから対応するデータ線選
択信号Ｙ０〜Ｙｎがそれぞれ共通に供給される。

【００１８】ＹスイッチＹＳを構成するスイッチＭＯＳ
ＦＥＴは、対応するデータ線選択信号Ｙ０〜Ｙｎのハイ
レベルを受けて８個ずつ選択的にオン状態となり、デー
タ線Ｄ００〜Ｄ０ｎないしＤ７０〜Ｄ７ｎのうち対応す
る８本と共通データ線Ｂ０〜Ｂ７とを選択的に接続状態
とする。

【００１９】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号ｙ０
〜ｙｊが供給される。また、ＹアドレスバッファＹＢに
は、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹアドレ
ス信号ＡＹ０〜ＡＹｊが供給される。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号ｙ０〜ｙｊ
を形成して、ＹアドレスデコーダＹＤに供給する。ま
た、ＹアドレスデコーダＹＤは、ＹアドレスバッファＹ
Ｂから供給される内部アドレス信号ｙ０〜ｙｊをデコー
ドして、対応するデータ線選択信号Ｙ０〜Ｙｎを択一的
にハイレベルとする。

【００２１】メモリアレイＭＡＲＹのデータ線Ｄ００〜
Ｄ０ｎないしＤ７０〜Ｄ７ｎのうち指定された８本が選
択的に接続状態とされる共通データ線Ｂ０〜Ｂ７は、そ
の下方においてリードライト回路ＲＷに結合される。

【００２２】リードライト回路ＲＷは、共通データ線Ｂ
０〜Ｂ７に対応して設けられる８個の単位リードライト
回路を備え、これらの単位リードライト回路のそれぞれ
は、センスアンプ，ライトアンプ，入力ラッチ及び出力
ラッチを含む。このうち、センスアンプの入力端子は、
対応する共通データ線Ｂ０〜Ｂ７に結合され、その出力
端子は、対応する出力ラッチの入力端子に結合される。
出力ラッチの出力端子は、対応するリードデータ線ＲＤ
０〜ＲＤ７を介してデータ出力バッファＯＢの対応する
単位回路の入力端子に結合され、これらの単位回路の出
力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７に
結合される。一方、データ入力バッファＩＢの各単位回
路の入力端子は、対応するデータ入出力端子ＩＯ０〜Ｉ
Ｏ７に結合され、その出力端子は、ライトデータ線ＷＤ
０〜ＷＤ７を介してリードライト回路ＲＷの対応する入
力ラッチの入力端子に結合される。これらの入力ラッチ
の出力端子は、対応するライトアンプの入力端子に結合
され、各ライトアンプの出力端子は、対応する共通デー
タ線Ｂ０〜Ｂ７に結合される。

【００２３】リードライト回路ＲＷの各単位リードライ
ト回路を構成するセンスアンプは、ＦＲＡＭが読み出し
モードとされるとき、メモリアレイＭＡＲＹの選択され
た強誘電体キャパシタから対応するデータ線及び共通デ
ータ線Ｂ０〜Ｂ７を介して電流信号として出力される読
み出し信号を電圧信号に変化し、増幅する。これらの読
み出し信号は、対応する入力ラッチに伝達された後、リ
ードデータ線ＲＤ０〜ＲＤ７を介してデータ出力バッフ
ァＯＢの対応する単位回路に伝達され、さらに対応する
データ入出力端子ＩＯ０〜ＩＯ７を介して外部に送出さ
れる。

【００２４】一方、リードライト回路ＲＷの各単位リー
ドライト回路を構成する入力ラッチは、ＦＲＡＭが書き
込みモードとされるとき、データ入出力端子ＩＯ０〜Ｉ
Ｏ７からデータ入力バッファＩＢならびにライトデータ
線ＷＤ０〜ＷＤ７を介して入力される書き込みデータを
取り込み、保持するとともに、対応するライトアンプに
伝達する。これらの書き込みデータは、対応するライト
アンプによって所定の書き込み信号とされ、共通データ
線Ｂ０〜Ｂ７からメモリアレイＭＡＲＹの対応するデー
タ線を介して選択された強誘電体キャパシタに書き込ま
れる。

【００２５】この実施例において、リードライト回路Ｒ
Ｗの各単位リードライト回路を構成する出力ラッチと対
応する入力ラッチとの間には、データ帰還信号線がそれ
ぞれ設けられる。周知のように、ＦＲＡＭでは、いわゆ
る破壊読み出しによる記憶データの読み出しが行われ
る。このため、この実施例のＦＲＡＭでは、選択された
強誘電体キャパシタから対応するセンスアンプを介して
出力ラッチに読み出された記憶データが、これらのデー
タ帰還信号線を介して対応する入力ラッチに伝達され、
選択された強誘電体キャパシタに再書き込みされる。

【００２６】タイミング制御回路ＴＣは、マイクロコン
ピュータの前段回路から起動制御信号として供給される
ＦＲＡＭイネーブル信号ＦＲＥ，リードライト信号Ｒ／
Ｗ及びリフレッシュ起動信号ＲＦをもとに、タイミング
制御のための各種内部制御信号を選択的に形成し、ＦＲ
ＡＭの各部に供給する。

【００２７】図３には、図２のメモリアレイＭＡＲＹの
一実施例の部分的な平面配置図が示され、図４には、そ
の一実施例のＡ−Ｂ断面構造図が示されている。これら
の図をもとに、この実施例のＦＲＡＭのメモリアレイの
配置及び素子構造ならびにその特徴について説明する。
なお、図３には、データ線Ｄ００〜Ｄ０３，プレート線
Ｐ００〜Ｐ０３及びＰ１０〜Ｐ１１ならびにその交点に
配置される合計２４個の強誘電体キャパシタとその関連
部分が例示的に示されている。以下、図３及び図４に示
される部分を例に、具体的な説明を進める。

【００２８】図３において、メモリアレイＭＡＲＹを構
成するプレート線Ｐ００〜Ｐ０３ならびにＰ１０〜Ｐ１
１は、所定の間隔をおいて同図の水平方向に平行して配
置され、プレート線Ｐ０３及びＰ１０の下層には、対応
するワード線Ｗ０及びＷ１がそれぞれ平行して配置され
る。また、データ線Ｄ００〜Ｄ０３は、所定の間隔をお
いて同図の垂直方向に平行して配置され、これらのデー
タ線の下層には、対応するサブデータ線ｄ０００〜ｄ０
０３ならびにｄ１００〜ｄ１０３がそれぞれ平行して配
置される。プレート線Ｐ００〜Ｐ０３ならびにＰ１０〜
Ｐ１１とサブデータ線ｄ０００〜ｄ００３ならびにｄ１
００〜ｄ１０３との交点には、斜線で示されるように、
対応するプレート線をその上部電極とし対応するサブデ
ータ線をその下部電極とする強誘電体キャパシタＣ００
〜Ｃ０３ならびにＣ１０〜Ｃ１１等が形成される。ま
た、データ線Ｄ００〜Ｄ０３の下層には、点線で示され
るように、対応する選択ＭＯＳＦＥＴＱＮ０及びＱＮ１
等のソース及びドレインとなるＮ型拡散層ＮＤがそれぞ
れ形成される。

【００２９】ここで、Ｎ型拡散層ＮＤは、図４に例示さ
れるように、ワード線Ｗ０及びＷ１をそのフォトマスク
の一部としてＰ型半導体基板ＰＳＵＢ面上のＰ型低濃度
半導体領域Ｐ^-に形成され、実質的に三つの拡散層ＮＤ
１〜ＮＤ３に分割される。このうち、選択ＭＯＳＦＥＴ
ＱＮ０及びＱＮ１の共通ドレインＤとなる拡散層ＮＤ２
は、埋込導電層ＢＣ１を介してアルミニウム等の金属配
線層からなるデータ線Ｄ００に結合される。また、選択
ＭＯＳＦＥＴＱＮ０のソースＳとなる拡散層ＮＤ１は、
埋込導電層ＢＣ２を介して対応するサブデータ線ｄ００
０に結合され、選択ＭＯＳＦＥＴＱＮ１のソースＳとな
る拡散層ＮＤ３は、埋込導電層ＢＣ３を介して対応する
サブデータ線ｄ１００に結合される。拡散層ＮＤ１及び
ＮＤ２の外側には、フィールド絶縁膜ＦＩが形成され、
その下層には、チャンネルストッパＣＨＳとなるＰ型高
濃度半導体領域Ｐ⁺が形成される。なお、埋込導電層Ｂ
Ｃ１〜ＢＣ３は、いわゆる選択埋め込み技術を利用して
例えばタングステン等の金属導電体を選択的に埋め込む
ことによって形成される。

【００３０】白金Ｐｔからなるサブデータ線ｄ０００及
びｄ１００等の上層には、同様に白金Ｐｔからなるプレ
ート線Ｐ００〜Ｐ０３ならびにＰ１０及びＰ１１が直交
して形成され、これらのサブデータ線及びプレート線の
交点には、ＢａＭｇＦ₄等の強誘電体ＳＥがディポジシ
ョンされる。これにより、プレート線Ｐ００〜Ｐ０３な
らびにＰ１０〜Ｐ１１は、強誘電体キャパシタＣ００〜
Ｃ０３ならびにＣ１０〜Ｃ１１の上部電極となり、サブ
データ線ｄ０００及びｄ１００は、これらの強誘電体キ
ャパシタの下部電極となる。データ線Ｄ００等とサブデ
ータ線ｄ０００及びｄ１００等との間ならびにこれらの
サブデータ線の下層には、酸化シリコン（ＳｉＯ₂）か
らなる絶縁膜ＩＬがそれぞれ形成される。

【００３１】つまり、この実施例のＦＲＡＭでは、図４
から明らかなように、メモリアレイＭＡＲＹを構成する
強誘電体キャパシタＣ００〜Ｃ０３ならびにＣ１０〜Ｃ
１１等が、対応する選択ＭＯＳＦＥＴＱＮ０及びＱＮ１
等の上層にオーバーラップして形成される形となり、こ
れによってメモリアレイＭＡＲＹのレイアウト効率が高
められる。この結果、相応して１ＭＯＳ・多キャパシタ
型のＦＲＡＭのチップ面積を削減し、その低コスト化を
推進できるものである。

【００３２】一方、この実施例において、強誘電体キャ
パシタＣ００〜Ｃ０３ならびにＣ１０〜Ｃ１１の下部電
極となるサブデータ線ｄ０００及びｄ１００等は、その
全体が半導体基板面に対して水平となるべく形成され
る。また、その上面は、埋込導電層ＢＣ１〜ＢＣ３の上
面を含めて、いわゆるＣＭＰ（ＣｈｅｍｉｃａｌＭｅ
ｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法によって研
磨され、その水平度が高められる。この結果、この実施
例のＦＲＡＭでは、各サブデータ線上に配置されるすべ
ての強誘電体キャパシタが、同一の条件下で形成される
ものとなり、これによって特にサブデータ線の両端部に
形成される強誘電体キャパシタの変形を防止し、ＦＲＡ
Ｍの動作特性を安定化することができるものである。

【００３３】図５には、図１のＦＲＡＭに含まれるメモ
リアレイＭＡＲＹの第２の実施例の部分的な回路図が示
されている。また、図６には、図５のメモリアレイＭＡ
ＲＹの一実施例の部分的な平面配置図が示され、図７に
は、その一実施例のＣ−Ｄ断面構造図が示されている。
なお、この実施例は、前記図２〜図４の実施例を基本的
に踏襲するものであるため、これと異なる部分について
のみ説明を追加する。また、図５には、メモリブロック
ＭＢ００，ＭＢ０７，ＭＢ１０及びＭＢ１７を構成する
サブデータ線ｄ０００，ｄ０７０，ｄ１００及びｄ１７
０とその関連部分が例示的に示され、図６には、データ
線Ｄ００〜Ｄ０３，プレート線Ｐ００〜Ｐ０３及びＰ１
０ならびにその交点に配置される合計２０個の強誘電体
キャパシタとその関連部分が例示的に示されているが、
以下の記述では、これらの図に示される部分を例に、具
体的な説明を進める。

【００３４】図５において、この実施例のメモリアレイ
ＭＡＲＹは、メモリブロックＭＢ００〜ＭＢ０７ないし
ＭＢｐ０〜ＭＢｐ７を構成するすべてのサブデータ線ｄ
０００，ｄ０７０，ｄ１００及びｄ１７０等と所定の電
位供給点つまり回路の接地電位との間にそれぞれ設けら
れるＰチャンネル型のストレス防止用ＭＯＳＦＥＴＱＰ
０及びＱＰ１等を含む。これらのストレス防止用ＭＯＳ
ＦＥＴのゲートは、対応するワード線Ｗ０及びＷ１等に
それぞれ共通結合される。これにより、ストレス防止用
ＭＯＳＦＥＴＱＰ０及びＱＰ１等は、対応するワード線
Ｗ０及びＷ１等が回路の接地電位のような非選択レベル
とされるとき選択的にオン状態となり、対応するサブデ
ータ線ｄ０００及びｄ１００等と回路の接地電位との間
を選択的に接続状態となる。この結果、サブデータ線ｄ
０００及びｄ１００等は、その非選択時にフローティン
グ状態とされることがなくなり、プレート線Ｐ００〜Ｐ
０３ならびにＰ１０〜Ｐ１３等の非選択レベルと同電位
となって、非選択状態の強誘電体キャパシタに対するス
トレスを防止することができる。

【００３５】ところで、ストレス防止用ＭＯＳＦＥＴＱ
Ｐ０及びＱＰ１等は、図６に示されるように、データ線
Ｄ００〜Ｄ０３等の下層に形成されるＰ型拡散層ＰＤを
そのドレイン及びソースとして形成される。これらの拡
散層ＰＤは、図７に例示されるように、二つに分岐され
た一方のワード線Ｗ０等をフォトマスクの一部として形
成され、拡散層ＰＤ１及びＰＤ２に二分割される。この
うち、ＭＯＳＦＥＴＱＰ１等のソースＳとなる拡散層Ｐ
Ｄ１は、埋込導電層ＢＣ４を介して対応するサブデータ
線ｄ０００等に結合され、ドレインＤとなる拡散層ＰＤ
２は、埋込導電層ＢＣ５を介して接地電位供給配線ＳＶ
ＳＳに結合される。拡散層ＰＤ１及びＰＤ２の上層に
は、対応するサブデータ線ｄ０００ならびにプレート線
Ｐ００及びＰ０１つまりは対応する複数の強誘電体キャ
パシタの一部がオーバーラップして形成される。この結
果、この実施例のＦＲＡＭでは、ストレス防止用ＭＯＳ
ＦＥＴＱＰ０及びＱＰ１が追加されるにもかかわらず、
これにともなうチップ面積の増大を最小限に抑制し、そ
の低コスト化を推進できるものである。

【００３６】図８には、図１のＦＲＡＭに含まれるメモ
リアレイＭＡＲＹの第３の実施例の部分的な回路図が示
されている。また、図９には、図８のメモリアレイＭＡ
ＲＹの一実施例の部分的な平面配置図が示され、図１０
及び図１１ならびに図１２には、その一実施例のＥ−Ｆ
断面構造図及びＧ−Ｈ断面構造図ならびにＩ−Ｊ断面構
造図がそれぞれ示されている。なお、この実施例は、前
記図２〜図４の実施例を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。ま
た、図８には、メモリブロックＭＢ００，ＭＢ０７，Ｍ
Ｂ１０及びＭＢ１７を構成するサブデータ線ｄ０００及
びｄ００１，ｄ０７０及びｄ０７１，ｄ１００及びｄ１
０１ならびにｄ１７０及びｄ１７１とその関連部分が例
示的に示され、図９には、データ線Ｄ００〜Ｄ０３，プ
レート線Ｐ００〜Ｐ０３及びＰ１０〜Ｐ１１ならびにそ
の交点に配置される合計２４個の強誘電体キャパシタと
その関連部分が例示的に示されているが、以下の記述で
は、これらの図に示される部分を例に具体的な説明を進
める。

【００３７】図８において、この実施例のメモリアレイ
ＭＡＲＹを構成するすべてのメモリブロックＭＢ００，
ＭＢ０７，ＭＢ１０及びＭＢ１７等は、データ線Ｄ００
及びＤ７０等に対応して２本ずつ設けられる２×（ｎ＋
１）本のサブデータ線ｄ０００及びｄ００１，ｄ０７０
及びｄ０７１，ｄ１００及びｄ１０１ならびにｄ１７０
及びｄ１７１等をそれぞれ含む。このうち、対をなす一
方のサブデータ線ｄ０００，ｄ０７０，ｄ１００及びｄ
１７０等は、直列形態とされるデプレッション型の選択
ＭＯＳＦＥＴＱＤ１又はＱＤ３とエンハンスメント型の
選択ＭＯＳＦＥＴＱＮ１又はＱＮ３とを介して対応する
データ線Ｄ００等に結合され、他方のサブデータ線ｄ０
０１，ｄ０７１，ｄ１０１及びｄ１７１等は、逆順で直
列形態とされるエンハンスメント型の選択ＭＯＳＦＥＴ
ＱＮ２又はＱＮ４とデプレッション型の選択ＭＯＳＦＥ
ＴＱＤ２又はＱＤ４とを介して対応するデータ線Ｄ００
等に結合される。対をなす選択ＭＯＳＦＥＴＱＮ１及び
ＱＤ２ならびにＱＮ３及びＱＤ４のゲートは、対応する
ワード線Ｗ０Ｕ又はＷ１Ｕ等にそれぞれ共通結合され、
選択ＭＯＳＦＥＴＱＤ１及びＱＮ２ならびにＱＤ３及び
ＱＮ４のゲートは、対応するワード線Ｗ０Ｌ又はＷ１Ｌ
等にそれぞれ共通結合される。

【００３８】これらのことから、対をなす一方のサブデ
ータ線ｄ０００，ｄ０７０，ｄ１００及びｄ１７０等
は、対応するワード線Ｗ０Ｕ又はＷ１Ｕがハイレベルと
されかつワード線Ｗ０Ｌ又はＷ１Ｌがロウレベルとされ
ることで選択的に対応するデータ線Ｄ００及びＤ０７等
に接続状態とされ、他方のサブデータ線ｄ００１，ｄ０
７１，ｄ１０１及びｄ１７１等は、対応するワード線Ｗ
０Ｕ又はＷ１Ｕがロウレベルとされかつワード線Ｗ０Ｌ
又はＷ１Ｌがハイレベルとされることで選択的に対応す
るデータ線Ｄ００及びＤ０７等に接続状態とされる。

【００３９】ここで、データ線Ｄ００及びＤ０１等は、
図９に例示されるように、対応する一対のサブデータ線
ｄ０００及びｄ００１ならびにｄ１００及びｄ１０１あ
るいはｄ００２及びｄ００３ならびにｄ１０２及びｄ１
０３の中間に平行して配置される。また、サブデータ線
ｄ０００〜ｄ００３ならびにｄ１００〜ｄ１０３等の下
層には、図に点線で示されるように、対応する二対の選
択ＭＯＳＦＥＴのドレイン及びソースとなるＨ字形のＮ
型拡散層ＮＤが形成され、直交するプレート線Ｐ０２及
びＰ０３ならびにＰ１０及びＰ１１等の下層には、対応
するワード線Ｗ０Ｌ及びＷ０ＵならびにＷ１Ｕ及びＷ１
Ｌ等がそれぞれ形成される。

【００４０】この実施例において、データ線Ｄ００等
は、図１０〜図１２に例示されるように、アルミニウム
等の金属配線層により、選択ＭＯＳＦＥＴＱＤ１，ＱＮ
１，ＱＮ３及びＱＤ３等のゲートとなるワード線Ｗ０
Ｌ，Ｗ０Ｕ，Ｗ１Ｕ及びＷ１Ｌ等のすぐ上層に形成さ
れ、その上層には、金属配線層からなりプレート線Ｐ０
０〜Ｐ０３ならびにＰ１０〜Ｐ１１等のシャント線とな
るプレートシャント線Ｐ００Ｓ〜Ｐ０３ＳならびにＰ１
０Ｓ〜Ｐ１１Ｓ等が形成される。そして、これらのプレ
ートシャント線の上層には、半導体基板面に水平となる
べくサブデータ線ｄ０００及びｄ１００等が形成され、
さらにこれらのサブデータ線に直交して、プレート線Ｐ
００〜Ｐ０３ならびにＰ１０〜Ｐ１１等が形成される。

【００４１】一方、Ｎ型拡散層ＮＤは、図１０に示され
るようにに、ワード線Ｗ０Ｌ，Ｗ０Ｕ，Ｗ１Ｕ及びＷ１
Ｌ等をフォトマスクの一部として形成され、拡散層ＮＤ
４〜ＮＤ８等に分割される。このうち、選択ＭＯＳＦＥ
ＴＱＮ１及びＱＤ２ならびにＱＮ３及びＱＤ４の共通ド
レインＤとなる拡散層ＮＤ６は、図１１に示されるよう
に、コンタクトＣＯＮ１を介して対応するデータ線Ｄ０
０等に結合される。また、選択ＭＯＳＦＥＴＱＤ１のド
レインＤとなる拡散層ＮＤ４は、埋込導電層ＢＣ６を介
して対応するサブデータ線ｄ０００等に結合され、選択
ＭＯＳＦＥＴＱＤ３のドレインＤとなる図示されない拡
散層ＮＤ８は、同様な埋込導電層を介して対応するサブ
データ線ｄ１００に結合される。

【００４２】つまり、この実施例のＦＲＡＭでは、サブ
データ線ｄ０００〜ｄ００３ならびにｄ１００〜ｄ１０
３等とプレート線Ｐ００〜Ｐ０３ならびにＰ１０〜Ｐ１
１等とを含む強誘電体キャパシタが、データ線及びプレ
ートシャント線を含む金属配線層の上層に形成され、金
属配線層を形成するための配線形成処理が終了した後に
形成される。周知のように、配線形成工程では、ＣＶＤ
（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）処理等に際して４００〜５００℃の熱処理が必要と
され、配線形成工程が強誘電体キャパシタ形成後に行わ
れる従来のＦＲＡＭでは、この熱処理によって先に形成
済の強誘電体キャパシタの情報保持特性が影響を受け
る。この実施例の場合、配線形成処理終了後に強誘電体
キャパシタを形成することで、配線形成工程における熱
処理によって強誘電体キャパシタの情報保持特性が変化
せず、これによって１ＭＯＳ・多キャパシタ型のＦＲＡ
Ｍの動作特性をさらに安定化することができるものとな
る。

【００４３】以上の本実施例に示されるように、この発
明を強誘電体キャパシタを記憶素子とする１ＭＯＳ・多
キャパシタ型のＦＲＡＭ等の半導体記憶装置に適用する
ことで、次のような作用効果が得られる。すなわち、（１）１個の選択ＭＯＳＦＥＴに対応して所定数の強誘
電体キャパシタが設けられる１ＭＯＳ・多キャパシタ型
のＦＲＡＭ等において、その下部電極が共通結合される
所定数の強誘電体キャパシタの一部又は全部を、対応す
る選択ＭＯＳＦＥＴの上層にオーバーラップして形成す
ることで、選択ＭＯＳＦＥＴと対応する所定数の強誘電
体キャパシタを立体的に形成し、メモリアレイ部のレイ
アウト効率を高めることができるという効果が得られ
る。

【００４４】（２）上記（１）項において、その下部電
極が共通結合される所定数の強誘電体キャパシタに対応
してストレス防止用ＭＯＳＦＥＴを設け、各ストレス防
止用ＭＯＳＦＥＴの一部又は全部を、対応する所定数の
強誘電体キャパシタの下層にオーバーラップして形成す
ることで、非選択状態とされる強誘電体キャパシタに対
するストレスを防止しつつ、メモリアレイ部のレイアウ
ト効率をさらに高めることができるという効果が得られ
る。（３）上記（１）項及び（２）項により、ＦＲＡＭ等の
チップ面積を削減し、その低コスト化を推進することが
できるという効果が得られる。

【００４５】（４）上記（１）項〜（３）項において、
所定数の強誘電体キャパシタの下部電極が共通結合され
るサブデータ線を、半導体基板面に対して水平に形成
し、その上面をＣＭＰ法により平坦化することで、特に
サブデータ線の両端に形成される強誘電体キャパシタの
変形を防止できるという効果が得られる。（５）上記（４）項において、強誘電体キャパシタなら
びに関連するサブデータ線等を、配線形成処理終了後、
金属配線層の上層に形成することで、配線形成工程にお
ける熱処理が強誘電体キャパシタの保持特性に与える影
響をなくすことができるという効果が得られる。（６）上記（４）項及び（５）項により、１ＭＯＳ・多
キャパシタ型の動作特性を安定化することができるとい
う効果が得られる。

【００４６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ＦＲＡＭのメモリアレイＭＡＲＹ及
び周辺部は、複数のメモリマットに分割することができ
る。また、ＦＲＡＭは、×１又は×１６ビット構成等、
任意のビット構成を採りうるし、そのブロック構成や起
動制御信号及びアドレス信号の組み合わせならびに内部
電圧の種類及び電位関係等は、種々の実施形態を採りう
る。

【００４７】図２及び図５ならびに図８において、メモ
リアレイＭＡＲＹを構成するメモリブロックの数は任意
に設定できるし、各メモリブロックを構成するプレート
線及びデータ線の数ならびに各サブデータ線に結合され
る強誘電体キャパシタの数等も任意に設定できる。図５
において、ストレス防止用ＭＯＳＦＥＴＱＰ０及びＱＰ
１のドレインは、例えば内部電圧ＨＶＯ等の供給点に結
合されるものであってもよい。さらに、図３，図４，図
６，図７，図９，図１０及び図１１に示されるメモリア
レイＭＡＲＹの具体的な回路構成やＭＯＳＦＥＴの導電
型ならびにレイアウト及び素子構造等は、これらの実施
例による制約を受けない。

【００４８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータのＦＲＡＭに適用した
場合について説明したが、それに限定されるものではな
く、例えば、ＦＲＡＭとして単体で形成されるものやＦ
ＲＡＭを内蔵する各種のディジタル集積回路装置にも適
用できる。この発明は、少なくとも強誘電体キャパシタ
を記憶素子とする１ＭＯＳ・多キャパシタ型の半導体記
憶装置に広く適用できる。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、１個の選択ＭＯＳＦＥＴに
対応して所定数の強誘電体キャパシタが設けられる１Ｍ
ＯＳ・多キャパシタ型のＦＲＡＭ等において、その下部
電極が共通結合される所定数の強誘電体キャパシタの一
部又は全部を、対応する選択ＭＯＳＦＥＴの上層にオー
バーラップして形成するとともに、所定数の強誘電体キ
ャパシタならびにその共通結合された下部電極となるサ
ブデータ線等を、配線形成処理終了後、金属配線層の上
層に形成することで、選択ＭＯＳＦＥＴと対応する所定
数の強誘電体キャパシタを立体的に形成してメモリアレ
イ部のレイアウト効率を高め、ＦＲＡＭ等のチップ面積
を削減できる。また、所定数の強誘電体キャパシタの共
通結合された下部電極となるサブデータ線を平坦化し、
その両端における強誘電体キャパシタの変形を防止でき
るとともに、配線形成工程における熱処理が強誘電体キ
ャパシタの保持特性に与える影響をなくすことができ
る。この結果、１ＭＯＳ・多キャパシタ型のＦＲＡＭ等
の低コスト化を推進し、その動作特性を安定化すること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたＦＲＡＭの一実施例を示
すブロック図である。

【図２】図１のＦＲＡＭに含まれるメモリアレイの第１
の実施例を示す部分的な回路図である。

【図３】図２のメモリアレイの一実施例を示す部分的な
平面配置図である。

【図４】図３のメモリアレイの一実施例を示すＡ−Ｂ断
面構造図である。

【図５】図１のＦＲＡＭに含まれるメモリアレイの第２
の実施例を示す部分的な回路図である。

【図６】図５のメモリアレイの一実施例を示す部分的な
平面配置図である。

【図７】図６のメモリアレイの一実施例を示すＣ−Ｄ断
面構造図である。

【図８】図１のＦＲＡＭに含まれるメモリアレイの第３
の実施例を示す部分的な回路図である。

【図９】図８のメモリアレイの一実施例を示す部分的な
平面配置図である。

【図１０】図９のメモリアレイの一実施例を示すＥ−Ｆ
断面構造図である。

【図１１】図９のメモリアレイの一実施例を示すＧ−Ｈ
断面構造図である。

【図１２】図９のメモリアレイの一実施例を示すＩ−Ｊ
断面構造図である。

【図１３】この発明に先立って本願発明者等が開発した
ＦＲＡＭのメモリアレイの一例を示す部分的な断面構造
図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＰＤ・・・プレートドライバ、ＸＢ・・・Ｘア
ドレスバッファ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙ
アドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、Ｒ
Ｗ・・・リードライト回路、ＯＢ・・・データ出力バッ
ファ、ＩＢ・・・データ入力バッファ、ＶＧ・・・内部
電圧発生回路、ＴＣ・・・タイミング制御回路。ＭＢ０
０〜ＭＢ０７，ＭＢ１０〜ＭＢ１７・・・・メモリブロ
ック、Ｗ０〜Ｗ１，Ｗ０Ｕ〜Ｗ１Ｕ，Ｗ０Ｌ〜Ｗ１Ｌ・
・・ワード線、Ｐ００〜Ｐ０３，Ｐ１０〜Ｐ１３・・・
プレート線、Ｄ００〜Ｄ０ｎないしＤ７０〜Ｄ７ｎ・・
・データ線、ｄ０００〜ｄ００ｎないしｄ０７０〜ｄ０
７ｎ，ｄ１００〜ｄ１０ｎないしｄ１７０〜ｄ１７ｎ・
・・サブデータ線、Ｃ００〜Ｃ０３，Ｃ１０〜Ｃ１３・
・・強誘電体キャパシタ、ＱＮ０〜ＱＮ４・・・エンハ
ンスメント型ＮチャンネルＭＯＳＦＥＴ、ＱＰ０〜ＱＰ
１・・・エンハンスメント型ＰチャンネルＭＯＳＦＥ
Ｔ、ＱＤ１〜ＱＤ４・・・デプレッション型Ｎチャンネ
ルＭＯＳＦＥＴ。ＰＳＵＢ・・・Ｐ型半導体基板、ＮＷ
・・・Ｎ型ウェル領域、ＰＷ・・・Ｐ型ウェル領域、Ｎ
Ｄ，ＮＤ１〜ＮＤ７・・・Ｎ型拡散層、Ｎ⁺・・・Ｎ型
高濃度半導体領域、ＰＤ，ＰＤ１〜ＰＤ２・・・Ｐ型拡
散層、Ｐ⁺・・・Ｐ型高濃度半導体領域、Ｐ^-・・・Ｐ
型低濃度半導体領域、Ｄ・・ドレイン、Ｓ・・・ソー
ス、ＢＣ１〜ＢＣ６・・・埋込導電層、ＣＨＳ・・・チ
ャンネルストッパ、ＳＥ・・・強誘電体、ＦＩ・・・フ
ィールド絶縁膜、ＩＬ・・・絶縁膜、ＳＶＳＳ・・・接
地電位供給配線、Ｐ００Ｓ〜Ｐ０３Ｓ，Ｐ１０Ｓ〜Ｐ１
１Ｓ・・・プレートシャント線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 14/00 Ｈ０１Ｌ 21/304 ３２１Ｚ 27/10 ４５１ 7210−4Ｍ

Claims

【特許請求の範囲】

【請求項１】その一方の電極が所定数個ずつそれぞれ
共通結合されその他方の電極が対応するプレート線に結
合される強誘電体キャパシタと、上記所定数の強誘電体
キャパシタの共通結合された一方の電極と対応するデー
タ線との間に設けられる選択ＭＯＳＦＥＴとを含むメモ
リアレイを具備し、上記所定数の強誘電体キャパシタの
一部又は全部が対応する上記選択ＭＯＳＦＥＴの上層に
オーバーラップして形成されることを特徴とする半導体
記憶装置。
【請求項２】上記所定数の強誘電体キャパシタの共通
結合された一方の電極は、サブデータ線として一体化さ
れるものであり、上記サブデータ線は、半導体基板面に
対して水平に形成されしかもその上面がＣＭＰ法による
平坦化処理を受けるものであって、上記サブデータ線と
対応する上記選択ＭＯＳＦＥＴのソースとなる拡散層と
の間には、選択埋め込み法により形成される埋込導電層
が設けられるものであることを特徴とする請求項１の半
導体記憶装置。
【請求項３】上記メモリアレイは、上記所定数の強誘
電体キャパシタの共通結合された一方の電極と所定の電
位供給点との間にそれぞれ設けられその一部又は全部が
対応する上記所定数の強誘電体キャパシタの下層にオー
バーラップして形成されるストレス防止用ＭＯＳＦＥＴ
を含むものであることを特徴とする請求項１又は請求項
２の半導体記憶装置。
【請求項４】上記強誘電体キャパシタ及びサブデータ
線は、配線形成処理終了後、金属配線層の上層に形成さ
れるものであることを特徴とする請求項１，請求項２又
は請求項３の半導体記憶装置。
【請求項５】上記半導体記憶装置は、シングルチップ
マイクロコンピュータに内蔵されるものであることを特
徴とする請求項１，請求項２，請求項３又は請求項４の
半導体記憶装置。