JPH07109857B2 - Method for manufacturing semiconductor integrated circuit - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims 3
- 238000000034 method Methods 0.000 title description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 31
- 239000010703 silicon Substances 0.000 claims description 31
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 21
- 229910052782 aluminium Inorganic materials 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 5
- 239000000956 alloy Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はショットキーバリアダイオードおよびトランジ
スタを有する半導体集積回路に関するものである。The present invention relates to a semiconductor integrated circuit having a Schottky barrier diode and a transistor.
（ロ）従来の技術 一般にショットキーバリアダイオードを有する半導体集
積回路は、例えば特開昭60−170267号公報があり、これ
を第３図に示した。(B) Prior Art Generally, a semiconductor integrated circuit having a Schottky barrier diode is disclosed in, for example, JP-A-60-170267, which is shown in FIG.
この半導体集積回路の構成は、Ｐ型の半導体基板（１）
上にＮ型のエピタキシャル層（２）が積層されている。
この半導体基板（１）とエピタキシャル層（２）との間
にはN+型の埋込み層（３）が形成され、この埋込み層
（３）を囲んでP+型の上下分離領域（４）が前記半導体
基板（１）に到達するように形成されている。This semiconductor integrated circuit has a P-type semiconductor substrate (1)
An N-type epitaxial layer (2) is laminated on top.
An N + type buried layer (3) is formed between the semiconductor substrate (1) and the epitaxial layer (2), and a P + type upper and lower isolation region (4) is surrounded by the buried layer (3). It is formed so as to reach the semiconductor substrate (1).
従ってこの上下分離領域（４）によって複数のアイラン
ド（５），（６）…が形成され、左側の第１のアイラン
ド（５）にはNPN型のトランジスタ（７）が形成され、
右側の第２のアイランド（６）にはショットキーバリア
ダイオード（８）が形成されている。Therefore, a plurality of islands (5), (6) ... Are formed by the upper and lower isolation regions ( 4 ), and an NPN type transistor ( 7 ) is formed on the first island (5) on the left side.
A Schottky barrier diode ( 8 ) is formed on the second island (6) on the right side.
ここでショットキーバリアダイオードを作る場合は、シ
ョットキー接合の作り易さの点からシリコンを含まない
アルミニウムが多用されている。一方、トランジスタを
作る場合は、アルミニウムスパイクによる素子の破壊
（特に拡散の浅いエミッタ領域を慣くスパイク）を防止
するために、シリコンを含んだアルミニウムが多用され
ている。Here, when a Schottky barrier diode is manufactured, aluminum containing no silicon is often used in terms of easiness of forming a Schottky junction. On the other hand, in the case of making a transistor, aluminum containing silicon is often used in order to prevent the element from being broken by an aluminum spike (particularly, a spike that is commonly used in an emitter region having a small diffusion).
従ってトランジスタ（７）の第１層目の電極（９）は、
スパイクによる素子の破壊を防止するために、シリコン
を含んだアルミニウムを用い、ショットキーバリアダイ
オード（８）のアノード電極（10）は、シリコを含まな
い純粋なアルミニウムを用いていた。Therefore, the electrode (9) of the first layer of the transistor ( 7 ) is
In order to prevent the device from being destroyed by the spike, aluminum containing silicon was used, and the anode electrode (10) of the Schottky barrier diode ( 8 ) was pure aluminum containing no silicon.
この第３図の構成では、第２層目の絶縁膜（11）を被覆
した後のコンタクトホール（12），（13）をエッチング
する工程で、コンタクトホール（12）を介して露出する
第１層目のエミッタ電極（９）表面に酸化物が形成され
るので、アルゴンによるスパッタリングを施していた。In the structure shown in FIG. 3, in the step of etching the contact holes (12) and (13) after covering the second-layer insulating film (11), the first exposed through the contact hole (12). Since an oxide is formed on the surface of the emitter electrode (9) of the layer, sputtering with argon was performed.
しかしこのスパッタリングの時に、アノード領域（14）
もスパッタされ、ダメージが加わるため、これを防止す
る第２図の構成が発明された。これは、第１層目の電極
を外部からのシリコンを含むアルミニウム電極で構成
し、第２層目の電極を外部からのシリコンを含まないア
ルミニウム電極で構成している。しかも、第１層目の電
極よりも第２層目の電極を厚く形成し熱処理すること
で、第１層目のアノード電極のシリコンを厚く形成され
た第２層目のアノード電極へ拡散し易くし、第１層目の
アノード電極のシリコン含有量で減少させて、ショット
キー接合が良好に形成できるようにしていた。However, during this sputtering, the anode area (14)
Since it is also sputtered and damaged, the structure of FIG. 2 for preventing this is invented. In this, the first-layer electrode is composed of an aluminum electrode containing silicon from the outside, and the second-layer electrode is composed of an aluminum electrode containing no silicon from the outside. Moreover, by forming the electrode of the second layer thicker than the electrode of the first layer and performing the heat treatment, it is easy to diffuse the silicon of the anode electrode of the first layer into the anode electrode of the second layer formed thickly. Then, the content of silicon in the anode electrode of the first layer is decreased so that the Schottky junction can be formed well.
具体的に説明すると、Ｐ型の半導体基板（21）上にＮ型
のエピタキシャル層（22）が積層され、この半導体基板
（21）と前記エピタキシャル層（22）との間にはN+型の
埋込み層（23）が形成されている。More specifically, an N type epitaxial layer (22) is laminated on a P type semiconductor substrate (21), and an N + type epitaxial layer (22) is provided between the semiconductor substrate (21) and the epitaxial layer (22). A buried layer (23) is formed.
この埋込み層（23）を囲み前記エピタキシャル層（22）
を貫通する上下分離領域（24）によって複数のアイラン
ドが形成され、左側のアイランド（25）にはトランジス
タ（26）が形成され、右側のアイランド（27）にはショ
ットキーバリアダイオード（28）が形成されている。The epitaxial layer (22) surrounding the buried layer (23)
Multiple islands are formed by the upper and lower isolation regions ( 24 ) penetrating through, the transistor ( 26 ) is formed on the left island (25), and the Schottky barrier diode ( 28 ) is formed on the right island (27). Has been done.
このトランジスタ（26）は、（29）をコレクタ領域、
（30）をエミッタ領域および（31）をベース領域とした
PNP型のラテラルトランジスタであるが、第３図に示す
縦型トランジスタ（７）であっても何ら変りはない。This transistor (26) has (29) the collector region,
(30) as the emitter region and (31) as the base region
Although it is a PNP lateral transistor, the vertical transistor ( 7 ) shown in FIG. 3 does not change at all.
一方、（32）はN+型のカソード領域であり、（33）はシ
ョットキー接合領域である。On the other hand, (32) is an N + type cathode region, and (33) is a Schottky junction region.
また前記エピタキシャル層（22）表面上に形成された第
１層目の絶縁膜（34）には、第１層目のコンタクトホー
ル（35）が形成され、この第１層目のコンタクトホール
（35）を介して、シリコンを含有したアルミニウムによ
りコレクタ、ベース、エミッタ、カソードおよびアノー
ド電極（36），（37），（38），（39），（40）が形成
される。Further, a first-layer contact hole (35) is formed in the first-layer insulating film (34) formed on the surface of the epitaxial layer (22), and the first-layer contact hole (35) is formed. Via), aluminum containing silicon forms collector, base, emitter, cathode and anode electrodes (36), (37), (38), (39), (40).
更には第２層目の絶縁膜（41）の第２層目のコンタクト
ホール（42）を介して、第１層目の電極よりも厚く形成
されたシリコンを含有しないアルミニウムにより成る第
２層目の電極（43），（44）が形成される。第２図で
は、第１層目のエミッタ電極（36）上に第２層目のエミ
ッタ電極（43）が形成され、第１層目のアノード電極
（40）上に第２層目のアノード電極（44）が形成され、
夫々が他の領域へ延在されている。Further, the second layer made of aluminum containing no silicon and formed to be thicker than the electrode of the first layer through the contact hole (42) of the second layer of the insulating film (41) of the second layer. The electrodes (43) and (44) are formed. In FIG. 2, the emitter electrode (43) of the second layer is formed on the emitter electrode (36) of the first layer, and the anode electrode of the second layer is formed on the anode electrode (40) of the first layer. (44) is formed,
Each is extended to other areas.
（ハ）発明が解決しようとする課題 前述した第２図の構成に依れば、第２層目の電極（44）
が厚く形成されるので、熱処理をおこなうことによって
第１層目の電極（40）のシリコンを第２層目の電極（4
4）へ拡散でき、良好なショットキー接合を形成するこ
とができる。(C) Problems to be Solved by the Invention According to the configuration of FIG. 2 described above, the electrode (44) of the second layer is formed.
Is thickened, the silicon of the electrode (40) of the first layer is changed to the electrode (4) of the second layer by performing heat treatment.
4), and a good Schottky junction can be formed.
しかしトランジスタのエミッタ領域に於いては、第１層
目の電極（36）に含有するシリコンが第２層目の電極
（43）へ拡散するため、第２層目の電極（４）のコンタ
クトホール近傍の第１層目の電極（36）が純粋なアルミ
ニウムに近い組成となり、その結果アロイスパイクが発
生してしまう問題を有していた。However, in the emitter region of the transistor, the silicon contained in the electrode (36) of the first layer diffuses to the electrode (43) of the second layer, so the contact hole of the electrode (4) of the second layer is formed. The first layer electrode (36) in the vicinity has a composition close to that of pure aluminum, resulting in the problem that alloy spikes are generated.
（ニ）課題を解決するための手段 本発明は前述の課題に鑑みて成され、第１層目の電極
（66），（67），（68），（69），（70）を外部からの
シリコンを含んだアルミニウムより成し、第２層目の電
極（73）を前記第１層目の電極より厚く形成し外部から
のシリコンを実質的に含まないアルミニウムより成す。
しかもトランジスタ（57）を露出する第１層目のコンタ
クト領域（74）に対応する前記第１層目の電極領域（7
5）とこの第１層目の電極（68）を露出する第２層目の
コンタクト領域（72）に対応する前記第１層目の電極領
域（76）との間に、所定の距離をもつ延在領域（77）を
設けることで解決するものである。(D) Means for Solving the Problems The present invention has been made in view of the above problems, and the electrodes (66), (67), (68), (69), (70) of the first layer are externally applied. Of aluminum containing silicon, the second layer electrode (73) is formed thicker than the electrode of the first layer, and is formed of aluminum containing substantially no silicon from the outside.
Moreover, the electrode region (7) of the first layer corresponding to the contact region (74) of the first layer exposing the transistor ( 57 ).
There is a predetermined distance between 5) and the first layer electrode region (76) corresponding to the second layer contact region (72) exposing the first layer electrode (68). This is solved by providing an extension area (77).
（ホ）作用 前述の如く、延在領域（77）を設けることで、第１層目
の電極に含まれるシリコンを第２層目の電極（73）へ吸
い上げるための通路となる第２層目のコンタクトホール
（72）が、エミッタ領域（60）上の第１層目の電極領域
（75）から離間しているため、第２層目の電極（73）
は、このコンタクトホール（72）の近傍の第１層目の電
極（68）のシリコンしか吸い上げず、エミッタ領域（6
0）上のシリコンは実質的にもとの状態のままである。
従ってアロイスパイクの発生を防止できる。(E) Action As described above, by providing the extending region (77), the second layer serves as a passage for sucking up the silicon contained in the first layer electrode to the second layer electrode (73). Since the contact hole (72) is separated from the electrode region (75) of the first layer on the emitter region (60), the electrode (73) of the second layer is formed.
Absorbs only the silicon of the first-layer electrode (68) near the contact hole (72), and the emitter region (6
0) The silicon above remains essentially intact.
Therefore, the occurrence of alloy spikes can be prevented.
（ヘ）実施例 以下に本発明の実施例を詳述する。第１図の如く、Ｐ型
の半導体基板（51）があり、この半導体基板（51）上に
はＮ型のエピタキシャル層（52）がある。このエピタキ
シャル層（52）と前記半導体基板（51）との間には複数
のN+型の埋込み層（53）があり、この埋込み層（53）を
囲み、前記エピタキシャル層（52）表面より前記半導体
基板（51）に到達するP+型の分離領域（54）で形成され
る複数の島領域（55），（56）…がある。ここで前記分
離領域（54）は上下分離で形成されているが、前記エピ
タキシャル層（52）表面より一気に拡散してもよい。(F) Examples Examples of the present invention will be described in detail below. As shown in FIG. 1, there is a P-type semiconductor substrate (51), and an N-type epitaxial layer (52) is provided on this semiconductor substrate (51). There are a plurality of N + type buried layers (53) between the epitaxial layer (52) and the semiconductor substrate (51), and the buried layers (53) are surrounded by the surface of the epitaxial layer (52). There are a plurality of island regions (55), (56) ... Formed by P + type isolation regions ( 54 ) that reach the semiconductor substrate (51). Here, although the isolation region ( 54 ) is formed by vertical separation, it may diffuse from the surface of the epitaxial layer (52) all at once.
左側の島領域（55）にはラテラルトランジスタ（57）が
形成され、右側の島領域（56）にはショットキーバリア
ダイオード（58）が形成されている。図面上には示され
ていないが、他の島領域には通常の半導体集積回路に組
み込まれる素子、例えば縦型トランジスタ、ダイオー
ド、コンデンサおよび抵抗等が形成されている。Lateral transistors ( 57 ) are formed in the left island region (55), and Schottky barrier diodes ( 58 ) are formed in the right island region (56). Although not shown in the drawing, other island regions are formed with elements such as vertical transistors, diodes, capacitors and resistors that are incorporated in a normal semiconductor integrated circuit.
前記ラテラルトランジスタ（57）は、エピタキシャル層
（52）をベース領域とし、このベース領域にP+型のコレ
クタ領域（59）、P+型のエミッタ領域（60）、およびN+
型のベースコンタクト領域（61）が形成されて構成され
ている。The lateral transistor ( 57 ) has an epitaxial layer (52) as a base region, and in the base region, a P + type collector region (59), a P + type emitter region (60), and an N + type are provided.
A mold base contact region (61) is formed and configured.
一方、ショットキーバリアダイオード（58）は、N+型の
ショットキーバリアダイオード（58）のコンタクト領域
（62）がエピタキシャル層（52）に形成されて構成して
いる。On the other hand, the Schottky barrier diode ( 58 ) is configured by forming a contact region (62) of the N + type Schottky barrier diode ( 58 ) in the epitaxial layer (52).
次に前記エピタキシャル層（52）表面には、シリコン酸
化物より成る絶縁層（63）が形成され、エピタキシャル
層（52）表面に露出している素子の拡散領域の少なくと
も一部およびエピタキシャル層（52）の一部の絶縁層
（63）にコンタクトホール（64）が形成されている。Next, an insulating layer (63) made of silicon oxide is formed on the surface of the epitaxial layer (52), and at least a part of the diffusion region of the element exposed on the surface of the epitaxial layer (52) and the epitaxial layer (52). ), A contact hole (64) is formed in a part of the insulating layer (63).
ここではベースコンタクト領域（61）、コレクタ領域
（59）、エミッタ領域（60）、コンタクト領域（62）お
よびショットキー接合領域（65）にこのコンタクトホー
ルが形成されている。Here, this contact hole is formed in the base contact region (61), the collector region (59), the emitter region (60), the contact region (62) and the Schottky junction region (65).
このコンタクトホールには、第１層目の電極であるシリ
コンを含んだアルミニウム電極が形成され、夫々コレク
タ電極（66）、ベース電極（67）、エミッタ電極（6
8）、カソード電極（69）およびアノード電極（70）が
形成されている。ここで第１層目の電極はシリコンを含
んでいるため、アロイスパイクの発生を防止し、素子の
破壊を防止している。An aluminum electrode containing silicon, which is the first layer electrode, is formed in this contact hole, and a collector electrode (66), a base electrode (67), and an emitter electrode (6
8), the cathode electrode (69) and the anode electrode (70) are formed. Here, since the electrode of the first layer contains silicon, the occurrence of alloy spikes is prevented and the device is prevented from being destroyed.
続いて前記第１層目の絶縁層（63）および第１層目の電
極上には、シリコン酸化物やポリイミド樹脂等より成る
第２層目の絶縁層（71）が形成され、回路の都合上前記
第１層目の電極とオーミックコンタクトするためのコン
タクトホール（72）が形成されている。Then, a second insulating layer (71) made of silicon oxide, polyimide resin, or the like is formed on the first insulating layer (63) and the first electrode, which is convenient for the circuit. A contact hole (72) for making ohmic contact with the upper electrode of the first layer is formed.
図ではエミッタ電極（68）、アノード電極（70）上に形
成され、このコンタクトホール（72）を介して、外部か
らのシリコンを実質的に含まないアルミニウム電極（7
3）が形成され、他の領域に延在されている。In the figure, an aluminum electrode (7) formed on the emitter electrode (68) and the anode electrode (70) and containing substantially no silicon from the outside through the contact hole (72).
3) is formed and extends to other areas.
本発明の第１の特徴とする点は、第２層目の電極（73）
を外部からのシリコンを実質的に含まないアルミニウム
より成し、第１層目の電極より厚く形成することにあ
る。または厚くかつ広く形成しても良い。The first characteristic of the present invention is that the second layer electrode (73)
Is made of aluminum that does not substantially contain silicon from the outside, and is formed thicker than the electrode of the first layer. Alternatively, it may be formed thick and wide.
外部からのシリコンを実質的に含まないため、第２層目
の電極（73）内には、第１層目のアノード電極（70）に
含まれているシリコンが、熱処理工程等によって拡散さ
れてゆき、しかも第１層目のアノード電極（70）は、シ
ョットキー接合領域およびその近傍上にアイランド状に
形成されているので、不純物のSiが限定され、補給され
ないようになっている。また前述の如く、ショットキー
接合領域（65）に対応する第１層目と第２層目の電極の
体積は、第２層目の電極の方が、大幅に大きいため、シ
リコンは充分に第２層目の電極（73）に拡散され、良好
なショットキー接合が得られる。つまりAl−SiよりもAl
に近い立上がり電圧特性が得られる。Since it does not substantially contain silicon from the outside, the silicon contained in the first-layer anode electrode (70) is diffused in the second-layer electrode (73) by a heat treatment process or the like. Moreover, since the first-layer anode electrode (70) is formed in an island shape in the Schottky junction region and in the vicinity thereof, the impurity Si is limited and cannot be replenished. Further, as described above, the volume of the electrodes of the first layer and the second layer corresponding to the Schottky junction region (65) is significantly larger in the electrode of the second layer, so that silicon is sufficiently Diffuse into the second layer electrode (73) to obtain a good Schottky junction. In other words, Al rather than Al-Si
A rising voltage characteristic close to is obtained.
本発明の第２の特徴とする点は、エミッタ領域（60）を
露出する第１層目のコンタクト領域（74）に対応する前
記第１層目のエミッタ電極領域（75）とこの第１層目の
エミッタ電極（68）を露出する第２層目のコンタクト領
域（72）に対応する前記第１層目のエミッタ電極領域
（76）との間に所定の距離を有した延在領域（77）を設
ける点である。A second feature of the present invention is that the emitter electrode region (75) of the first layer corresponding to the contact region (74) of the first layer exposing the emitter region (60) and this first layer. An extension region (77) having a predetermined distance from the emitter electrode region (76) of the first layer corresponding to the contact region (72) of the second layer exposing the emitter electrode (68) of the eye. ) Is provided.
つまり第１図の如く、第１層目のエミッタ電極（68）
は、例えば左側に約10μｍ延在され、この第１層目のエ
ミッタ電極（68）の左端部上に、第２層目のコンタクト
ホール（72）が形成される。That is, as shown in FIG. 1, the first-layer emitter electrode (68)
Extends, for example, to the left by about 10 μm, and a second-layer contact hole (72) is formed on the left end of the first-layer emitter electrode (68).
従って厚く形成された第２層目のエミッタ電極（73）
が、熱処理の工程によって第１層目のエミッタ電極（6
8）に含有するシリコンを吸い上げようとしても、前記
左端部の近傍しか吸い上げられず、エミッタ領域（60）
上の第１層目のエミッタ電極領域（68）は、シリコンの
濃度が減少せず、スパイクの発生を防止できる。Therefore, the thickly formed second-layer emitter electrode (73)
However, due to the heat treatment step, the emitter electrode (6
Even if the silicon contained in 8) is sucked up, only the vicinity of the left end is sucked up, and the emitter region (60)
In the upper first-layer emitter electrode region (68), the concentration of silicon does not decrease, and the generation of spikes can be prevented.
例えば、第１層目のエミッタ電極（68）は約1.2μｍ厚
でSiが１％含有しているアルミニウムとし、第２層目の
エミッタ電極（73）は約1.8μｍ厚でシリコンを含有し
ない純粋なアルミニウムとする。また前記第２層目のコ
ンタクトホール（72）を６μｍ×６μｍの大きさとし、
第２層目のエミッタ電極（73）の大きさを150μｍ×150
μｍとする。この条件で、第１図に矢印で示す延在領域
（77）の離間距離ｘを、0,4,8,10、10μｍ以上と変え、
410℃、20分の熱処理をすると、夫々hFEは109,126,129,
132,132と変化していった。この実験結果によっても、
延在領域（77）の離間距離ｘを10μｍ近傍とすること
で、アロイスパイクの発生を良好に防止できるので、h
FEの低下を防止できることが判る。For example, the emitter electrode (68) of the first layer is aluminum having a thickness of about 1.2 μm and containing 1% of Si, and the emitter electrode (73) of the second layer is about 1.8 μm and is pure and does not contain silicon. Aluminum. Further, the contact hole (72) of the second layer has a size of 6 μm × 6 μm,
The size of the second layer emitter electrode (73) is 150 μm × 150
μm. Under this condition, the separation distance x of the extension region (77) shown by the arrow in FIG. 1 is changed to 0, 4, 8, 10, 10 μm or more,
After heat treatment at 410 ℃ for 20 minutes, h FE was 109, 126, 129,
It changed from 132 to 132. According to the results of this experiment,
By setting the separation distance x of the extension region (77) to be near 10 μm, it is possible to satisfactorily prevent the occurrence of alloy spikes.
It can be seen that the reduction of FE can be prevented.
（ト）発明の効果 以上の説明から明らかな如く、ショットキーバリアダイ
オード領域では、第２層目の電極を厚く形成し、外部か
らのシリコンを含まないアルミニウムで形成するので、
第１層目の電極に含まれるシリコンを吸収でき、純粋な
アルミニウムに近いショットキーバリアダイオードの特
性を得ることができる。(G) Effect of the Invention As is clear from the above description, in the Schottky barrier diode region, since the second layer electrode is formed thick and is formed of aluminum containing no silicon from the outside,
Silicon contained in the electrode of the first layer can be absorbed, and the characteristics of a Schottky barrier diode similar to pure aluminum can be obtained.
またトランジスタは、第１層目のエミッタ電極を所定の
長さにすること、つまり延在領域を設けることでスパイ
クの発生を防止でき、トランジスタのhFEの低下を防止
できる。Further, in the transistor, by making the emitter electrode of the first layer to have a predetermined length, that is, by providing the extending region, it is possible to prevent the generation of spikes and prevent the h FE of the transistor from decreasing.
更には、本願で示したトランジスタ以外にダイオードや
抵抗およびコンデンサ等の半導体素子に応用してもスパ
イクの発生の防止により、特性の劣化の防止ができる。Further, when applied to semiconductor elements such as diodes, resistors and capacitors other than the transistors described in the present application, it is possible to prevent deterioration of characteristics by preventing generation of spikes.
第１図は本発明の半導体集積回路の断面図、第２図およ
び第３図は従来の半導体集積回路の断面図である。FIG. 1 is a sectional view of a semiconductor integrated circuit of the present invention, and FIGS. 2 and 3 are sectional views of a conventional semiconductor integrated circuit.
Claims (3)
ンジスタ素子を含み、 シリコンを含むアルミニウムから成る、シリコン表面に
接触するショットキーバリアダイオードの第１層目のア
ノード電極、前記トランジスタを構成する半導体領域に
第１のコンタクトホールを介して接触する第１層目の電
極、および前記第１層目の電極から連続し絶縁膜上を延
在する第１層目の延在領域と、 シリンコを含まないアルミニウムから成る、前記第１層
目のアノード電極に接触する第２層目のアノード電極、
および前記第１層目の電極を被覆する絶縁膜の第２のコ
ンタクトホールを介して、前記第１のコンタクトホール
からは離れた位置で前記延在領域に接触する第２層目の
電極とを具備し、 前記第１層目の電極から前記第２層目の電極へ、前記第
１層目に含まれるシリコンが拡散されるような熱処理を
具備することを特徴とする半導体集積回路の製造方法。1. A first layer anode electrode of a Schottky barrier diode, which includes a Schottky barrier diode and a transistor element, is made of aluminum containing silicon, and contacts a silicon surface, and a first region is formed in a semiconductor region forming the transistor. A first-layer electrode that contacts through the contact hole, a first-layer extension region that is continuous from the first-layer electrode and extends over the insulating film, and aluminum that does not contain silinco. A second layer of anode electrode in contact with the first layer of anode electrode,
And a second layer electrode contacting the extended region at a position distant from the first contact hole via a second contact hole of the insulating film covering the first layer electrode. And a heat treatment for diffusing the silicon contained in the first layer from the electrode of the first layer to the electrode of the second layer. .
独立していることを特徴とする請求項１記載の半導体集
積回路の製造方法。2. The method of manufacturing a semiconductor integrated circuit according to claim 1, wherein the first anode electrode is island-shaped and independent.
より膜厚が厚いことを特徴とする請求項１記載の半導体
集積回路の製造方法。3. The method of manufacturing a semiconductor integrated circuit according to claim 1, wherein the electrode of the second layer is thicker than the electrode of the first layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272874A JPH07109857B2 (en) | 1989-10-19 | 1989-10-19 | Method for manufacturing semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272874A JPH07109857B2 (en) | 1989-10-19 | 1989-10-19 | Method for manufacturing semiconductor integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10442395A Division JPH08102493A (en) | 1995-04-27 | 1995-04-27 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135076A JPH03135076A (en) | 1991-06-10 |
| JPH07109857B2 true JPH07109857B2 (en) | 1995-11-22 |
Family
ID=17519967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272874A Expired - Lifetime JPH07109857B2 (en) | 1989-10-19 | 1989-10-19 | Method for manufacturing semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109857B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105660A (en) * | 1980-01-28 | 1981-08-22 | Nec Corp | Semiconductor device |
-
1989
- 1989-10-19 JP JP1272874A patent/JPH07109857B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03135076A (en) | 1991-06-10 |
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