JPH07105485B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07105485B2 JPH07105485B2 JP63295241A JP29524188A JPH07105485B2 JP H07105485 B2 JPH07105485 B2 JP H07105485B2 JP 63295241 A JP63295241 A JP 63295241A JP 29524188 A JP29524188 A JP 29524188A JP H07105485 B2 JPH07105485 B2 JP H07105485B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/411—PN diodes having planar bodies
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、チップサイズが小さく、安定した逆電圧阻
止特性を有する半導体装置及びその製造方法に関する。
止特性を有する半導体装置及びその製造方法に関する。
第２図はプレーナー型半導体装置の一種である従来のダ
イオードを示す断面図である。N+基板１上にはN-エピタ
キシャル層２が形成されている。N-エピタキシャル層２
上にはＰ型不純物領域たるアノード領域３及びＮ型不純
物領域たる環状のフィールドミッティングリング４が形
成されている。フィールドリミッティングリング４は、
空乏層が伸び過ぎてN-エピタキシャル層２の側面（通常
の場合ダイシング面）に達するのを防止する。アノード
領域３上にはアノード電極６が形成され、N+基板１の下
面にはカソード電極７が形成されている。アノード領域
３とフィールドリミッティングリング４との間のN-エピ
タキシャル層２上には二酸化シリコンより成る接合保護
膜８が形成されている。フィールドリミッティングリン
グ４上には電極９が形成されている。
イオードを示す断面図である。N+基板１上にはN-エピタ
キシャル層２が形成されている。N-エピタキシャル層２
上にはＰ型不純物領域たるアノード領域３及びＮ型不純
物領域たる環状のフィールドミッティングリング４が形
成されている。フィールドリミッティングリング４は、
空乏層が伸び過ぎてN-エピタキシャル層２の側面（通常
の場合ダイシング面）に達するのを防止する。アノード
領域３上にはアノード電極６が形成され、N+基板１の下
面にはカソード電極７が形成されている。アノード領域
３とフィールドリミッティングリング４との間のN-エピ
タキシャル層２上には二酸化シリコンより成る接合保護
膜８が形成されている。フィールドリミッティングリン
グ４上には電極９が形成されている。
上記のような構成を有するダイオードのアノード電極６
とカソード電極７との間に逆電圧を印加すると、アノー
ド領域３とN-エピタキシャル層２により規定されるPN接
合部より空乏層10が広がる。そして、アノード電極６と
カソード電極７との間に与えられる電圧の差が所定値以
上になると降伏が生じる。上記動作において、良好な逆
電圧阻止特性を得るのに障害となる問題がある。それ
は、空乏層10の断面形状の曲率半径の問題である。すな
わち、第２図に示すａ部での空乏層10の曲率半径は空乏
層10の他の部分での曲率半径より小さくなる。その結
果、ａ部付近の電位傾斜が大きくなり電界集中が生じ良
好な逆電圧阻止特性が得れない。ａ部での曲率半径を大
きくするための構造としては特開昭61−84830号公報に
示された構造がある。第３図は上記公報に示された構造
を有するダイオードの断面図である。このダイオードの
構造では、アノード領域３において外周方向Ａに近づく
ほどＰ型不純物濃度を低くし、かつＰ型不純物の拡散の
深さを浅くしている。その他の構成は、第２図に示した
ダイオードと同様である。このように構成することによ
りａ部での空乏層10の曲率半径は空乏層10の他の部分の
それと比し小さくなることはない。そのため、ａ部に電
界集中は起きず良好な逆電圧阻止特性が得られる。さら
に、アノード領域３のＰ型不純物濃度が低い領域には空
乏層10が伸びるので、このことからも空乏層10の曲率半
径が大きくなり、良好な逆電圧阻止特性が得られる。
とカソード電極７との間に逆電圧を印加すると、アノー
ド領域３とN-エピタキシャル層２により規定されるPN接
合部より空乏層10が広がる。そして、アノード電極６と
カソード電極７との間に与えられる電圧の差が所定値以
上になると降伏が生じる。上記動作において、良好な逆
電圧阻止特性を得るのに障害となる問題がある。それ
は、空乏層10の断面形状の曲率半径の問題である。すな
わち、第２図に示すａ部での空乏層10の曲率半径は空乏
層10の他の部分での曲率半径より小さくなる。その結
果、ａ部付近の電位傾斜が大きくなり電界集中が生じ良
好な逆電圧阻止特性が得れない。ａ部での曲率半径を大
きくするための構造としては特開昭61−84830号公報に
示された構造がある。第３図は上記公報に示された構造
を有するダイオードの断面図である。このダイオードの
構造では、アノード領域３において外周方向Ａに近づく
ほどＰ型不純物濃度を低くし、かつＰ型不純物の拡散の
深さを浅くしている。その他の構成は、第２図に示した
ダイオードと同様である。このように構成することによ
りａ部での空乏層10の曲率半径は空乏層10の他の部分の
それと比し小さくなることはない。そのため、ａ部に電
界集中は起きず良好な逆電圧阻止特性が得られる。さら
に、アノード領域３のＰ型不純物濃度が低い領域には空
乏層10が伸びるので、このことからも空乏層10の曲率半
径が大きくなり、良好な逆電圧阻止特性が得られる。
第４図は第３図に示したダイオードの製造工程を説明す
るための図であり、このうち第４図（ａ）はアノード領
域３を形成するためにN-エピタキシャル層２の表面に形
成したシリコン酸化膜12に写真製版の手法により不純物
導入孔13を設けた状態の一部平面図、第４図（ｂ）はア
ノード領域３形成後のＸ−Ｘ線での断面図である。
るための図であり、このうち第４図（ａ）はアノード領
域３を形成するためにN-エピタキシャル層２の表面に形
成したシリコン酸化膜12に写真製版の手法により不純物
導入孔13を設けた状態の一部平面図、第４図（ｂ）はア
ノード領域３形成後のＸ−Ｘ線での断面図である。
第４図により、第３図に示したダイオードの製造工程の
概略を説明する。N+基板１上にN-エピタキシャル層２を
成長させる。次に、酸化を行ったあと、第４図（ａ）に
示したようにシリコン酸化膜12に不純物導入孔13を設け
る。その不純物導入孔13を介しN-エピタキシャル層２上
にＰ型不純物を導入し、その後熱処理することによりア
ノード領域３を形成する。このとき、外周方向Ａに近づ
くほど不純物導入孔13の開口面積が小さくなり、あるい
は外周方向Ａに近づくにつれ不純物導入孔13の間隔が徐
々に広くなるように不純物導入孔13を形成することによ
って、外周方向Ａに近づくほどＰ型不純物濃度を低く
し、かつＰ型不純物の拡散の深さを浅く形成するように
する。このようなアノード領域３の形成状態を第４図
（ｂ）に示す。次に、接合保護膜８を形成し、その後ア
ノード電極6,カソード電極7,電極９を形成する。このよ
うにして、外周方向Ａに近づくほどＰ型不純物濃度が低
く、かつＰ型不純物の拡散の深さを浅くし、曲率半径の
大きいアノード領域３を形成する。
概略を説明する。N+基板１上にN-エピタキシャル層２を
成長させる。次に、酸化を行ったあと、第４図（ａ）に
示したようにシリコン酸化膜12に不純物導入孔13を設け
る。その不純物導入孔13を介しN-エピタキシャル層２上
にＰ型不純物を導入し、その後熱処理することによりア
ノード領域３を形成する。このとき、外周方向Ａに近づ
くほど不純物導入孔13の開口面積が小さくなり、あるい
は外周方向Ａに近づくにつれ不純物導入孔13の間隔が徐
々に広くなるように不純物導入孔13を形成することによ
って、外周方向Ａに近づくほどＰ型不純物濃度を低く
し、かつＰ型不純物の拡散の深さを浅く形成するように
する。このようなアノード領域３の形成状態を第４図
（ｂ）に示す。次に、接合保護膜８を形成し、その後ア
ノード電極6,カソード電極7,電極９を形成する。このよ
うにして、外周方向Ａに近づくほどＰ型不純物濃度が低
く、かつＰ型不純物の拡散の深さを浅くし、曲率半径の
大きいアノード領域３を形成する。
また、ａ部での曲率半径を大きくし、電界集中を防止す
る他の方法としては、ディプレッションリングを設ける
ことが従来より知られている。すなわち、第５図に示す
ように、アノード領域３とフィールドリミッティングリ
ング４のとの間にＰ型不純物領域である環状のディプレ
ッションリング11を設けるものである。ディプレッショ
ンリング11を設けることにより空乏層10が第５図に示す
ように広がり、ａ部での曲率半径を大きくするものであ
る。
る他の方法としては、ディプレッションリングを設ける
ことが従来より知られている。すなわち、第５図に示す
ように、アノード領域３とフィールドリミッティングリ
ング４のとの間にＰ型不純物領域である環状のディプレ
ッションリング11を設けるものである。ディプレッショ
ンリング11を設けることにより空乏層10が第５図に示す
ように広がり、ａ部での曲率半径を大きくするものであ
る。
ところで、N-エピタキシャル層２とアノード領域３によ
り規定されるPN接合は接合保護膜８により外部からの直
接の汚染から守られているが、空乏層10の形状は、接合
保護膜８上の電荷，接合保護膜８中の電荷より影響を受
け、表面近くの空乏層10の幅が内部での空乏層10の幅よ
り狭くなる。そのため、降状電圧は表面の空乏層10の幅
により決定されてしまい、所望の逆電圧阻止特性が得ら
れない。この問題を解決するにも上述したディプレッシ
ョンリング11が用いられる。ディプレッションリング11
を用いた構成は、前述した第５図のとおりである。ディ
プレッションリング11を新たに設けることにより、表面
付近での空乏層10の幅を十分に確保することができ、降
伏電圧は従来のように表面付近の空乏層10の幅により決
定されることがなく、所望の逆電圧阻止特性が得られ
る。また、表面付近の空乏層10の幅が内部の幅より狭く
ならないので、最大電界強度はディプレッションリング
11を設けない場合に比し小さくなる。そのため、空乏層
10が接合保護膜８上あるいは接合保護膜８中の電荷から
うける影響が小さくなり、安定した降伏電圧が得られ
る。第５図において、（ｂ）は（ａ）のＹ−Ｙに沿って
の電界強度の度合を示す。
り規定されるPN接合は接合保護膜８により外部からの直
接の汚染から守られているが、空乏層10の形状は、接合
保護膜８上の電荷，接合保護膜８中の電荷より影響を受
け、表面近くの空乏層10の幅が内部での空乏層10の幅よ
り狭くなる。そのため、降状電圧は表面の空乏層10の幅
により決定されてしまい、所望の逆電圧阻止特性が得ら
れない。この問題を解決するにも上述したディプレッシ
ョンリング11が用いられる。ディプレッションリング11
を用いた構成は、前述した第５図のとおりである。ディ
プレッションリング11を新たに設けることにより、表面
付近での空乏層10の幅を十分に確保することができ、降
伏電圧は従来のように表面付近の空乏層10の幅により決
定されることがなく、所望の逆電圧阻止特性が得られ
る。また、表面付近の空乏層10の幅が内部の幅より狭く
ならないので、最大電界強度はディプレッションリング
11を設けない場合に比し小さくなる。そのため、空乏層
10が接合保護膜８上あるいは接合保護膜８中の電荷から
うける影響が小さくなり、安定した降伏電圧が得られ
る。第５図において、（ｂ）は（ａ）のＹ−Ｙに沿って
の電界強度の度合を示す。
従来、空乏層の曲率半径を大きくしたり、接合保護膜８
上の電荷及び接合保護膜８中の電荷から空乏層10が影響
を受けないようにするために、上記のような方法が取ら
れていた。
上の電荷及び接合保護膜８中の電荷から空乏層10が影響
を受けないようにするために、上記のような方法が取ら
れていた。
しかし、アノード領域３のａ部の曲率半径を大きくする
のち第３図及び第４図により説明した方法をとる場合、
１ケ所でもＰ型不純物の拡散の深さが浅くなりすぎた
り、深くなりすぎたりすると、その部分での空乏層10の
曲率半径が小さくなる。その結果、アノード電極６とカ
ソード電極７の間に逆電圧を印加すると前記曲率半径が
小さくなった部分で電界集中が生じ、所望の逆電圧阻止
特性が得られないという問題点が生じ、これを防止する
ために精緻な写真製版技術が必要であるという問題点が
あった。
のち第３図及び第４図により説明した方法をとる場合、
１ケ所でもＰ型不純物の拡散の深さが浅くなりすぎた
り、深くなりすぎたりすると、その部分での空乏層10の
曲率半径が小さくなる。その結果、アノード電極６とカ
ソード電極７の間に逆電圧を印加すると前記曲率半径が
小さくなった部分で電界集中が生じ、所望の逆電圧阻止
特性が得られないという問題点が生じ、これを防止する
ために精緻な写真製版技術が必要であるという問題点が
あった。
また、空乏層10の幅を適正に保つためにデプレッション
リング11を設ける場合、より安定した逆電圧阻止特性を
得るため以下のような構造にすることが提案されてい
る。すなわち、ディプレッションリング11を浅く形成す
ることである。こうすることにより、さらに空乏層10の
曲率半径を大きくし、より安定した逆電圧阻止特性が得
られる。しかし、一般にアノード領域３を構成するＰ型
不純物領域と、ディプレッションリング11を構成するＰ
型不純物領域は同時に形成される。そのため、上記よう
な構成にするためには、Ｐ型不純物を複数回に分けて行
い、別々にアノード領域３とディプレッションリング11
を形成する必要がある。この場合、工程数が増加し、製
造コストが上昇するという問題点があった。
リング11を設ける場合、より安定した逆電圧阻止特性を
得るため以下のような構造にすることが提案されてい
る。すなわち、ディプレッションリング11を浅く形成す
ることである。こうすることにより、さらに空乏層10の
曲率半径を大きくし、より安定した逆電圧阻止特性が得
られる。しかし、一般にアノード領域３を構成するＰ型
不純物領域と、ディプレッションリング11を構成するＰ
型不純物領域は同時に形成される。そのため、上記よう
な構成にするためには、Ｐ型不純物を複数回に分けて行
い、別々にアノード領域３とディプレッションリング11
を形成する必要がある。この場合、工程数が増加し、製
造コストが上昇するという問題点があった。
また、ディプレッションリング11を設ける領域は、ダイ
オード本体の機能を発揮するのに必要な領域（以下能動
領域という）に十分な面積を確保するために、できるだ
け小さいほうが望ましい。能動領域の面積はダイオード
の取扱う電圧・電流でほぼ決定されてしまい、能動領域
の面積を小さくするのは困難である。そのため、チップ
サイズの縮小、ひいては製品コストの軽減を測るのに最
も簡単な方法がディプレッションリング11の領域を小さ
くすることになる。しかし、上記の要望は、逆電圧阻止
特性の安定化という面から見ると相反する要望であり、
上記要望を取り入れると逆電圧阻止特性が不安定になる
という問題点があった。
オード本体の機能を発揮するのに必要な領域（以下能動
領域という）に十分な面積を確保するために、できるだ
け小さいほうが望ましい。能動領域の面積はダイオード
の取扱う電圧・電流でほぼ決定されてしまい、能動領域
の面積を小さくするのは困難である。そのため、チップ
サイズの縮小、ひいては製品コストの軽減を測るのに最
も簡単な方法がディプレッションリング11の領域を小さ
くすることになる。しかし、上記の要望は、逆電圧阻止
特性の安定化という面から見ると相反する要望であり、
上記要望を取り入れると逆電圧阻止特性が不安定になる
という問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、より安定した逆電圧阻止特性を有し、かつチ
ップサイズの小さい半導体装置を得ること、及び、より
簡単な方法で前記半導体装置を製造することができる製
造方法を得ることを目的とする。
たもので、より安定した逆電圧阻止特性を有し、かつチ
ップサイズの小さい半導体装置を得ること、及び、より
簡単な方法で前記半導体装置を製造することができる製
造方法を得ることを目的とする。
この発明に係る半導体装置は、第１導電型の基板と、基
板の一主面上に形成された第２導電型の第１の不純物領
域と、第１の不純物領域の外周部分を形成するように前
記基板の一主面上に形成され、不純物濃度が第１の不純
物領域より低い第２導電型の第２の不純物領域と、第２
の不純物領域から所定の距離を離し、かつ第２の不純物
領域をとり囲む形で前記基板の一主面上に帯状に形成さ
れたデプレッションリングたる不純物濃度が第１の不純
物領域よりも低い第２導電型の第３の不純物領域とを備
えている。
板の一主面上に形成された第２導電型の第１の不純物領
域と、第１の不純物領域の外周部分を形成するように前
記基板の一主面上に形成され、不純物濃度が第１の不純
物領域より低い第２導電型の第２の不純物領域と、第２
の不純物領域から所定の距離を離し、かつ第２の不純物
領域をとり囲む形で前記基板の一主面上に帯状に形成さ
れたデプレッションリングたる不純物濃度が第１の不純
物領域よりも低い第２導電型の第３の不純物領域とを備
えている。
この発明に係る半導体装置の製造方法は、不純物を導入
すべき領域に開口部に加えて非開口部を設けることによ
り不純物導入量を調整することができるマスクを用い、
前記基板の第1,第２及び第３の領域に前記第１の領域よ
りも前記第２及び第３の領域が不純物導入量が少なくな
るように、前記基板に第２導電型の不純物を導入する工
程と、不純物が導入された基板を熱処理することによ
り、第１の領域において第２導電型の第１の不純物領域
を形成するとともに、これと同時に第２の領域において
不純物濃度が第１の不純物領域の濃度より低く、第１の
不純物領域の外周部分を形成する第２導電型の第２の不
純物領域と、第３の領域において不純物濃度が第１の不
純物領域の濃度により低く、第２の不純物領域から所定
の距離を離し、かつ第２の不純物領域を取り囲む形で帯
状をなす第２導電型の第３の不純物領域とを形成する工
程とを備えている。
すべき領域に開口部に加えて非開口部を設けることによ
り不純物導入量を調整することができるマスクを用い、
前記基板の第1,第２及び第３の領域に前記第１の領域よ
りも前記第２及び第３の領域が不純物導入量が少なくな
るように、前記基板に第２導電型の不純物を導入する工
程と、不純物が導入された基板を熱処理することによ
り、第１の領域において第２導電型の第１の不純物領域
を形成するとともに、これと同時に第２の領域において
不純物濃度が第１の不純物領域の濃度より低く、第１の
不純物領域の外周部分を形成する第２導電型の第２の不
純物領域と、第３の領域において不純物濃度が第１の不
純物領域の濃度により低く、第２の不純物領域から所定
の距離を離し、かつ第２の不純物領域を取り囲む形で帯
状をなす第２導電型の第３の不純物領域とを形成する工
程とを備えている。
この発明に係る半導体装置では、基板と第１の領域間に
逆電圧をかけることにより生じる空乏層は、不純物濃度
の低い領域、つまり第２及び第３の不純物領域内まで伸
び、最大電界強度は小さくなる。
逆電圧をかけることにより生じる空乏層は、不純物濃度
の低い領域、つまり第２及び第３の不純物領域内まで伸
び、最大電界強度は小さくなる。
不純物を導入すべき領域に開口部に加えて非開口部を設
けることにより不純物導入量を調整することができるマ
スクを用い、基板の第1,第２及び第３の領域に第１の領
域よりも第２及び第３の領域の方が不純物導入量が少な
くなるように、基板に第２導電型の不純物を導入する。
その後、上記のようにして不純物が導入された基板に熱
処理を施し、第１の領域において第２導電型の第１の不
純物領域を形成するとともに、これと同時に第２及び第
３の領域において不純物濃度が第１の不純物領域の濃度
より低い第２導電型の第２及び第３の不純物領域を形成
する。
けることにより不純物導入量を調整することができるマ
スクを用い、基板の第1,第２及び第３の領域に第１の領
域よりも第２及び第３の領域の方が不純物導入量が少な
くなるように、基板に第２導電型の不純物を導入する。
その後、上記のようにして不純物が導入された基板に熱
処理を施し、第１の領域において第２導電型の第１の不
純物領域を形成するとともに、これと同時に第２及び第
３の領域において不純物濃度が第１の不純物領域の濃度
より低い第２導電型の第２及び第３の不純物領域を形成
する。
第１図はこの発明の一実施例を示す図であり、このうち
（ａ）は半導体装置の断面を示し、（ｂ）は（ａ）のＹ
−Ｙでの電界強度の度合を示す。第１図（ａ）におい
て、第５図に示した従来のダイオードとの相違点は、ア
ノード領域３を外周方向Ａに近づくほどＰ型不純物の濃
度を低くし、かつＰ型不純物の拡散の深さを徐々に浅く
したこと及びディプレッションリング11のＰ型不純物の
濃度を低くしたことである。その他の構成は従来のダイ
オードと同様である。
（ａ）は半導体装置の断面を示し、（ｂ）は（ａ）のＹ
−Ｙでの電界強度の度合を示す。第１図（ａ）におい
て、第５図に示した従来のダイオードとの相違点は、ア
ノード領域３を外周方向Ａに近づくほどＰ型不純物の濃
度を低くし、かつＰ型不純物の拡散の深さを徐々に浅く
したこと及びディプレッションリング11のＰ型不純物の
濃度を低くしたことである。その他の構成は従来のダイ
オードと同様である。
このようなダイオードのカソード電極６とアノード電極
７に逆電圧を印加したとする。ディプレッションリング
11のＰ型不純物濃度を低くし、かつ、アノード領域３の
外周方向ＡのＰ型不純物濃度を低くしているので、空乏
層10は第１図に示すようにディプレッションリング11内
及びアノード領域３内にまで大きく延びる。そのため、
従来と同じ設計サイズのディプレッションリング11を持
っていても最大電界強度は従来に比し小さくなり、従来
と同程度の最大電界強度を得ようとする場合は、従来に
比しディプレッションリング11の設置領域の幅を小さく
することができる。その結果、チップサイズは小さくな
り、製品コストの軽減が図れる。
７に逆電圧を印加したとする。ディプレッションリング
11のＰ型不純物濃度を低くし、かつ、アノード領域３の
外周方向ＡのＰ型不純物濃度を低くしているので、空乏
層10は第１図に示すようにディプレッションリング11内
及びアノード領域３内にまで大きく延びる。そのため、
従来と同じ設計サイズのディプレッションリング11を持
っていても最大電界強度は従来に比し小さくなり、従来
と同程度の最大電界強度を得ようとする場合は、従来に
比しディプレッションリング11の設置領域の幅を小さく
することができる。その結果、チップサイズは小さくな
り、製品コストの軽減が図れる。
また、アノード領域３において、外周方向Ａに近づくに
つれて徐々にＰ型不純物の拡散の深さを浅くし、曲率半
径を大きくなるようにしている。従って、従来のように
（第２図参照）ａ部分において、空乏層10の幅が狭くな
ることがなく、より平面接合に近くなる。そのためａ部
分での電界集中を防止でき、より安定な逆電圧阻止特性
を得ることができる。
つれて徐々にＰ型不純物の拡散の深さを浅くし、曲率半
径を大きくなるようにしている。従って、従来のように
（第２図参照）ａ部分において、空乏層10の幅が狭くな
ることがなく、より平面接合に近くなる。そのためａ部
分での電界集中を防止でき、より安定な逆電圧阻止特性
を得ることができる。
次に、上記のようなダイオードの製造方法について説明
する。N+基板１上にN-エピタキシャル層２を形成する。
次に、ガラスマスクパターンを用いＰ型不純物をN-エピ
タキシャル層２上に付着させる。このとき、Ｐ型の不純
物濃度を薄くしたい領域（アノード領域３の外周方向Ａ
の領域，デプレッションリング11となる領域）が細やか
なパターン（ストライプ状，短冊状，メッシュ状等）に
分割されたガラスマスクパターンを用いる（第４図
（ａ）参照）。このようなガラスマスクパターンを用い
一度に、Ｐ型不純物をN-エピタキシャル層２上の付着さ
せる。すると、単位面積あたりのＰ型不純物の付着量に
差が生じる。その後、長時間のドライブ拡散により、上
記パターンに従って分割して付着されたＰ型不純物を一
体化することにより、アノード領域３及びディプレッシ
ョンリング11を形成する。このようにして形成されたア
ノード領域３は、外周方向Ａに近づくほどＰ型の不純物
の濃度が低く、かつ、その拡散の深さが浅くなる。ま
た、ディプレッションリング11のＰ型不純物の濃度は、
従来より低くなる。その後、従来と同様、アノード電極
6,カソード電極7,接合保護膜8,電極９を形成する。上記
のような方法によると、一回の拡散工程による異なる濃
度と異なる拡散深さを有するアノード領域３とディプレ
ッションリング11が形成でき、作業工程増加によるコス
ト上昇はない。また、従来のように１カ所でもＰ型不純
物の拡散の深さが浅くなったり深くなったりすることに
よりアノード領域３の曲率半径が小さくなっても、ディ
プレッションリング11があるので、従来ほど電界集中は
生じず、逆電圧阻止特性が従来ほど悪化しない。また、
ディプレッションリング11の部分において、上記のよう
な現象が生じ、ディプレッションリング11の曲率半径が
小さくなっても、ディプレッションリング11はフローテ
ィング状態にあるので、逆電圧阻止特性には影響しな
い。従って、従来ほど精緻な写真製版技術は必要ない。
する。N+基板１上にN-エピタキシャル層２を形成する。
次に、ガラスマスクパターンを用いＰ型不純物をN-エピ
タキシャル層２上に付着させる。このとき、Ｐ型の不純
物濃度を薄くしたい領域（アノード領域３の外周方向Ａ
の領域，デプレッションリング11となる領域）が細やか
なパターン（ストライプ状，短冊状，メッシュ状等）に
分割されたガラスマスクパターンを用いる（第４図
（ａ）参照）。このようなガラスマスクパターンを用い
一度に、Ｐ型不純物をN-エピタキシャル層２上の付着さ
せる。すると、単位面積あたりのＰ型不純物の付着量に
差が生じる。その後、長時間のドライブ拡散により、上
記パターンに従って分割して付着されたＰ型不純物を一
体化することにより、アノード領域３及びディプレッシ
ョンリング11を形成する。このようにして形成されたア
ノード領域３は、外周方向Ａに近づくほどＰ型の不純物
の濃度が低く、かつ、その拡散の深さが浅くなる。ま
た、ディプレッションリング11のＰ型不純物の濃度は、
従来より低くなる。その後、従来と同様、アノード電極
6,カソード電極7,接合保護膜8,電極９を形成する。上記
のような方法によると、一回の拡散工程による異なる濃
度と異なる拡散深さを有するアノード領域３とディプレ
ッションリング11が形成でき、作業工程増加によるコス
ト上昇はない。また、従来のように１カ所でもＰ型不純
物の拡散の深さが浅くなったり深くなったりすることに
よりアノード領域３の曲率半径が小さくなっても、ディ
プレッションリング11があるので、従来ほど電界集中は
生じず、逆電圧阻止特性が従来ほど悪化しない。また、
ディプレッションリング11の部分において、上記のよう
な現象が生じ、ディプレッションリング11の曲率半径が
小さくなっても、ディプレッションリング11はフローテ
ィング状態にあるので、逆電圧阻止特性には影響しな
い。従って、従来ほど精緻な写真製版技術は必要ない。
なお、上記実施例ではダイオードについて説明したが、
トランジスタ，ゲートターンオフサイリスタ等のプレー
ナ等の電力用半導体素子にもこの発明は適用でき、上記
実施例と同様の効果が得られる。また、上記実施例にお
いて、Ｐ型とＮ型を逆にしてもよい。
トランジスタ，ゲートターンオフサイリスタ等のプレー
ナ等の電力用半導体素子にもこの発明は適用でき、上記
実施例と同様の効果が得られる。また、上記実施例にお
いて、Ｐ型とＮ型を逆にしてもよい。
以上のように、請求項１記載の半導体装置によれば、基
板の一主面上に形成され、不純物濃度が第１の不純物領
域より低い第２導電型の第２及び第３の不純物領域を備
えているので、基板と第１の不純物領域に逆電圧を印加
すると、基板と第１の不純物領域とにより規定されるPN
接合部より生じる空乏層は、第２及び第３の不純物領域
内まで伸び、最大電界強度が小さくなる。そのため、最
大電界強度を従来と同じに保つながら、チップサイズを
小さくすることができ、製品コストを軽減することがで
きるという効果がある。また、第２及び第３の不純物領
域を設けているので、空乏層の曲率半径が著しく小さく
なることがないとともに、表面からの影響により空乏層
の幅がせまくなることを防止することができ、安定した
逆電圧阻止特性が得られる。
板の一主面上に形成され、不純物濃度が第１の不純物領
域より低い第２導電型の第２及び第３の不純物領域を備
えているので、基板と第１の不純物領域に逆電圧を印加
すると、基板と第１の不純物領域とにより規定されるPN
接合部より生じる空乏層は、第２及び第３の不純物領域
内まで伸び、最大電界強度が小さくなる。そのため、最
大電界強度を従来と同じに保つながら、チップサイズを
小さくすることができ、製品コストを軽減することがで
きるという効果がある。また、第２及び第３の不純物領
域を設けているので、空乏層の曲率半径が著しく小さく
なることがないとともに、表面からの影響により空乏層
の幅がせまくなることを防止することができ、安定した
逆電圧阻止特性が得られる。
請求項２記載の半導体装置の製造方法によれば、第１導
電型の基板を準備する工程と、不純物を導入すべき領域
に開口部に加えて非開口部を設けることにより不純物導
入量が調整されるマスクを用い、前記基板の第1,第２及
び第３の領域に前記第１の領域よりも前記第２及び第３
の領域の方が不純物導入量が少なくなるように、前記基
板に第２導電型の不純物を導入する工程と、不純物が導
入された前記基板を熱処理することにより、前記第１の
領域において第２導電型の第１の不純物領域を形成する
とともに、これと同時に不純物濃度が前記第１の不純物
領域の濃度より低い第２導電型の第２及び第３の不純物
領域を形成する工程とを備えているので、第１の不純物
領域及び第2,第３の不純物領域を同一工程により同時に
形成でき、製造コストが上昇しないという効果があると
ともに、第２の不純物領域に加えて第３不純物領域を設
けているため、第３の不純物領域を設けない場合に比べ
て、上記の不純物導入工程においてさほど精緻な写真製
版技術を必要としないという効果がある。
電型の基板を準備する工程と、不純物を導入すべき領域
に開口部に加えて非開口部を設けることにより不純物導
入量が調整されるマスクを用い、前記基板の第1,第２及
び第３の領域に前記第１の領域よりも前記第２及び第３
の領域の方が不純物導入量が少なくなるように、前記基
板に第２導電型の不純物を導入する工程と、不純物が導
入された前記基板を熱処理することにより、前記第１の
領域において第２導電型の第１の不純物領域を形成する
とともに、これと同時に不純物濃度が前記第１の不純物
領域の濃度より低い第２導電型の第２及び第３の不純物
領域を形成する工程とを備えているので、第１の不純物
領域及び第2,第３の不純物領域を同一工程により同時に
形成でき、製造コストが上昇しないという効果があると
ともに、第２の不純物領域に加えて第３不純物領域を設
けているため、第３の不純物領域を設けない場合に比べ
て、上記の不純物導入工程においてさほど精緻な写真製
版技術を必要としないという効果がある。
第１図はこの発明の一実施例を示す図、第２図は従来の
ダイオードを示す断面図、第３図ないし第５図は第２図
に示したダイオードの改良ダイオードの問題点を説明す
るための図である。 図において、２はN-エピタキシャル層、３はアノード領
域、11はディプレッションリングである。 なお、各図中同一符号は同一または相当部分を示す。
ダイオードを示す断面図、第３図ないし第５図は第２図
に示したダイオードの改良ダイオードの問題点を説明す
るための図である。 図において、２はN-エピタキシャル層、３はアノード領
域、11はディプレッションリングである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】第１導電型の基板と、 前記基板の一主面上に形成された第２導電型の第１の不
純物領域と、 前記第１の不純物領域の外周部分を形成するように前記
基板の一主面上に形成され、不純物濃度が前記第１の不
純物領域より低い第２導電型の第２の不純物領域と、 前記第２の不純物領域から所定の距離を離し、かつ前記
第２の不純物領域を取り囲む形で前記基板の一主面上に
帯状に形成された不純物濃度が前記第１の不純物領域よ
り低い第２導電型の第３の不純物領域とを備えたことを
特徴とする半導体装置。 - 【請求項２】第１導電型の基板を準備する工程と、 不純物を導入すべき領域に開口部に加えて非開口部を設
けることにより不純物導入量を調整することができるマ
スクを用い、前記基板の第1,第２及び第３の領域に前記
第１の領域よりも前記第２及び第３の領域の方が不純物
導入量が少なくなるように、前記基板に第２導電型の不
純物を導入する工程と、 不純物が導入された前記基板を熱処理することにより、
前記第１の領域において第２導電型の第１の不純物領域
を形成するとともに、これと同時に前記第２の領域にお
いて不純物濃度が前記第１の不純物領域の濃度より低
く、前記第１の不純物領域の外周部分を形成する第２導
電型の第２の不純物領域と、前記第３の領域において不
純物濃度が前記第１の不純物領域の濃度より低く、前記
第２の不純物領域から所定の距離を離し、かつ前記第２
の不純物領域を取り囲む形で帯状をなす第２導電型の第
３の不純物領域とを形成する工程とを備える半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295241A JPH07105485B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295241A JPH07105485B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02142184A JPH02142184A (ja) | 1990-05-31 |
| JPH07105485B2 true JPH07105485B2 (ja) | 1995-11-13 |
Family
ID=17818043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295241A Expired - Lifetime JPH07105485B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105485B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661753A1 (en) * | 1994-01-04 | 1995-07-05 | Motorola, Inc. | Semiconductor structure with field limiting ring and method for making |
| US6870201B1 (en) | 1997-11-03 | 2005-03-22 | Infineon Technologies Ag | High voltage resistant edge structure for semiconductor components |
| AU2002351686B2 (en) * | 2002-01-15 | 2008-04-10 | Robert Bosch Gmbh | Semiconductor arrangement comprising a pn-transition and method for producing a semiconductor arrangement |
| JP2004281949A (ja) * | 2003-03-19 | 2004-10-07 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| JP6020317B2 (ja) | 2013-04-05 | 2016-11-02 | 三菱電機株式会社 | 半導体素子 |
-
1988
- 1988-11-22 JP JP63295241A patent/JPH07105485B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02142184A (ja) | 1990-05-31 |
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