JPH0697836B2 - Boost circuit - Google Patents
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- 230000008878 coupling Effects 0.000 claims description 11
- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、MOS型トランジスタを用いた昇圧回路に関す
るものである。Description: TECHNICAL FIELD The present invention relates to a booster circuit using a MOS transistor.
従来の技術 第２図に従来の昇圧回路を示す。第２図において、ダイ
オード接続した第１のMOS型トランジスタ10のアノード
に第１の回路動作用定電圧源端子Ｄを接続し、第２の回
路動作用定電圧源端子Ｃを第２のMOS型トランジスタ11
のドレインに接続し、第２のMOS型トランジスタのソー
スに第１のMOS型トランジスタ10のカソードを接続して
いる。さらにダイオード接続した第３のMOS型トランジ
スタ12のアノードに前記第１のMOS型トランジスタ10の
カソードを接続する。その第３のMOS型トランジスタ12
のカソードに、前記第２のMOS型トランジスタ11のゲー
トと、昇圧電位出力部Vout2および負荷容量15を接続す
る。そして前記第３のMOS型トランジスタ12のアノード
に結合容量14を介してクロックパルス源13を接続する。2. Prior Art FIG. 2 shows a conventional booster circuit. In FIG. 2, the first circuit operation constant voltage source terminal D is connected to the anode of the diode-connected first MOS type transistor 10, and the second circuit operation constant voltage source terminal C is connected to the second MOS type. Transistor 11
Of the first MOS type transistor 10 is connected to the source of the second MOS type transistor. Further, the cathode of the first MOS transistor 10 is connected to the anode of the diode-connected third MOS transistor 12. The third MOS type transistor 12
The gate of the second MOS transistor 11, the boosted potential output unit V out2 and the load capacitance 15 are connected to the cathode of the. Then, the clock pulse source 13 is connected to the anode of the third MOS type transistor 12 through the coupling capacitance 14.
この回路において、クロックパルス源13からのクロック
信号に応じて第２のMOS型トランジスタ11および第３のM
OS型トランジスタ12が交互にスイッチングをくり返し、
回路動作用定電圧源端子Ｃの電位と同等の電位が負荷容
量15にホールドされる。In this circuit, according to the clock signal from the clock pulse source 13, the second MOS transistor 11 and the third M-type transistor 11
OS type transistor 12 repeats switching alternately,
A potential equivalent to that of the circuit operation constant voltage source terminal C is held in the load capacitance 15.
第２図において、回路動作用定電圧源端子Ｃの電流シン
ク能力が小さい場合、ノードN2には、結合容量14を通じ
てクロックパルス源13のパルス振幅波形が乗る。ここ
で、クロックパルス源13の振幅をVDD、ノードN2の電圧
の振幅をΔＶとし、結合容量14の容量をCP、ノードN2の
浮遊容量をCSとすると、第２図に対する第３図に示す等
価回路から結合容量14の容量CPで生じる電荷が全てノー
ドN2に転送されるとすると、 CP(VDD−ΔＶ）＝CSΔＶ ……（１） と表わされる。なお、第３図の16はクロックパルス源を
示している。In FIG. 2, when the current sink capability of the circuit operation constant voltage source terminal C is small, the pulse amplitude waveform of the clock pulse source 13 is applied to the node N 2 through the coupling capacitance 14. Here, when the amplitude of the clock pulse source 13 is V DD , the amplitude of the voltage of the node N 2 is ΔV, the capacitance of the coupling capacitance 14 is C P , and the stray capacitance of the node N 2 is C S , If all the charges generated in the capacitance C P of the coupling capacitance 14 are transferred to the node N 2 from the equivalent circuit shown in FIG. 3, then C P (V DD −ΔV) = C S ΔV (1) Reference numeral 16 in FIG. 3 shows a clock pulse source.
この式から となる。From this formula Becomes
第２図における昇圧回路において、ノードN2の電位の振
幅のピーク値が、第２のMOS型トランジスタ11および第
３のMOS型トランジスタ12を通じて負荷容量15にホール
ドされる。したがって、回路動作用定電圧源端子Ｃの電
位VPに比べ、昇圧電位出力部Vout2に発生する電位はΔ
Ｖだけ高くなる。In the booster circuit shown in FIG. 2 , the peak value of the amplitude of the potential of the node N 2 is held in the load capacitance 15 through the second MOS type transistor 11 and the third MOS type transistor 12. Therefore, compared with the potential V P of the constant voltage source terminal C for circuit operation, the potential generated in the boosted potential output portion V out2 is Δ.
It becomes higher by V.
つぎに、第４図に示すように第２図に示した構成の昇圧
回路部が多段に結合されている場合、ノードN3の電圧の
振幅をΔVN、結合容量をCP1,CP2,……CPN、ノードN3の
浮遊容量をCSNとすると、第（１）式は と表わされ となる。Next, as shown in FIG. 4, when the booster circuits having the configuration shown in FIG. 2 are coupled in multiple stages, the amplitude of the voltage at the node N 3 is ΔV N , and the coupling capacitances are C P1 , C P2 , …… If C PN and the stray capacitance of node N 3 are C SN , equation (1) is Is expressed as Becomes
第（３）式から、CPMが大きくなれば右辺は小さくな
り、ΔVNはVDDに近づく。すなわち、第４図において、
昇圧する回路ブロックが増加し、クロックパルス源17に
対し結合容量CPNの数が増加すると、ノードN3の電圧の
振幅ΔVNも大きくなる。したがって、各昇圧回路部の出
力部V1,V2……，VNに発生する電位は回路動作用定電圧
源端子Ｅの電位VPに比べΔVN高くなる。すなわち第５図
に示すように、ノードN3の電圧の振幅がΔV1のときは、
昇圧ブロックの出力はVP＋ΔV1となる。同様にノードN3
の電圧の振幅がΔV2,ΔVNの場合VP＋ΔV2,VP＋ΔVNとな
る。ΔVNの最大値はVDDに近い値である。From the equation (3), when C PM increases, the right side decreases, and ΔV N approaches V DD . That is, in FIG.
When the number of circuit blocks to be boosted increases and the number of coupling capacitors C PN with respect to the clock pulse source 17 increases, the amplitude ΔV N of the voltage of the node N 3 also increases. Accordingly, the output unit V 1 of the respective step-up circuit unit, V 2 ......, potential generated in V N is [Delta] V N becomes higher than the potential V P of the circuit operation for a constant voltage source terminal E. That is, as shown in FIG. 5, when the voltage amplitude of the node N 3 is ΔV 1 ,
The output of the boost block is V P + ΔV 1 . Similarly for node N 3
When the amplitude of the voltage is ΔV 2 and ΔV N , it becomes V P + ΔV 2 and V P + ΔV N. The maximum value of ΔV N is close to V DD .
発明が解決しようとする問題点 第４図では、昇圧回路部のブロック数の増減によって回
路動作用定電圧源端子Ｅの電位VPは、ノードN3ではVPよ
りも高くなる。すなわち、ノードN3の電圧の振幅は第５
図に示すようにVP＋ΔV1,VP＋ΔV2……VP＋ΔVNとな
り、昇圧電位出力部V1〜VNに発生する電位はノードN3の
ピーク値がホールドされる関係から、VPより最大VDDレ
ベル高くなる。このことは昇圧回路部の増減によって、
回路動作用定電圧源端子Ｅの電位VPが昇圧電位出力部V1
〜VNに正しく伝達されないことを示し、昇圧に関して安
定な回路動作を得ることが困難となる。In the invention Figure 4 problem to be solved, potential V P of the step-up circuit of the block number of a constant voltage source terminal E for circuit operation by increasing or decreasing is higher than the node N 3 in V P. That is, the amplitude of the voltage of the node N 3 is the fifth
V P + ΔV 1 as shown in FIG., V P + ΔV 2 ...... V P + ΔV N becomes, the relationship potential generated in the boosting potential output unit V 1 ~V N is the peak value of the node N 3 is held, V Maximum V DD level higher than P. This is due to the increase and decrease of the booster circuit
The potential V P of the constant voltage source terminal E for circuit operation is the boosted potential output section V 1
Indicates not be properly transmitted to the ~V N, it is difficult to obtain a stable circuit operation with respect to the booster.
本発明は、半導体集積回路において、回路動作用定電圧
源の電位が昇圧回路部を通じて昇圧電位出力部に安定に
供給されるように構成した昇圧回路の提供を目的とする
ものである。It is an object of the present invention to provide a booster circuit in a semiconductor integrated circuit configured so that the potential of a constant voltage source for circuit operation is stably supplied to a boosted potential output section through the booster circuit section.
問題点を解決するための手段 本発明はダイオード接続した第１のMOS型トランジスタ
のアノードに第１の回路動作用定電圧源を接続し、前記
第１のMOS型トランジスタのカソードに第２のMOS型トラ
ンジスタのゲートを接続し、前記第２のMOS型トランジ
スタのドレイン電極を前記第１のMOS型トランジスタの
アノードに接続し、第２の回路動作用定電圧源をダイオ
ード接続した第３のMOS型トランジスタのアノードに接
続し、前記第３のMOS型トランジスタのカソードに第４
のMOS型トランジスタのソースを接続し、前記第４のMOS
型トランジスタのドレインを前記第２のMOS型トランジ
スタのソースに接続し、前記第３のMOS型トランジスタ
のカソードにダイオード接続した第５のMOS型トランジ
スタのアノードを接続し、前記第５のMOS型トランジス
タのカソードを前記第４のMOS型トランジスタのゲート
に接続し、前記第１のMOS型トランジスタのカソードお
よび前記第３のMOS型トランジスタのカソードをそれぞ
れ結合容量を介してパルス源に接続するとともに、前記
第４のMOS型トランジスタのゲートに出力部および負荷
容量を接続した構成を有する昇圧回路である。Means for Solving the Problems According to the present invention, a first circuit type constant voltage source is connected to the anode of a diode-connected first MOS type transistor, and a second MOS is connected to the cathode of the first MOS type transistor. Type MOS transistor in which the gate of the second type MOS transistor is connected, the drain electrode of the second type MOS transistor is connected to the anode of the first type MOS transistor, and the second constant voltage source for circuit operation is diode-connected. A fourth MOS transistor connected to the anode of the transistor and connected to the cathode of the third MOS transistor.
The source of the MOS transistor is connected to the fourth MOS
The drain of the MOS transistor is connected to the source of the second MOS transistor, the cathode of the third MOS transistor is connected to the anode of the fifth MOS transistor diode-connected, and the fifth MOS transistor is connected. Is connected to the gate of the fourth MOS-type transistor, the cathode of the first MOS-type transistor and the cathode of the third MOS-type transistor are respectively connected to a pulse source via a coupling capacitance, and It is a booster circuit having a configuration in which an output portion and a load capacitance are connected to the gate of a fourth MOS transistor.
作用 この昇圧回路によって、半導体装置内の回路に安定した
回路動作電位を供給することができる。Action The booster circuit can supply a stable circuit operating potential to the circuit in the semiconductor device.
実施例 以下、図面によって本発明の一実施例を詳細に説明す
る。第１図は本発明の一実施例の回路構成を示すもので
ある。Embodiment Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 shows a circuit configuration of an embodiment of the present invention.
ダイオード接続した第１のMOS型トランジスタ１のアノ
ードに第１の回路動作用定電圧源端子Ａを接続し、カソ
ードに第２のMOS型トランジスタ２のゲートを接続す
る。つぎに第２のMOS型トランジスタ２のドレインを第
１のMOS型トランジスタ１のアノードに接続する。第２
の回路動作用定電圧源端子Ｂをダイオード接続した第３
のMOS型トランジスタ３のアノードに接続し、カソード
に第４のMOS型トランジスタ４のソースを接続する。さ
らに、第４のMOS型トランジスタ４のドレインを第２のM
OS型トランジスタ２のソースに接続し、第３のMOS型ト
ランジスタ３のカソードに、ダイオード接続した第５の
MOS型トランジスタ５のアノードを接続するとともにそ
のカソードを第４のMOS型トランジスタ４のゲートに接
続する。そして、第１のMOS型トランジスタ１のカソー
ドおよび第３のMOS型トランジスタのカソードをそれぞ
れ結合容量６および８を介してクロックパルス源７に接
続し、第４のMOS型トランジスタ４のゲート電極に昇圧
電位出力部VOUT1および負荷容量９を接続する。なお、
前記MOS型トランジスタ１〜５はすべてエンハンスメン
ト型である。The first circuit type constant voltage source terminal A is connected to the anode of the diode-connected first MOS type transistor 1, and the gate of the second MOS type transistor 2 is connected to the cathode. Next, the drain of the second MOS type transistor 2 is connected to the anode of the first MOS type transistor 1. Second
The circuit-driving constant voltage source terminal B is diode-connected.
Is connected to the anode of the MOS transistor 3 and the cathode is connected to the source of the fourth MOS transistor 4. Further, the drain of the fourth MOS transistor 4 is connected to the second M
Connected to the source of the OS-type transistor 2 and connected to the cathode of the third MOS-type transistor 3 with a diode-connected fifth
The anode of the MOS transistor 5 is connected and the cathode thereof is connected to the gate of the fourth MOS transistor 4. The cathode of the first MOS-type transistor 1 and the cathode of the third MOS-type transistor are connected to the clock pulse source 7 via coupling capacitors 6 and 8, respectively, and the gate electrode of the fourth MOS-type transistor 4 is boosted. The potential output section V OUT1 and the load capacitance 9 are connected. In addition,
The MOS type transistors 1 to 5 are all enhancement type.
ダイオード接続した第１のMOS型トランジスタ１のしき
い値をVT，基板効果をΔVTとすると、第１の回路動作用
定電圧源端子Ａの電位VPは、ダイオードのカソード側で
はVP−VT−ΔVTとなる。そして、結合容量６を介するク
ロックパルス（振幅：VDDレベル）のハイレベルによっ
て第２のMOS型トランジスタ２のゲート電圧はVP−VT−
ΔVT＋VDDとなり、ソース電圧にはVPレベルが出力され
る。ここで、第１のMOS型トランジスタ２のゲート電圧
がVP−VT−ΔVT＋VDDとなることより、このトランジス
タをオフさせるためには、このソース電極がVP＋VDD以
上になることが必要となる。ところが、従来例で示した
ように第１図において、第２のMOS型トランジスタ２の
ソース電極（ノードN1）の電圧の振幅は、VDD以下であ
り、クロックパルスがハイレベルになると、第４のMOS
型トランジスタ４がオンし、第２のMOS型トランジスタ
２がオンする。このため、ノードN1にはVPレベルが出力
される。つぎにクロックパルスがロウレベルになると、
第４のMOS型トランジスタ４がオンし、ノードN1の電圧
の振幅がΔＶのとき、ノードN1はVP−ΔＶとなる。Assuming that the threshold value of the diode-connected first MOS transistor 1 is V T and the substrate effect is ΔV T , the potential V P of the first circuit operation constant voltage source terminal A is V P on the cathode side of the diode. −V T −ΔV T. Then, due to the high level of the clock pulse (amplitude: V DD level) passing through the coupling capacitor 6, the gate voltage of the second MOS transistor 2 is V P −V T −
It becomes ΔV T + V DD , and the V P level is output as the source voltage. Here, since the gate voltage of the first MOS type transistor 2 becomes V P −V T −ΔV T + V DD , in order to turn off this transistor, the source electrode becomes V P + V DD or more. Is required. However, as shown in the conventional example, in FIG. 1 , the amplitude of the voltage of the source electrode (node N 1 ) of the second MOS transistor 2 is V DD or less, and when the clock pulse becomes high level, 4 MOS
The type transistor 4 is turned on, and the second MOS type transistor 2 is turned on. Therefore, the V P level is output to the node N 1 . Next, when the clock pulse goes low,
Fourth MOS transistor 4 is turned on, when the amplitude of the voltage of the node N 1 is [Delta] V, the node N 1 becomes V P - [Delta] V.
そして、第１図に示す昇圧回路部が多段に結合された場
合、ノードN1の電圧の振幅は、第６図に示すようにVP−
ΔV1,VP−ΔV2……VP−ΔVNとなり、ピーク値は常にVP
レベルであり、下限がそれぞれ異なる。この点が従来例
とは異なる。When the booster circuit section shown in FIG. 1 is coupled in multiple stages, the amplitude of the voltage of the node N 1 is V P − as shown in FIG.
ΔV 1 , V P −ΔV 2 …… V P −ΔV N , and the peak value is always V P
It is a level and the lower limit is different. This point is different from the conventional example.
したがって、第１図においてダイオード接続した第５の
MOS型トランジスタ５の作用で、ノードN1のピーク値の
電圧がホールドされ、これが昇圧電位出力部VOUT2に出
力されるので、ノードN1のピーク値が常にVPであれば、
昇圧電位出力部VOUT2には一定の電位が出力される。こ
のことは、第１図に示される回路が回路動作用定電圧源
端子Ａの電流シンク能力に関係なしに、回路動作用定電
圧源端子Ａの電位VPを昇圧電位出力部VOUT2に安定に供
給できることを示すものである。Therefore, in FIG. 1, the fifth diode-connected fifth
The voltage of the peak value of the node N 1 is held by the action of the MOS transistor 5 and is output to the boosted potential output unit V OUT2. Therefore, if the peak value of the node N 1 is always V P ,
A constant potential is output to the boosted potential output section V OUT2 . This means that the circuit shown in FIG. 1 stabilizes the potential V P of the circuit operation constant voltage source terminal A to the boosted potential output section V OUT2 regardless of the current sink capability of the circuit operation constant voltage source terminal A. It can be supplied to.
発明の効果 以上説明したように本発明によれば、半導体装置の回路
に昇圧動作によって回路動作用定電圧源の電位を安定に
供給することができる。As described above, according to the present invention, the potential of the circuit operation constant voltage source can be stably supplied to the circuit of the semiconductor device by the boosting operation.
第１図は本発明の昇圧回路の一実施例を示す回路図、第
２図は従来の昇圧回路の回路図、第３図は本発明および
従来例の昇圧回路部の等価回路図、第４図は第２図に示
した従来の昇圧回路を多段結合した場合の回路図、第５
図は従来の昇圧回路の昇圧電位出力部の電位を定める電
圧振幅を示す図、第６図は第１図に示した本発明の一実
施例における昇圧電位出力部の電位を定める電圧振幅を
示す図である。 A,B,C,D,E……回路動作用定電圧源端子、6,8,14,CP,
CP1,CP2,CPN……結合容量、7,13,16,17……クロックパ
ルス源、１〜5,10〜12……MOS型トランジスタ、9,15…
…負荷容量、CS……浮遊容量、VOUT1,VOUT2……V1,V2,V
N……昇圧電位出力部、ブロック1,ブロック2,ブロック
３……昇圧回路部。FIG. 1 is a circuit diagram showing an embodiment of the booster circuit of the present invention, FIG. 2 is a circuit diagram of a conventional booster circuit, and FIG. 3 is an equivalent circuit diagram of the booster circuit section of the present invention and the conventional example. FIG. 5 is a circuit diagram of the conventional booster circuit shown in FIG.
FIG. 6 is a diagram showing the voltage amplitude which determines the potential of the boosted potential output part of the conventional booster circuit, and FIG. 6 is a diagram showing the voltage amplitude which determines the potential of the boosted potential output part in the embodiment of the present invention shown in FIG. It is a figure. A, B, C, D, E ... Constant voltage source terminals for circuit operation, 6,8,14, C P ,
C P1 , C P2 , C PN …… Coupling capacitance, 7,13,16,17 …… Clock pulse source, 1 to 5,10 to 12 …… MOS transistor, 9,15…
… Load capacitance, C S …… Stray capacitance, V OUT1 , V OUT2 …… V 1 , V 2 , V
N: Boosted potential output block, Block 1, Block 2, Block 3 ... Boosted circuit block.
Claims (1)
スタのアノードに第１の回路動作用定電圧源を接続し、
前記第１のMOS型トランジスタのカソードに第２のMOS型
トランジスタのゲートを接続し、前記第２のMOS型トラ
ンジスタのドレインを前記第１のMOS型トランジスタの
アノードに接続し、第２の回路動作用定電圧源を、ダイ
オード接続した第３のMOS型トランジスタのアノードに
接続し、前記第３のMOS型トランジスタのカソードに第
４のMOS型トランジスタのソースを接続し、前記第４のM
OS型トランジスタのドレインを前記第２のMOS型トラン
ジスタのソースに接続し、前記第３のMOS型トランジス
タのカソードに、ダイオード接続した第５のMOS型トラ
ンジスタのアノードを接続し、前記第５のMOS型トラン
ジスタのカソードを前記第４のMOS型トランジスタのゲ
ートに接続し、前記第１のMOS型トランジスタのカソー
ドおよび前記第３のMOS型トランジスタのカソードをそ
れぞれ結合容量を介してパルス源に接続するとともに、
前記第４のMOS型トランジスタのゲートに出力部および
負荷容量を接続した昇圧回路。1. A first circuit operation constant voltage source is connected to the anode of a diode-connected first MOS transistor.
A gate of the second MOS type transistor is connected to a cathode of the first MOS type transistor, a drain of the second MOS type transistor is connected to an anode of the first MOS type transistor, and a second circuit operation is performed. A constant voltage source for diode connection to the anode of the third MOS-type transistor connected to the diode, the cathode of the third MOS-type transistor to the source of the fourth MOS-type transistor, and the fourth M-type transistor.
The drain of the OS-type transistor is connected to the source of the second MOS-type transistor, the cathode of the third MOS-type transistor is connected to the anode of the fifth diode-connected MOS-type transistor, and the fifth MOS-type transistor is connected. The cathode of the first MOS transistor is connected to the gate of the fourth MOS transistor, and the cathode of the first MOS transistor and the cathode of the third MOS transistor are connected to a pulse source via a coupling capacitor. ,
A booster circuit in which an output portion and a load capacitance are connected to the gate of the fourth MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122930A JPH0697836B2 (en) | 1987-05-20 | 1987-05-20 | Boost circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122930A JPH0697836B2 (en) | 1987-05-20 | 1987-05-20 | Boost circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63290158A JPS63290158A (en) | 1988-11-28 |
| JPH0697836B2 true JPH0697836B2 (en) | 1994-11-30 |
Family
ID=14848129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62122930A Expired - Fee Related JPH0697836B2 (en) | 1987-05-20 | 1987-05-20 | Boost circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697836B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276466A (en) * | 1988-12-26 | 1990-11-13 | Matsushita Electric Ind Co Ltd | Booster circuit |
| JPH11308855A (en) | 1998-04-20 | 1999-11-05 | Nec Corp | Boosting circuit |
-
1987
- 1987-05-20 JP JP62122930A patent/JPH0697836B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPS63290158A (en) | 1988-11-28 |
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