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JPH0689118A - 電圧発生回路とその電圧発生方法 - Google Patents

電圧発生回路とその電圧発生方法

Info

Publication number
JPH0689118A
JPH0689118A JP5075555A JP7555593A JPH0689118A JP H0689118 A JPH0689118 A JP H0689118A JP 5075555 A JP5075555 A JP 5075555A JP 7555593 A JP7555593 A JP 7555593A JP H0689118 A JPH0689118 A JP H0689118A
Authority
JP
Japan
Prior art keywords
transistor
output
voltage
transistors
differential amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5075555A
Other languages
English (en)
Inventor
James R Hellums
アール．ヘルムス ジェームズ
Henry T Yung
ティン − ハング ヤング ヘンリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH0689118A publication Critical patent/JPH0689118A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

(57)【要約】 （修正有） 【目的】良好な安定性、帯域巾、スルーレート及び出力
インピーダンスを有し、かつ寸法が小さく、電源電流が
最小である、中間レール電圧源発生器を提供する。 【構成】電圧発生器は正・負入力と、第１出力と第２出
力とを備えた差動増巾器１８，２０を有する。高低電圧
レールＶＤＤ及びＶＳＳとの間に直列に接続されたソー
ス／ドレイン路を備えたトランジスタ４６及び４８を有
し、この接続点は差動増巾器の正入力となる。トランジ
スタ３８及び４２は前記第１及び第２の出力との間に直
列に接続されたソース／ドレイン路を有し、そのソース
は差動増巾器の負入力となる。トランジスタ３８のゲー
トは前記第１出力に、トランジスタ４０のゲートは前記
第２出力に接続される。前記高低電圧レールの間に直列
接続のソース／ドレイン路を有する１対の開ループ出力
トランジスタ４０及び４４が備えられ、ソースは共通に
接続され、低インピーダンス出力が得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全体的には、電子回路
に関する。さらに詳細にいえば、本発明は電圧発生回路
とその電圧発生方法に関する。
【０００２】
【従来の技術およびその問題点】アナログ装置を有し、
かつ、また単一の電源とアースとだけを用いた単一レー
ル集積回路は、典型的には、アナログ・アース（ＡＧＮ
Ｄ）電圧基準のためのオン・チップ中間電源電圧の発生
を必要とする。中間レール電圧を発生し、一方、低ＡＣ
インピーダンスを保持する、最近利用可能になった１つ
の方法は、半分の電源電圧を設定するために大きな抵抗
値のポリシリコン抵抗器を電圧分割器として用いること
であり、そして、ＡＧＮＤ電源をバッファするために電
圧フォロワ（すなわち、利得１を有するフィードバッ
ク）として構成された演算増幅器を用いることである。
けれども、利得１バッファ方式の場合、回路の安定性、
帯域幅、およびスルー・レートの間で重要な両立しえな
い条件を考慮に入れなければならない。直流の場合、演
算増幅器の閉ループ出力インピーダンスは、その開ルー
プ出力インピーダンス（ＣＭＯＳ装置では約１ＫΩ）を
ループ利得で除算しものに等しい。このループ利得で除
算した値の典型的な大きさは、１Ωの程度である。けれ
ども、利得１周波数において、およびそれを越えた周波
数において、演算増幅器の出力インピーダンスは、交流
開ループ・インピーダンスに近い。この交流開ループ・
インピーダンスは、典型的には、ＣＭＯＳ装置の場合、
１ＫΩ〜１０ＫΩの範囲内にあることができる。その結
果、中間レール電圧源発生器は動作が遅く、その利得１
帯域幅を越えた周波数には応答できないであろう。した
がって、高速クロック結合および高周波数雑音は、１つ
の問題点になる。
【０００３】ＣＭＯＳ回路は本来は静電容量的回路であ
るから、演算増幅器のＡＧＮＤ（アナログ・アース）出
力接続点は、大きな静電容量がそれに接続されることに
なるであろう。したがって、利得１安定性に対し、演算
増幅器は内部的に補償されなければならなく、このこと
はそのスルー性能を低下させる。また、スルー性能を向
上するためには、より大きな電流が要求される。したが
って、より多くの電力が消費される。最終的に、ＡＧＮ
Ｄ電圧発生器は静電容量性負荷を駆動しなければならな
く、したがって、帯域幅を比較的一定に保つために、補
償コンデンサＣC の値と演算増幅器の入力段階のトラン
スコンダクタンスｇm との比は、さらに大きな補償コン
デンサが必要である場合でも、一定のままでなければな
らない。したがって、トランスコンダクタンスｇm は、
補償コンデンサの値が大きくなる時、また増大しなけれ
ばならない。これらの設計変更のおのおのにより、中間
電源発生器の物理的寸法が増大し、および必要な電源の
電流が増大する。
【０００４】したがって、良好な安定性と、良好な帯域
幅と、良好なスルー・レートとを有し、一方同時に、物
理的寸法が比較的小さく、かつ、最小の電源電流を必要
とする、改良された中間レール電圧源発生器が要請され
る。
【０００５】
【問題点を解決するための手段】本発明により、正入力
と、負入力と、第１出力と、第２出力とを備えた差動増
幅器を有する、電圧発生回路が得られる。高電圧レール
と低電圧レールとの間に電流路を設定するため直列に接
続されたソース／ドレイン路を備えた第１トランジスタ
および第２トランジスタを有する、電圧分割器が備えら
れる。前記第１トランジスタおよび第２トランジスタ
は、前記電流路上の１つの接続点において中間電源電圧
を得るために、整合している。前記接続点は前記差動増
幅器の前記正入力に接続される。第３トランジスタおよ
び第４トランジスタは、前記差動増幅器の前記第１出力
と前記第２出力との間に直列に接続されたソース／ドレ
イン路を有し、および、前記第３トランジスタおよび前
記第４トランジスタのソースは前記差動増幅器の前記負
入力に接続される。前記第３トランジスタのゲートは前
記差動増幅器の前記第１出力に接続され、かつ、前記第
４トランジスタのゲートは前記差動増幅器の前記第２出
力に接続される。前記電圧レールの間に直列に接続され
たソース／ドレイン路を有する１対の開ループ出力トラ
ンジスタが備えられる。前記出力トランジスタのソース
は共通に接続され、それにより、前記電圧発生回路の低
インピーダンス出力が得られる。前記出力トランジスタ
の中の第１トランジスタは、前記差動増幅器の前記第１
出力に接続されたゲートを有し、かつ、前記第３トラン
ジスタに整合している。前記出力トランジスタの中の第
２トランジスタは、前記第２出力に接続されたゲートを
有し、かつ、前記第４トランジスタに整合している。
【０００６】本発明により、良好な安定性と、良好な帯
域幅と、良好なスルー・レートと、低出力インピーダン
スとを有し、一方同時に、物理的寸法が比較的小さく、
かつ、必要な電源電流が最小である、改良された中間レ
ール電圧源発生器が得られる。
【０００７】
【実施例】本発明の例示された実施例とその利点をさら
に完全に理解するために、下記において添付図面を参照
して、本発明が詳細に説明される。
【０００８】図１で１０で全体的に示されているのは、
中間レール（アナログ・アース）電圧発生回路である。
好ましい実施例では、発生器１０は、アース基準電圧を
必要とするアナログ装置を備えた集積回路の一部分とし
て、製造される。例示された実施例では、回路１０は高
レベル・レール（ＶDD）と低レベル・レール（ＶSS）と
の間で動作する。典型的には、高レベル・レール
（ＶDD）は＋５ボルトであり、そして低レベル・レール
（ＶSS）はアースである。けれども、回路１０は＋１０
ボルトと−０ボルトのような異なる電圧レールの間で用
いることも可能であり、そして、その際の動作は実質的
に同じであることを認識することは重要である。Ｐチヤ
ンネル電界効果トランジスタ１２、抵抗器１４、および
Ｎチヤンネル電界効果トランジスタ１６は、電界効果ト
ランジスタ１８、２０、２２、２４、２６、２８、３
０、３２、３４、および３６を備えた差動増幅器に対す
る電流源である。抵抗器１４は、シート抵抗値の大きい
ポリシリコン層、または、チップの上の拡散領域で作成
することができる。トランジスタ３６はテール電流装置
である。このテール電流装置は、トランジスタ１２を流
れる電流を、Ｐチヤンネル・トランジスタ１８および２
０により作成される差動対の中へ鏡映する。Ｎチヤンネ
ル・トランジスタ２２および２４により、トランジスタ
１８および２０の差動対に対する負荷装置が得られる。
Ｎチヤンネル・トランジスタ２６および２８は、トラン
ジスタ１８および２０により作成される差動対の出力に
おける電圧利得を増大するために用いられる、共通ソー
ス・トランジスタ増幅器である。Ｐチヤンネル・トラン
ジスタ３０および３２は、トランジスタ２６の電圧利得
をトランジスタ３８および４０のゲートに転送するのに
用いられる利得１電流ミラー装置である。トランジスタ
２８は、Ｐチヤンネル・トランジスタ４２および４４の
ゲートを直接に駆動する。Ｎチヤンネル・トランジスタ
３４は、トランジスタ２６の出力抵抗値を増大するのに
用いられるカスコード装置であり、それにより、チヤン
ネル長の変調効果が消去される。
【０００９】差動増幅器の正入力（トランジスタ２０の
ゲ−ト）は、同じ寸法の（整合された）ダイオード接続
Ｐチヤンネル・トランジスタ４６および４８により、中
間電源電圧に設定される。与えられた集積回路の製造に
対し、ゲート酸化物の厚さおよび単位面積当たりのゲー
ト静電容量のような因子は、チップ上のすべてのトラン
ジスタに対し事実上同じであるから、整合の問題、主と
して、トランジスタのチヤンネルの幅／長さの比を整合
させることと関係する。差動増幅器の負入力（トランジ
スタ１８のゲ−ト）は、トランジスタ３８および４２の
ソースの共通接続点に接続される。トランジスタ３８お
よび４２の両方共、またダイオード接続される。トラン
ジスタ３８および４２のゲートおよびドレインは、差動
増幅器の出力（トランジスタ２８および３２のドレイ
ン）により駆動される。トランジスタ１８のゲートへの
回路接続の負フイードバックは、トランジスタ３８およ
び４２の共通ソースを強制的に中間電源電圧にする。こ
の場合、トランジスタ３８をトランジスタ４０に整合さ
せることにより、およびトランジスタ４２をトランジス
タ４４に整合させることにより、出力を強制的に中間電
源電圧にする。トランジスタ４０および４４の共通ソー
スが、回路１０の低インピーダンス出力になる。例示さ
れた実施例の場合、トランジスタ３８および４２は、ト
ランジスタ４０および４４に対し、１：１０の比で整合
が行われる。この実施例では、トランジスタ４０はトラ
ンジスタ３８を流れる電流を電流利得１０でもって鏡映
し、およびトランジスタ４４はトランジスタ４２を流れ
る電流を電流利得１０でもって鏡映する。また別の実施
例では、トランジスタ３８および４２とトランジスタ４
０および４４との間の整合を変更することにより、電流
利得を調節することができる。整合をさらに改良するた
めに、トランジスタ４０および４４は、トランジスタ３
８および４２とおのおのの寸法が事実上等しい（すなわ
ち、チヤンネル幅対チヤンネル長の比が事実上等しい）
相似な一群のトランジスタとして製造することができ
る。例えば、例示された実施例では、トランジスタ３８
のチヤンネル長／チヤンネル幅比は１００／１であり、
したがって、１０００／１トランジスタの等価装置であ
るように、１０倍の１００／１トランジスタとして製造
されることが好ましい。
【００１０】出力で得られる中間電源電圧の唯一の変動
（エラー）は、トランスコンダクタンスと出力コンダク
タンスの差によるトランジスタ４０および４２のインピ
ーダンスのなんらかの不整合から生ずる。電源電圧の正
確に半分である電圧に比た時の回路出力のオフセット
は、もしこのオフセットが１０ミリボルトの程度である
ならば、重要な問題点ではない。それは、出力電圧が任
意の回路に対しアナログ・アースとして用いられるから
である。けれども、もし回路の出力でのオフセットが数
１００ミリボルトの程度またはそれ以上に増大するなら
ば、最大信号レベルでも小さな歪みしか有しない動作領
域は小さくなるであろう。出力トランジスタ４０および
４４は、それらがそれら自身の遷移周波数ｆT で動作す
るように、なんらかのフイードバック・ループの中に組
み込まれないことが好ましい。トランジスタ４０および
４４は非常に高い周波数で動作するように設計され、そ
して良好な過渡セトリング応答を有する。発生器１０の
小信号出力インピーダンスは、トランジスタ４０および
４４のソース・インピーダンスの並列接続インピーダン
スである。すなわち、下記の式により与えられる。
【００１１】
【数１】
【００１２】ここで、
【数２】 である。出力抵抗値ＲO は数十オームの程度であるよう
に設計され、および装置のｆT の近傍の周波数まで一定
であるように設計されることが好ましい。
【００１３】さらに、発生器１０の出力は開ループであ
るから、安定性の問題点を生ずることなく、図１のコン
デンサ５０のような非常に大きなコンデンサを接続する
ことができる。例えば、コンデンサ５０は１マイクロフ
ァラドの程度の静電容量を有するオフチップ・コンデン
サであることができ、そして、約１６０ＫＨｚおよびそ
れ以上で出力インピーダンスを約１オームにまで小さく
するのに用いることができる。発生器１０が用いられる
ことが好ましい集積回路は、発生器１０それ自身に対し
て提供される静電容量性負荷だけを有することができる
から、コンデンサ５０のような大きなオフチップ・コン
デンサは、高周波数効果によるなんらかのグリッチを回
復するために、電荷の貯蔵体として働くであろう。さら
に、もし回路１０が集積回路の一部分として用いられる
ならば、そしてコンデンサ５０がオフチップであるなら
ば、コンデンサ５０と導線フレーム誘導子から生ずるＬ
Ｃタンク回路のＱ値を小さくするために、抵抗器（図示
されていない）を回路出力と直列に付加できることが分
かるはずである。
【００１４】中間レール電圧発生器１０は、Ｎチヤンネ
ル・トランジスタ５２を通して信号
【外１】 により、消勢される。電力を節約するために、回路１０
の出力は高インピーダンス状態に進み、そしてＰチヤン
ネル・トランジスタ５４および５６は、コンデンサ５０
を帯電状態に保つために漏洩電流を供給することによ
り、出力を中間電源電圧の近くにクランプする。
【００１５】前記に示された本発明の範囲内において、
当業者にはすぐに分かるように、Ｐ−ｗｅｌｌ ＣＭＯ
Ｓ・Ｎチヤンネル装置とＰチヤンネル装置とが交換可能
であることを理解することは重要である。
【００１６】本発明とその利点が詳細に説明されたけれ
ども、本発明の範囲内において、種々の変更および種々
の置き換えの可能であることが理解されるはずである。
【００１７】以上の説明に関して更に以下の項を開示す
る。 （１） 正信号入力と、負信号入力と、第１出力と、第
２出力と、を有する差動増幅器と、高電圧レールと低電
圧レールとの間に電流路を設定するため直列に接続され
たソース／ドレイン路を備えた第１トランジスタおよび
第２トランジスタを有し、かつ、前記第１トランジスタ
および前記第２トランジスタが前記電流路上の１つの接
続点において中間電源電圧を得るために整合し、かつ、
前記接続点が前記正入力に接続された、電圧分割器回路
と、前記差動増幅器の前記第１出力と前記第２出力との
間に直列に接続されたソース／ドレイン路を有する第３
トランジスタおよび第４トランジスタであって、前記第
３トランジスタおよび前記第４トランジスタのソースが
前記差動増幅器の前記負入力に接続され、かつ、前記第
４トランジスタのゲートが前記第２出力に接続された、
前記第３トランジスタおよび前記第４トランジスタと、
前記電圧レールの間に直列に接続されたソース／ドレイ
ン路を有する１対の開ループ・トランジスタであって、
前記出力トランジスタのソースが相互に接続されて低イ
ンピーダンス出力となり、かつ、前記出力トランジスタ
の中の第１出力トランジスタが前記差動増幅器の前記第
１出力に接続されたゲートを有しかつ前記第３トランジ
スタに整合し、かつ、前記出力トランジスタの中の第２
出力トランジスタが前記第２出力に接続されたゲートを
有しかつ前記第４トランジスタに整合した、前記１対の
開ループ・トランジスタと、を有する電圧発生回路。
【００１８】（２） 第１項記載の電圧発生回路におい
て、ｎを正の整数として、前記出力トランジスタの中の
前記第１出力トランジスタが前記第３トランジスタのチ
ヤンネル幅対チヤンネル長比のｎ倍のチヤンネル幅対チ
ヤンネル長比を有し、かつ、前記出力トランジスタの中
の前記第２出力トランジスタが前記第４トランジスタの
チヤンネル幅対チヤンネル長比のｎ倍のチヤンネル幅対
チヤンネル長比を有する、前記電圧発生回路。
【００１９】（３） 第２項記載の電圧発生回路におい
て、前記出力トランジスタの中の前記第１出力トランジ
スタが前記第３トランジスタのチヤンネル幅対チヤンネ
ル長比に事実上等しいチヤンネル幅対チヤンネル長比を
おのおのが備えたｎ個の並列トランジスタを有し、か
つ、前記出力トランジスタの中の前記第２出力トランジ
スタが前記第４トランジスタのチヤンネル幅対チヤンネ
ル長比に事実上等しいチヤンネル幅対チヤンネル長比を
おのおのが備えたｎ個の並列トランジスタを有する、前
記電圧発生回路。
【００２０】（４） 第１項記載の電圧発生回路におい
て、前記第１トランジスタおよび前記第２トランジスタ
が事実上等しいチヤンネル幅対チヤンネル長比を備えた
第１ダイオード接続トランジスタおよび第２ダイオード
接続トランジスタを有し、かつ、前記接続点が前記第１
トランジスタのドレインと前記第２トランジスタのソー
スとに接続された、前記電圧発生回路。
【００２１】（５） 第１項記載の電圧発生回路におい
て、前記差動増幅器が第１差動トランジスタと第２差動
トランジスタとを備えた差動トランジスタ対であって、
前記第１差動トランジスタおよび第２差動トランジスタ
が前記電流源入力として前記電流源に共通に接続された
ソースを有し、かつ、前記第１差動トランジスタのゲー
トにより前記正入力が得られ、かつ、前記第２差動トラ
ンジスタのゲートにより前記負入力が得られる、前記差
動トランジスタ対と、前記第１差動トランジスタのドレ
インに接続されたゲートと、前記低電圧レールに接続さ
れたソースと、前記差動増幅器の前記第２出力を供給す
るドレインと、を有する第１電圧増幅器トランジスタ
と、前記第２差動トランジスタのドレインに接続された
ゲートと、前記低電圧レールに接続されたソースと、ド
レインと、を有する第２電圧増幅器トランジスタと、前
記第２電圧増幅器トランジスタの前記ドレインに接続さ
れたドレインおよびゲートと、前記高電圧電源レールに
接続されたソースと、を有する第１鏡映トランジスタ
と、前記第１鏡映トランジスタの前記ゲートに接続され
たゲートと、前記高電圧電源レールに接続されたソース
と、前記差動増幅器の前記第１出力を供給するドレイン
と、を有する第２鏡映トランジスタと、を有する、前記
電圧発生回路。
【００２２】（６） 第５項記載の電圧発生回路におい
て、前記第２電圧増幅器トランジスタの前記ドレインが
カスコード・トランジスタを通して前記第１鏡映トラン
ジスタに接続され、かつ、前記カスコード・トランジス
タが、前記第２電圧増幅器トランジスタの前記ドレイン
に接続されたソースと、前記第１鏡映トランジスタの前
記ドレインに接続されたドレインと、前記接続点に接続
されたゲートと、を有する、前記電圧発生回路。
【００２３】（７） 第１項記載の電圧発生回路におい
て、前記差動増幅器が前記電圧レールの間に直列に接続
された電流路を有する１対のトランジスタを備えた電流
源に接続された電流源入力を有する、前記電圧発生回
路。
【００２４】（８） 第７項記載の電圧発生回路におい
て、前記電流源を有するトランジスタの前記対の前記電
流路が抵抗器により接続された、前記電圧発生回路。
【００２５】（９） 第７項記載の電圧発生回路におい
て、前記電流源が電流鏡映トランジスタを通して前記電
流源入力に接続された、前記電圧発生回路。
【００２６】（１０） 第７項記載の電圧発生回路にお
いて、前記電流源の中に備えられたトランジスタの前記
対を前記電圧レールの中の１つの電圧レールに選択的に
接続する電力制御装置と、前記高電圧レールに接続され
た第１クランピング・トランジスタと、前記低電圧レー
ルを前記回路の前記出力に接続する第２クランピング・
トランジスタと、を有し、かつ、第１クランピング・ト
ランジスタと第２クランピング・トランジスタとにより
前記出力へのリンケージ電流が得られる、前記電圧発生
回路。
【００２７】（１１） 正信号入力と、負信号入力と、
第１出力と、第２出力とを有する差動増幅器と、第１電
圧源と第２電圧源との間に接続され、かつ、前記差動増
幅器の前記正入力に予め選定された電圧を供給する、電
圧分割器回路と、おのおのが電流路と制御端子とを有す
る第１トランジスタおよび第２トランジスタであって、
前記第１トランジスタおよび前記第２トランジスタの前
記電流路が前記増幅器の前記第１出力と前記第２出力と
の間に直列に接続され、かつ、前記第１トランジスタの
前記制御端子が前記増幅器の前記第１出力に接続され、
かつ、前記第２トランジスタの前記制御端子が前記第２
出力に接続され、かつ、前記電流路を接続する接続点が
前記差動増幅器の前記負入力にさらに接続される、前記
第１トランジスタおよび前記第２トランジスタと、前記
電圧源の間に直列に接続された電流路を有して接続され
た第３トランジスタおよび第４トランジスタであって、
前記第３トランジスタおよび前記第４トランジスタの前
記電流路を接続する接続点により前記電圧発生回路のた
めの出力が得られ、かつ、前記第３トランジスタが前記
増幅器の前記第１出力に接続されかつ前記第１トランジ
スタと電流ミラーとして整合した制御端子を有し、か
つ、前記第４トランジスタが前記増幅器の前記第２出力
に接続されかつ前記第２トランジスタに対し電流ミラー
として整合した制御端子を有する、前記第３トランジス
タおよび前記第４トランジスタと、を有する、電圧発生
回路。
【００２８】（１２） 第１１項記載の電圧発生回路に
おいて、前記電圧分割器回路が前記電圧源の間に直列に
接続された電流路を備えた第１トランジスタおよび第２
トランジスタを有し、かつ、前記第１トランジスタおよ
び前記第２トランジスタが前記電流路を接続する接続点
で前記予め選定された電圧を供給するように整合した、
前記電圧発生回路。
【００２９】（１３） 第１１項記載の電圧発生回路に
おいて、前記第１トランジスタと前記第２トランジスタ
と前記第３トランジスタと前記第４トランジスタが電界
効果トランジスタである、前記電圧発生回路。
【００３０】（１４） 第１３項記載の電圧発生回路に
おいて、前記第３トランジスタが前記第１トランジスタ
のチヤンネル幅対チヤンネル長比のｎ倍のチヤンネル幅
対チヤンネル長比を有し、かつ、前記第４トランジスタ
が前記第２トランジスタのチヤンネル幅対チヤンネル長
比のｎ倍のチヤンネル幅対チヤンネル長比を有する、前
記電圧発生回路。
【００３１】（１５） 第１１項記載の電圧発生回路に
おいて、前記トランジスタと前記第４トランジスタが整
合している、前記電圧発生回路。
【００３２】（１６） 第１１項記載の電圧発生回路に
おいて、ｎを正の整数として、前記第３トランジスタが
前記第１トランジスタの中を流れる電流を事実上電流利
得ｎをもって鏡映し、かつ、前記第４トランジスタが前
記第２トランジスタの中を流れる電流を事実上電流利得
ｎをもって鏡映する、前記電圧発生回路。
【００３３】（１７） 選定された中間レール電圧に接
続された正入力と、負入力と、第１出力と、第２出力
と、を有する差動増幅器と、前記差動増幅器の前記出力
の間に電流路を設定するダイオード接続された１対のト
ランジスタであって、前記トランジスタ対のソースが前
記負入力に接続され、かつ、前記対の中の第１トランジ
スタのゲートおよびドレインが前記第１出力により駆動
され、かつ、前記対の中の第２トランジスタのゲートお
よびドレインが前記第２出力により駆動される、ダイオ
ード接続された前記１対のトランジスタと、前記高電圧
レールと前記低電圧レールとの間に電流路を設定する１
対の出力トランジスタであって、前記出力トランジスタ
の中の第１出力トランジスタが前記ダイオード接続され
たトランジスタの中の前記第１トランジスタを流れる電
流を鏡映し、かつ、前記出力トランジスタの中の第２出
力トランジスタが前記ダイオード接続されたトランジス
タの中の前記第２トランジスタを流れる電流を鏡映し、
かつ、前記出力トランジスタのおのおのの電流利得が事
実上同じである、前記１対の出力トランジスタと、を有
する電圧発生器。
【００３４】（１８） 第１電圧レールと第２電圧レー
ルとの間で動作する電圧分割器を用いて中間レール電圧
を発生する段階と、前記レール電圧を差動増幅器の正入
力に印加する段階と、前記差動増幅器の第１出力と第２
出力との間にダイオード接続された１対のトランジスタ
で電流路を設定する段階であって、前記対の中の第１ト
ランジスタのゲートおよびドレインが前記差動増幅器の
前記第１出力により駆動され、かつ、前記対の中の第２
トランジスタのゲートおよびドレインが前記差動増幅器
の前記第２出力により駆動され、かつ、前記差動増幅器
のソースが前記差動増幅器の負入力に接続された、前記
電流路を設定する前記段階と、前記電圧レールの間に１
対の共通ソース出力トランジスタで電流路を設定する段
階であって、前記出力トランジスタの中の第１トランジ
スタが前記ダイオード接続されたトランジスタの中の第
１トランジスタを流れる電流を鏡映し、かつ、前記出力
トランジスタの中の第２トランジスタが前記ダイオード
接続されたトランジスタの中の第２トランジスタを流れ
る電流を鏡映し、かつ、前記出力トランジスタ対のおの
おのの電流利得が事実上同じに選定された、前記電流路
を設定する前記段階と、を有する、アナログ・アース電
圧の発生法。
【００３５】（１９） 第１８項記載の方法において、
中間レール電圧を発生する前記段階がダイオード接続さ
れたトランジスタを備えた電圧分割器を用いた段階を有
する、前記方法。
【００３６】（２０） 本発明により、正入力と、負入
力と、第１出力と、第２出力と、を備えた差動増幅器を
有する電圧発生器が得られる。 高電圧レールＶDDと低
電圧レールＶSSとの間に電流路を設定するために直列に
接続されたソース／ドレイン路を備えた第１トランジス
タ４６および第２トランジスタ４８を有する、電圧分割
器が備えられる。前記第１トランジスタ４６および第２
トランジスタ４８は、前記電流路上の１つの接続点にお
いて中間電源電圧を得るために、整合している。前記接
続点は、前記差動増幅器の前記正入力に接続される。第
３トランジスタ３８および第４トランジスタ４２は、前
記差動増幅器の前記第１出力と前記第２出力との間に直
列に接続されたソース／ドレイン路を有し、および、前
記第３トランジスタ３８および前記第４トランジスタ４
２のソースは前記差動増幅器の前記負入力に接続され
る。前記第３トランジスタ３８のゲートは前記差動増幅
器の前記第１出力に接続され、かつ、前記第４トランジ
スタ４２のゲートは前記差動増幅器の前記第２出力に接
続される。前記電圧レールの間に直列に接続されたソー
ス／ドレイン路を有する１対の開ループ出力トランジス
タ４０および４４が備えられる。前記出力トランジスタ
４０および４４のソースは共通に接続され、それによ
り、前記電圧発生回路のための低インピーダンス出力が
得られる。前記出力トランジスタ４０および４４の中の
第１トランジスタは、前記差動増幅器の前記第１出力に
接続されたゲートを有し、かつ、前記第３トランジスタ
３８に整合している。前記出力トランジスタ４０および
４４の中の第２トランジスタは、前記第２出力に接続さ
れたゲートを有し、かつ、前記第４トランジスタ４２に
整合している。
【図面の簡単な説明】
【図１】本発明による電圧発生回路の概要電気回路図。
【符号の説明】
１８、２０、２２、２４、２６、２８、３０、３２、３
４、３６ 差動増幅器 ４６、４８ 電圧分割器回路 ４０、４４ １対の開放ループ出力トランジスタ ４６ 第１トランジスタ ４８ 第２トランジスタ ３８ 第３トランジスタ ４２ 第４トランジスタ １２、１４、１６ 電流源

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 正信号入力と、負信号入力と、第１出力
    と、第２出力とを有する差動増幅器と、 高電圧レールと低電圧レールとの間に電流路を設定する
    ため直列に接続されたソース／ドレイン路を備えた第１
    トランジスタおよび第２トランジスタを有し、かつ、前
    記第１トランジスタおよび前記第２トランジスタが前記
    電流路上の１つの接続点において中間電源電圧を得るた
    めに整合し、かつ、前記接続点が前記正入力に接続され
    た、電圧分割器回路と、 前記差動増幅器の前記第１出力と前記第２出力との間に
    直列に接続されたソース／ドレイン路を有する第３トラ
    ンジスタおよび第４トランジスタであって、前記第３ト
    ランジスタおよび前記第４トランジスタのソースが前記
    差動増幅器の前記負入力に接続され、かつ、前記第４ト
    ランジスタのゲートが前記第２出力に接続された、前記
    第３トランジスタおよび前記第４トランジスタと、 前記電圧レールの間に直列に接続されたソース／ドレイ
    ン路を有する１対の開ループ・トランジスタであって、
    前記出力トランジスタのソースが相互に接続されて低イ
    ンピーダンス出力となり、かつ、前記出力トランジスタ
    の中の第１出力トランジスタが前記差動増幅器の前記第
    １出力に接続されたゲートを有しかつ前記第３トランジ
    スタに整合し、かつ、前記出力トランジスタの中の第２
    出力トランジスタが前記第２出力に接続されたゲートを
    有しかつ前記第４トランジスタに整合した、前記１対の
    開ループ・トランジスタと、を有する電圧発生回路。
  2. 【請求項２】 第１電圧レールと第２電圧レールとの間
    で動作する電圧分割器を用いて中間レール電圧を発生す
    る段階と、 前記レール電圧を差動増幅器の正入力に印加する段階
    と、 前記差動増幅器の第１出力と第２出力との間にダイオー
    ド接続された１対のトランジスタで電流路を設定する段
    階であって、前記対の中の第１トランジスタのゲートお
    よびドレインが前記差動増幅器の前記第１出力により駆
    動され、かつ、前記対の中の第２トランジスタのゲート
    およびドレインが前記差動増幅器の前記第２出力により
    駆動され、かつ、前記差動増幅器のソースが前記差動増
    幅器の負入力に接続された、前記電流路を設定する前記
    段階と、 前記電圧レールの間に１対の共通ソース出力トランジス
    タで電流路を設定する段階であって、前記出力トランジ
    スタの中の第１トランジスタが前記ダイオード接続され
    たトランジスタの中の第１トランジスタを流れる電流を
    鏡映し、かつ、前記出力トランジスタの中の第２トラン
    ジスタが前記ダイオード接続されたトランジスタの中の
    第２トランジスタを流れる電流を鏡映し、かつ、前記出
    力トランジスタ対のおのおのの電流利得が事実上同じに
    選定された、前記電流路を設定する前記段階と、を有す
    る、アナログ・アース電圧の発生法。
JP5075555A 1992-04-01 1993-04-01 電圧発生回路とその電圧発生方法 Pending JPH0689118A (ja)

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EP0564225A3 (en) 1993-11-10
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