JPH0685673A - 映像信号ａ／ｄ変換器 - Google Patents
映像信号ａ／ｄ変換器Info
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- JPH0685673A JPH0685673A JP4233214A JP23321492A JPH0685673A JP H0685673 A JPH0685673 A JP H0685673A JP 4233214 A JP4233214 A JP 4233214A JP 23321492 A JP23321492 A JP 23321492A JP H0685673 A JPH0685673 A JP H0685673A
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- 238000001514 detection method Methods 0.000 claims abstract description 28
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- Compression Or Coding Systems Of Tv Signals (AREA)
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Abstract
(57)【要約】
【目的】入力映像信号レベルに最適な入力ダイナミック
レンジを得ることにある。 【構成】入力した映像信号ＳＩＮをクランプ回路１にお
いて第１の基準電源ＶREF １でクランプし、それをＮビ
ットＡ／Ｄ変換部２でＡ／Ｄ変換する。その出力の最大
信号レベルを信号レベル検出回路３で検出し、Ｄ／Ａ変
換部４を介して加算器５に供給する。この加算器５では
第１の基準電源ＶREF １にＤ／Ａ変換部４からの出力を
加算し、その出力をＡ／Ｄ変換部２への第２の基準電源
ＶREF ２とする。これら第１，第２の基準電源Ｖ
REF １，ＶREF ２はそれぞれＡ／Ｄ変換器の入力ダイナ
ミックレンジの下限電圧，上限電圧であり、上限電圧Ｖ
REF ２が入力信号レベルに対応して変化するので、入力
信号レベルに応じた最適なＡ／Ｄ変換器の入力ダイナミ
ックレンジを得ることが出来る。
レンジを得ることにある。 【構成】入力した映像信号ＳＩＮをクランプ回路１にお
いて第１の基準電源ＶREF １でクランプし、それをＮビ
ットＡ／Ｄ変換部２でＡ／Ｄ変換する。その出力の最大
信号レベルを信号レベル検出回路３で検出し、Ｄ／Ａ変
換部４を介して加算器５に供給する。この加算器５では
第１の基準電源ＶREF １にＤ／Ａ変換部４からの出力を
加算し、その出力をＡ／Ｄ変換部２への第２の基準電源
ＶREF ２とする。これら第１，第２の基準電源Ｖ
REF １，ＶREF ２はそれぞれＡ／Ｄ変換器の入力ダイナ
ミックレンジの下限電圧，上限電圧であり、上限電圧Ｖ
REF ２が入力信号レベルに対応して変化するので、入力
信号レベルに応じた最適なＡ／Ｄ変換器の入力ダイナミ
ックレンジを得ることが出来る。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
に映像信号Ａ／Ｄ変換器に関する。
に映像信号Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来の映像信号Ａ／Ｄ変換器は、入力映
像信号をクランプし、そのクランプした値と基準電圧と
を比較しながらＡ／Ｄ変換を行っている。
像信号をクランプし、そのクランプした値と基準電圧と
を比較しながらＡ／Ｄ変換を行っている。
【０００３】図５はかかる従来の一例を示す映像信号Ａ
／Ｄ変換器の概略ブロック図である。図５に示すよう
に、従来の映像信号Ａ／Ｄ変換器は映像信号ＳＩＮを入
力し且つこの映像信号ＳＩＮの基準となる部分、例えば
基準黒レベル（以下、ＯＢ）やシンクチップなとを電圧
源ＶREF １の電圧値になるようにクランプ又はレベルシ
フトするクランプ回路１と、このクランプ回路１の出力
である映像信号を入力し且つＮビットでＡ／Ｄ変換する
ＮビットＡ／Ｄ変換部２と、このＮビットＡ／Ｄ変換部
２の変換する入力電圧範囲（以下、ダイナミックレン
ジ）を決定する第１，第２の電圧源ＶREF １，ＶREF ２
とを有している。このＡ／Ｄ変換回路において、入力信
号ＳＩＮがクランプ回路１に入力されると、ＯＢのタイ
ミングで入力されるパルスＰＬＳのタイミングにより、
映像信号ＯＢの部分は、第１の電圧源ＶREF １と同じ電
圧値となる。また、ＮビットＡ／Ｄ変換部２はクランプ
回路１の出力信号と、ＮビットＡ／Ｄ変換部２のダイナ
ミックレンジの下限を決定する第１の電圧源ＶREF １
と、ダイナミックレンジの上限を決定する第２の電圧源
ＶREF ２とを入力するが、入力信号の最低レベルはクラ
ンプ電圧（＝第１の電圧源ＶREF １) であるので、第２
の電圧源ＶREF ２は、ＶREF ２＝ＶREF １＋入力信号の
最大振幅値で決定される。
／Ｄ変換器の概略ブロック図である。図５に示すよう
に、従来の映像信号Ａ／Ｄ変換器は映像信号ＳＩＮを入
力し且つこの映像信号ＳＩＮの基準となる部分、例えば
基準黒レベル（以下、ＯＢ）やシンクチップなとを電圧
源ＶREF １の電圧値になるようにクランプ又はレベルシ
フトするクランプ回路１と、このクランプ回路１の出力
である映像信号を入力し且つＮビットでＡ／Ｄ変換する
ＮビットＡ／Ｄ変換部２と、このＮビットＡ／Ｄ変換部
２の変換する入力電圧範囲（以下、ダイナミックレン
ジ）を決定する第１，第２の電圧源ＶREF １，ＶREF ２
とを有している。このＡ／Ｄ変換回路において、入力信
号ＳＩＮがクランプ回路１に入力されると、ＯＢのタイ
ミングで入力されるパルスＰＬＳのタイミングにより、
映像信号ＯＢの部分は、第１の電圧源ＶREF １と同じ電
圧値となる。また、ＮビットＡ／Ｄ変換部２はクランプ
回路１の出力信号と、ＮビットＡ／Ｄ変換部２のダイナ
ミックレンジの下限を決定する第１の電圧源ＶREF １
と、ダイナミックレンジの上限を決定する第２の電圧源
ＶREF ２とを入力するが、入力信号の最低レベルはクラ
ンプ電圧（＝第１の電圧源ＶREF １) であるので、第２
の電圧源ＶREF ２は、ＶREF ２＝ＶREF １＋入力信号の
最大振幅値で決定される。
【０００４】図６は図５における入力信号の波形図であ
る。図６に示すように、映像信号Ａ／Ｄ変換器におい
て、例えば標準１００％信号に対し、最大振幅として８
００％信号が入力される場合、第２の基準電圧源ＶREF
２は、 ＶREF ２＝ＶREF １＋８×（１００％信号の振幅） に設定することにより、０〜８００％信号をＡ／Ｄ変換
することができる。かかるＡ／Ｄ変換器の分解能は、８
００％信号で（２N −１）階調で、また１００％では、
（２N −１）／８階調でＡ／Ｄ変換を行うことができ
る。
る。図６に示すように、映像信号Ａ／Ｄ変換器におい
て、例えば標準１００％信号に対し、最大振幅として８
００％信号が入力される場合、第２の基準電圧源ＶREF
２は、 ＶREF ２＝ＶREF １＋８×（１００％信号の振幅） に設定することにより、０〜８００％信号をＡ／Ｄ変換
することができる。かかるＡ／Ｄ変換器の分解能は、８
００％信号で（２N −１）階調で、また１００％では、
（２N −１）／８階調でＡ／Ｄ変換を行うことができ
る。
【０００５】
【発明が解決しようとする課題】上述した従来の映像信
号Ａ／Ｄ変換器は、入力される信号レベルによってＡ／
Ｄ変換の分解能が異なる。特に、最大振幅に対応してＡ
／Ｄ変換器の入力ダイナミックレンジを設定すると、標
準信号振幅時の分解能を低下させることになり、Ａ／Ｄ
変換器を十分に生かすことが出来ないという欠点があ
る。
号Ａ／Ｄ変換器は、入力される信号レベルによってＡ／
Ｄ変換の分解能が異なる。特に、最大振幅に対応してＡ
／Ｄ変換器の入力ダイナミックレンジを設定すると、標
準信号振幅時の分解能を低下させることになり、Ａ／Ｄ
変換器を十分に生かすことが出来ないという欠点があ
る。
【０００６】本発明の目的は、かかる入力される映像信
号レベルに最適な入力ダイナミックレンジを実現できる
映像信号Ａ／Ｄ変換器を提供することにある。
号レベルに最適な入力ダイナミックレンジを実現できる
映像信号Ａ／Ｄ変換器を提供することにある。
【０００７】
【課題を解決するための手段】本発明の映像信号Ａ／Ｄ
変換器は、入力する映像信号の基準になる部分を第１の
基準電圧源の電圧値にクランプするクランプ回路と、前
記クランプ回路の出力と第２の基準電圧源および前記第
１の基準電圧源の電圧値を入力し且つ前記第１，第２の
基準電圧源の電圧間で前記クランプ回路の出力をアナロ
グ・ディジタル変換するＮビットのＡ／Ｄ変換部と、変
換されたＮビットの映像データの一定期間毎の映像信号
の最大レベルを検出する信号レベル検出回路と、前記信
号レベル検出回路の検出結果をディジタル・アナログ変
換するＮビットのＤ／Ａ変換部とを有し、前記Ｎビット
のＤ／Ａ変換部の出力電圧および前記第１の基準電圧源
の電圧値を加算することにより、前記ＮビットのＡ／Ｄ
変換部に対する前記第２の基準電圧源として入力するよ
うに構成される。
変換器は、入力する映像信号の基準になる部分を第１の
基準電圧源の電圧値にクランプするクランプ回路と、前
記クランプ回路の出力と第２の基準電圧源および前記第
１の基準電圧源の電圧値を入力し且つ前記第１，第２の
基準電圧源の電圧間で前記クランプ回路の出力をアナロ
グ・ディジタル変換するＮビットのＡ／Ｄ変換部と、変
換されたＮビットの映像データの一定期間毎の映像信号
の最大レベルを検出する信号レベル検出回路と、前記信
号レベル検出回路の検出結果をディジタル・アナログ変
換するＮビットのＤ／Ａ変換部とを有し、前記Ｎビット
のＤ／Ａ変換部の出力電圧および前記第１の基準電圧源
の電圧値を加算することにより、前記ＮビットのＡ／Ｄ
変換部に対する前記第２の基準電圧源として入力するよ
うに構成される。
【０００８】また、本発明の映像信号Ａ／Ｄ変換器は、
入力する映像信号の基準になる部分を第１の基準電圧源
の電圧値にクランプするクランプ回路と、前記クランプ
回路の出力と第２の基準電圧源および前記第１の基準電
圧源の電圧値を入力し且つ前記第１，第２の基準電圧源
の電圧間で前記クランプ回路の出力をアナログ・ディジ
タル変換するＮビットのＡ／Ｄ変換部と、前記クランプ
回路の出力を入力し前記映像信号レベルの最大値を検出
する最大値検出回路と、前記最大値検出回路の出力電圧
および前記第１の基準電圧源の電圧を加算する加算器と
を有し、前記加算器の出力を前記ＮビットのＡ／Ｄ変換
部に対する前記第２の基準電圧源として入力するように
構成される。
入力する映像信号の基準になる部分を第１の基準電圧源
の電圧値にクランプするクランプ回路と、前記クランプ
回路の出力と第２の基準電圧源および前記第１の基準電
圧源の電圧値を入力し且つ前記第１，第２の基準電圧源
の電圧間で前記クランプ回路の出力をアナログ・ディジ
タル変換するＮビットのＡ／Ｄ変換部と、前記クランプ
回路の出力を入力し前記映像信号レベルの最大値を検出
する最大値検出回路と、前記最大値検出回路の出力電圧
および前記第１の基準電圧源の電圧を加算する加算器と
を有し、前記加算器の出力を前記ＮビットのＡ／Ｄ変換
部に対する前記第２の基準電圧源として入力するように
構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示す映像信号Ａ
／Ｄ変換器の概略ブロック図であり、図２は図１におけ
る入力信号の波形図である。図１および図２に示すよう
に、本実施例は入力信号ＳＩＮをコンデンサＣ１を介し
て入力しクランプするクランプ回路１と、第１の基準電
圧源ＶREF １と、クランプ回路１の出力および２つの基
準電圧値を入力しＮビットのＡ／Ｄ変換を行うＮビット
のＡ／Ｄ変換部２と、このＡ／Ｄ変換部２の出力を入力
して一定期間毎の最大値を検出する信号レベル検出回路
３と、この検出回路３のディジタル出力をアナログ信号
に変換するＮビットのＤ／Ａ変換部４と、このＤ／Ａ変
換部４のアナログ出力および第１の基準電圧源ＶREF １
の電圧値を加算し、その出力をＮビットＡ／Ｄ変換器２
への第２の基準電圧源とする加算器５とを有する。しか
も、クランプ回路１はパルスＰＬＳを入力し、映像信号
の基準になる部分を第１の基準電圧源の電圧値にクラン
プする。また、ＮビットＡ／Ｄ変換部２は第１，第２の
基準電圧源の電圧間でクランプ回路１の出力をＡ／Ｄ変
換する。更に、信号レベル検出回路３は最大値の他にオ
ーバーフロー検出も行なう。
て説明する。図１は本発明の一実施例を示す映像信号Ａ
／Ｄ変換器の概略ブロック図であり、図２は図１におけ
る入力信号の波形図である。図１および図２に示すよう
に、本実施例は入力信号ＳＩＮをコンデンサＣ１を介し
て入力しクランプするクランプ回路１と、第１の基準電
圧源ＶREF １と、クランプ回路１の出力および２つの基
準電圧値を入力しＮビットのＡ／Ｄ変換を行うＮビット
のＡ／Ｄ変換部２と、このＡ／Ｄ変換部２の出力を入力
して一定期間毎の最大値を検出する信号レベル検出回路
３と、この検出回路３のディジタル出力をアナログ信号
に変換するＮビットのＤ／Ａ変換部４と、このＤ／Ａ変
換部４のアナログ出力および第１の基準電圧源ＶREF １
の電圧値を加算し、その出力をＮビットＡ／Ｄ変換器２
への第２の基準電圧源とする加算器５とを有する。しか
も、クランプ回路１はパルスＰＬＳを入力し、映像信号
の基準になる部分を第１の基準電圧源の電圧値にクラン
プする。また、ＮビットＡ／Ｄ変換部２は第１，第２の
基準電圧源の電圧間でクランプ回路１の出力をＡ／Ｄ変
換する。更に、信号レベル検出回路３は最大値の他にオ
ーバーフロー検出も行なう。
【００１０】まず、入力端子に入力された映像信号ＳＩ
Ｎは、基準部分、例えば基準黒レベル部を基準電圧源Ｖ
REF １でクランプされ、ＮビットＡ／Ｄ変換部２に入力
される。このＡ／Ｄ変換部２でＡ／Ｄ変換されたＮビッ
トのディジタルデータは、出力信号ＯＵＴより出力され
るとともに信号レベル検出回路３に入力される。この信
号レベル検出回路３はＮビットデータについてオーバー
フロー検出を行うとともに、信号の最大値検出を行な
う。その出力結果はＤ／Ａ変換部４を介して加算器５に
入力される。この加算器５の出力は第２の基準電圧源Ｖ
REF ２となり、Ａ／Ｄ変換部２へ供給される。この第２
の基準電圧源ＶREF ２は、 ＶREF ２＝ＶREF １＋映像信号の最大値 となる。
Ｎは、基準部分、例えば基準黒レベル部を基準電圧源Ｖ
REF １でクランプされ、ＮビットＡ／Ｄ変換部２に入力
される。このＡ／Ｄ変換部２でＡ／Ｄ変換されたＮビッ
トのディジタルデータは、出力信号ＯＵＴより出力され
るとともに信号レベル検出回路３に入力される。この信
号レベル検出回路３はＮビットデータについてオーバー
フロー検出を行うとともに、信号の最大値検出を行な
う。その出力結果はＤ／Ａ変換部４を介して加算器５に
入力される。この加算器５の出力は第２の基準電圧源Ｖ
REF ２となり、Ａ／Ｄ変換部２へ供給される。この第２
の基準電圧源ＶREF ２は、 ＶREF ２＝ＶREF １＋映像信号の最大値 となる。
【００１１】以下、これらの詳細について説明をする。
信号レベル検出回路３は、 （１）オーバーフローの場合：（ＶREF ２−ＶREF １）
＜映像信号 となっているので、出力値を最大にしてＶREF ２を最大
にするように作用する。
信号レベル検出回路３は、 （１）オーバーフローの場合：（ＶREF ２−ＶREF １）
＜映像信号 となっているので、出力値を最大にしてＶREF ２を最大
にするように作用する。
【００１２】（２）信号の最大値検出を行う場合：（Ｖ
REF ２−ＶREF １）≧映像信号 となっており、最大値検出を行なって出力する。
REF ２−ＶREF １）≧映像信号 となっており、最大値検出を行なって出力する。
【００１３】ここで、検出の仕方について一例を示す。
【００１４】〔Ａ／Ｄ変換部２のダイナミックレンジ
（ＶREF ２−ＶREF １）〕≧〔映像信号〕となっている
場合には、上位ビット部が一定期間内において未使用
（空白）になっている可能性がある。例えば、Ｎビット
データにおいてＭＳＢと（Ｎ−１）ｔｈＳＢの上位２ビ
ットが未使用となっている場合には、まず現状のダイナ
ミックレンジ＝ＶREF ２−ＶREF １を求め、次にＭＳＢ
と（Ｎ−１）ｔｈＳＢの重み付けをそれぞれ（ＶREF ２
−ＶREF １）×２(N-1) ／（２N −１），（ＶREF２−
ＶREF １）×２(N-2) ／（２N −１）とする。従って、
入力信号に対し、最適な基準電圧ＶREF ２′は、 ＶREF ２′＝ＶREF ２−（ＶREF ２−ＶREF １）×２(N-1) ／（２N −１） −（ＶREF ２−ＶREF １）×２(N-2) ／（２N −１） となる。それ故、加算器５において第１の基準電圧源Ｖ
REF １に加算する量ＶREF ２″は、 ＶREF ２″＝ＶREF ２′−ＶREF １ となる。
（ＶREF ２−ＶREF １）〕≧〔映像信号〕となっている
場合には、上位ビット部が一定期間内において未使用
（空白）になっている可能性がある。例えば、Ｎビット
データにおいてＭＳＢと（Ｎ−１）ｔｈＳＢの上位２ビ
ットが未使用となっている場合には、まず現状のダイナ
ミックレンジ＝ＶREF ２−ＶREF １を求め、次にＭＳＢ
と（Ｎ−１）ｔｈＳＢの重み付けをそれぞれ（ＶREF ２
−ＶREF １）×２(N-1) ／（２N −１），（ＶREF２−
ＶREF １）×２(N-2) ／（２N −１）とする。従って、
入力信号に対し、最適な基準電圧ＶREF ２′は、 ＶREF ２′＝ＶREF ２−（ＶREF ２−ＶREF １）×２(N-1) ／（２N −１） −（ＶREF ２−ＶREF １）×２(N-2) ／（２N −１） となる。それ故、加算器５において第１の基準電圧源Ｖ
REF １に加算する量ＶREF ２″は、 ＶREF ２″＝ＶREF ２′−ＶREF １ となる。
【００１５】以上述べたような演算を行ない、Ｄ／Ａ変
換部４を介して加算器５にＶREF ″を入力すれば、Ａ／
Ｄ変換部２の入力信号ＩＮのレベルに応じた入力ダイナ
ミックレンジを得ることができる。
換部４を介して加算器５にＶREF ″を入力すれば、Ａ／
Ｄ変換部２の入力信号ＩＮのレベルに応じた入力ダイナ
ミックレンジを得ることができる。
【００１６】図３は本発明の他の実施例を示す映像信号
Ａ／Ｄ変換器の概略ブロック図である。図３に示すよう
に、本実施例は映像信号をクランプするクランプ回路１
と、このクランプ回路１の出力より最大値を検出する最
大値検出回路６と、この最大値検出回路の出力および第
１の基準電圧源ＶREF １の電圧値を加算する加算器５
と、第１の基準電圧源ＶREF １の電圧値と加算器５の出
力を第２の基準電圧源の電圧値として入力し且つクラン
プ回路１の出力をＡ／Ｄ変換するＮビットＡ／Ｄ変換部
２とを有する。
Ａ／Ｄ変換器の概略ブロック図である。図３に示すよう
に、本実施例は映像信号をクランプするクランプ回路１
と、このクランプ回路１の出力より最大値を検出する最
大値検出回路６と、この最大値検出回路の出力および第
１の基準電圧源ＶREF １の電圧値を加算する加算器５
と、第１の基準電圧源ＶREF １の電圧値と加算器５の出
力を第２の基準電圧源の電圧値として入力し且つクラン
プ回路１の出力をＡ／Ｄ変換するＮビットＡ／Ｄ変換部
２とを有する。
【００１７】かかるＡ／Ｄ変換器において、入力された
映像信号は基準部分、例えば基準黒レベル部を第１の基
準電圧源ＶREF １でクランプされ、ＮビットＡ／Ｄ変換
部２に入力されると同時に、最大値検出回路６に入力さ
れる。この最大値検出回路６は、映像信号のある一定期
間、例えば１水平操作期間における最大レベルをホール
ドするとともに出力する。更に、最大値検出回路６から
出力された最大値は加算器５に入力され、クランプ１に
入力した第１の基準電圧源ＶREF １と加算される。この
加算器５の出力はＡ／Ｄ変換部２の第２の基準電圧入力
端子ＶREF ２に供給される。これにより、Ａ／Ｄ変換器
のタイナミックレンジ（ＤＲ）は、 ＤＲ＝ＶREF ２−ＶREF １ ＝（映像信号の一定期間の最大値＋ＶREF １）−（クラ
ンプレベル）＝映像信号の一定期間の最大値 となる。
映像信号は基準部分、例えば基準黒レベル部を第１の基
準電圧源ＶREF １でクランプされ、ＮビットＡ／Ｄ変換
部２に入力されると同時に、最大値検出回路６に入力さ
れる。この最大値検出回路６は、映像信号のある一定期
間、例えば１水平操作期間における最大レベルをホール
ドするとともに出力する。更に、最大値検出回路６から
出力された最大値は加算器５に入力され、クランプ１に
入力した第１の基準電圧源ＶREF １と加算される。この
加算器５の出力はＡ／Ｄ変換部２の第２の基準電圧入力
端子ＶREF ２に供給される。これにより、Ａ／Ｄ変換器
のタイナミックレンジ（ＤＲ）は、 ＤＲ＝ＶREF ２−ＶREF １ ＝（映像信号の一定期間の最大値＋ＶREF １）−（クラ
ンプレベル）＝映像信号の一定期間の最大値 となる。
【００１８】図４は図３における入力信号の波形図であ
る。図４に示すように、入力信号１００％レベルに対
し、最大８００％レベルが入力されるシステムの場合、
最大レベル＝８００％が入力されている時、加算器５の
出力ＶREF ２はＶREF ２＝８００％信号の最大値＋Ｖ
REF １であるので、Ａ／Ｄ変換器のダイナミックレンジ
は８００％信号の最大値となる。また、１００％信号が
入力されている場合のＶREF ２はＶREF ２＝１００−信
号の最大値＋ＶREF １であるので、Ａ／Ｄ変換器のダイ
ナミックレンジは１００％信号の最大値となる。従っ
て、それぞれの信号レベルにおいて、信号レベルがＡ／
Ｄ変換器のタイナミックレンジとなり、ＮビットのＡ／
Ｄ変換器においては、（２N −１）階調の分解能を得る
ことができる。
る。図４に示すように、入力信号１００％レベルに対
し、最大８００％レベルが入力されるシステムの場合、
最大レベル＝８００％が入力されている時、加算器５の
出力ＶREF ２はＶREF ２＝８００％信号の最大値＋Ｖ
REF １であるので、Ａ／Ｄ変換器のダイナミックレンジ
は８００％信号の最大値となる。また、１００％信号が
入力されている場合のＶREF ２はＶREF ２＝１００−信
号の最大値＋ＶREF １であるので、Ａ／Ｄ変換器のダイ
ナミックレンジは１００％信号の最大値となる。従っ
て、それぞれの信号レベルにおいて、信号レベルがＡ／
Ｄ変換器のタイナミックレンジとなり、ＮビットのＡ／
Ｄ変換器においては、（２N −１）階調の分解能を得る
ことができる。
【００１９】更に、最大値検出値は一定期間毎に行なう
ため、８００％信号と１００％信号とその中間レベル信
号とが混在しても、それぞれにおいて基準電圧ＶREF ２
が変化し、Ａ／Ｄ変換器のダイナミックレンジを変化さ
せるので、常に（２N −１）階調の分解能が得られる。
ため、８００％信号と１００％信号とその中間レベル信
号とが混在しても、それぞれにおいて基準電圧ＶREF ２
が変化し、Ａ／Ｄ変換器のダイナミックレンジを変化さ
せるので、常に（２N −１）階調の分解能が得られる。
【００２０】
【発明の効果】以上説明したように、本発明の映像信号
Ａ／Ｄ変換器は、映像信号をクランプするクランプ回路
と、このクランプ回路の出力をＡ／Ｄ変換するＮビット
のＡ／Ｄ変換部とを有する他に、映像信号の最大値もし
くはレベルを検出する検出回路と、第１および第２の基
準電圧値を加算する加算器とを有し、この加算器の出力
をＮビットＡ／Ｄ変換部に対する第２の基準電圧値とし
て供給することにより、入力映像信号レベルに最適な入
力ダイナミックレンジを得ることができるという効果が
ある。
Ａ／Ｄ変換器は、映像信号をクランプするクランプ回路
と、このクランプ回路の出力をＡ／Ｄ変換するＮビット
のＡ／Ｄ変換部とを有する他に、映像信号の最大値もし
くはレベルを検出する検出回路と、第１および第２の基
準電圧値を加算する加算器とを有し、この加算器の出力
をＮビットＡ／Ｄ変換部に対する第２の基準電圧値とし
て供給することにより、入力映像信号レベルに最適な入
力ダイナミックレンジを得ることができるという効果が
ある。
【図１】本発明の一実施例を示す映像信号Ａ／Ｄ変換器
の概略ブロック図である。
の概略ブロック図である。
【図２】図１における入力信号の波形図である。
【図３】本発明の他の実施例を示す映像信号Ａ／Ｄ変換
器の概略ブロック図である。
器の概略ブロック図である。
【図４】図３における入力信号の波形図である。
【図５】従来の一例を示す映像信号Ａ／Ｄ変換器の概略
ブロック図である。
ブロック図である。
【図６】図５における入力信号の波形図である。
１ クランプ回路 ２ ＮビットＡ／Ｄ変換部 ３ 信号レベル検出回路 ４ ＮビットＤ／Ａ変換部 ５ 加算器 ６ 最大値検出回路 ＳＩＮ 映像信号入力端子 ＰＬＳ クランプパルス入力端子 ＯＵＴ 出力端子 ＶREF １ 第１の基準電圧源（下限電圧源） ＶREF ２ 第２の基準電圧源（上限電圧源）
Claims (2)
- 【請求項１】 入力する映像信号の基準になる部分を第
１の基準電圧源の電圧値にクランプするクランプ回路
と、前記クランプ回路の出力と第２の基準電圧源および
前記第１の基準電圧源の電圧値を入力し且つ前記第１，
第２の基準電圧源の電圧間で前記クランプ回路の出力を
アナログ・ディジタル変換するＮビットのＡ／Ｄ変換部
と、変換されたＮビットの映像データの一定期間毎の映
像信号の最大レベルを検出する信号レベル検出回路と、
前記信号レベル検出回路の検出結果をディジタル・アナ
ログ変換するＮビットのＤ／Ａ変換部とを有し、前記Ｎ
ビットのＤ／Ａ変換部の出力電圧および前記第１の基準
電圧源の電圧値を加算することにより、前記Ｎビットの
Ａ／Ｄ変換部に対する前記第２の基準電圧源として入力
することを特徴とする映像信号Ａ／Ｄ変換器。 - 【請求項２】 入力する映像信号の基準になる部分を第
１の基準電圧源の電圧値にクランプするクランプ回路
と、前記クランプ回路の出力と第２の基準電圧源および
前記第１の基準電圧源の電圧値を入力し且つ前記第１，
第２の基準電圧源の電圧間で前記クランプ回路の出力を
アナログ・ディジタル変換するＮビットのＡ／Ｄ変換部
と、前記クランプ回路の出力を入力し前記映像信号レベ
ルの最大値を検出する最大値検出回路と、前記最大値検
出回路の出力電圧および前記第１の基準電圧源の電圧を
加算する加算器とを有し、前記加算器の出力を前記Ｎビ
ットのＡ／Ｄ変換部に対する前記第２の基準電圧源とし
て入力することを特徴とする映像信号Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233214A JPH0685673A (ja) | 1992-09-01 | 1992-09-01 | 映像信号ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233214A JPH0685673A (ja) | 1992-09-01 | 1992-09-01 | 映像信号ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685673A true JPH0685673A (ja) | 1994-03-25 |
Family
ID=16951550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233214A Pending JPH0685673A (ja) | 1992-09-01 | 1992-09-01 | 映像信号ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685673A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658069B1 (en) | 1998-06-24 | 2003-12-02 | Nec Corporation | Automatic gain control circuit and control method therefor |
-
1992
- 1992-09-01 JP JP4233214A patent/JPH0685673A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658069B1 (en) | 1998-06-24 | 2003-12-02 | Nec Corporation | Automatic gain control circuit and control method therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000711 |