JPH0684386A - フラッシュ型ｅ２ ｐｒｏｍ - Google Patents

Abstract

(57)【要約】 【目的】 同一アドレスに同一データが書き込まれる確
率を低くしてトンネル酸化膜の膜質劣化を抑え、さら
に、特定のブロック（領域）のみデータ書換えの多い用
途において、見掛け上、書換え可能回数の向上を可能と
したＥ² ＰＲＯＭを提供する。 【構成】 一括消去後データの書換えを行う場合、一括
消去の度に、実アドレスの最上位ビットＡn として、セ
ルＭ_A のデータ内容に基づくトランスファスイッチ６，
７の切換え制御によって外部からの指定アドレスの最上
位ビットＡn をそのまま、又はこれを反転してプリデコ
ーダ８に供給し、消去前と異なるパターン上のデータ格
納アドレスを指定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュ（一括消
去）型Ｅ² ＰＲＯＭに関する。

【０００２】

【従来の技術】フラッシュ型Ｅ² ＰＲＯＭにおいて、デ
ータの書換えを行うに際しては、データの全てを変更す
るケースよりも、データの一部のみを変更するケースの
方が多い。その場合、書換え前後でデータが同一となる
部分が多々ある。また、フラッシュ型Ｅ² ＰＲＯＭで
は、論理アドレスと物理アドレスが１対１で対応してい
るため、用途によっては、あるアドレスに書換えの回数
が集中する場合がある。この種のフラッシュ型Ｅ² ＰＲ
ＯＭは、磁気ディスクの置換品（以下、ＳＤ(Silicon D
isk)と称する）としての用途が期待されている。

【０００３】

【発明が解決しようとする課題】前者のように、データ
の書換え前後でデータが同一となる場合、フラッシュ型
Ｅ² ＰＲＯＭでは、該当するブロック（又はチップ）の
全ビットに対して一括して消去が行われることから、書
換えを行わないデータ“０”のビットは、“０”→
“１”→“０”とデータが変化する。これにより、デー
タ“０”のビットのみ、トンネル部の酸化膜（以下、ト
ンネル酸化膜と称する）を通しての電子のやりとりがフ
ローティングゲートに対して行われるため、同一アドレ
スに同一データが書き込まれる頻度が多いと、トンネル
酸化膜の膜質が劣化し易いという問題があった。

【０００４】一方、後者のように、その用途としてＳＤ
を考えた場合、磁気ディスクでは通常セクタ単位でデー
タが記憶され、セクタの連結情報がＦＡＴ(File Alloca
tionTable) に保持されていることから、何処かのセク
タを書き換える度にＦＡＴの内容も書き換えられること
になるため、ＦＡＴを配置するブロックの書換え回数で
ＳＤ、即ちフラッシュ型Ｅ² ＰＲＯＭの書換え可能回数
が決まってしまうという問題があった。

【０００５】そこで、本発明は、同一アドレスに同一デ
ータが書き込まれる確率を低くしてトンネル酸化膜の膜
質劣化を抑えることを可能としたフラッシュ型Ｅ² ＰＲ
ＯＭを提供することを目的とする。本発明はさらに、特
定のブロック（領域）のみデータ書換えの多い用途にお
いて、見掛け上、書換え可能回数の向上を可能としたフ
ラッシュ型Ｅ² ＰＲＯＭを提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、フラッシュ型Ｅ² ＰＲＯＭにおいて、一
括消去の度に、外部からの指定アドレスをシフトして実
指定アドレスとしてプリデコーダに供給するアドレス変
換回路を設けた構成となっている。本発明はさらに、デ
ータ書換えが頻繁に行われる特定の領域を有するフラッ
シュ型Ｅ² ＰＲＯＭにおいて、同一メモリ上に前記特定
の領域に対応し予備の領域と、一括消去の度に特定の領
域と予備の領域との間でアドレスをシフトするアドレス
変換回路とを設けた構成となっている。

【０００７】

【作用】一括消去の度に、外部からの指定アドレスをシ
フトして実指定アドレスとしてプリデコーダに供給する
ことで、同一アドレスに同一データが書き込まれる確率
を低くする。これによれば、特定ビットのトンネル酸化
膜の膜質劣化を抑制できる。また、データ書換えが頻繁
に行われる特定の領域を有するフラッシュ型Ｅ² ＰＲＯ
Ｍにおいて、一括消去の度に特定の領域と予備の領域と
の間でアドレスをシフトすることで、アクセスするメモ
リ領域を切り換える。これによれば、見掛け上、特定の
領域の書換え可能回数（書換え保証回数）を向上でき
る。

【０００８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の第１の実施例を示す回路
図である。図１において、種々のタイミング信号を発生
するタイミングジェネレータ１が設けられており、この
タイミングジェネレータ１には、チップイネーブル信号
ＣＥ_N （添字_N は負論理を表わすものとし、以下、同様
とする）、出力イネーブル信号ＯＥ_N および消去イネー
ブル信号ＥＥ_N が外部から入力される。また、メモリ領
域を例えば上位側と下位側の２つのブロックに分割し、
両ブロック間でアドレスシフトを行うものとするとき、
各ブロックを識別するために、Ｅ² ＰＲＯＭのセルＭ_A
が設けられている。

【０００９】このセルＭ_A のドレイン電極は、高耐圧用
のトランジスタＴｒ₁ および抵抗Ｒを介して電源ライン
に接続されている。また、セルＭ_A のコントロールゲー
ト、ドレインおよびソースの各電極には、タイミングジ
ェネレータ１からゲート電圧Ｖ_G 、ドレイン電圧Ｖ_D お
よびソース電圧Ｖ_S がそれぞれ印加される。セルＭ_A の
ドレイン電位は、高耐圧用のトランジスタＴｒ₂ を介し
てセンスアンプ（Ｓ／Ａ）２に入力される。センスアン
プ２の出力は、トランジスタＴｒ₃を介してラッチ回路
３に供給される。ラッチ回路３には、その出力として消
去前のセルＭ_A のデータと反対のデータがラッチされ
る。

【００１０】一方、アドレス信号Ａo 〜Ａn のうち、最
上位ビットのアドレス信号Ａn は、インバータ４，５を
経た後、トランスファスイッチ６を介してプリデコーダ
８に供給されるとともに、インバータ４で反転された後
トランスファスイッチ７を介してプリデコーダ８に供給
される。トランスファスイッチ６，７は、ラッチ回路３
にラッチされたデータに応じていずれか一方がオン状態
となる。これにより、最上位ビットのアドレス信号Ａn
がそのまま、又は反転されてプリデコーダ８に供給され
る。

【００１１】以下、上記構成の回路動作につき、図２の
タイミングチャートに基づいて説明する。今、セルＭ_A
のデータが“Ｌｏｗ”であるとすると、センスアンプ２
の出力およびトランジスタＴｒ₃ のソース電位も“Ｌ”
レベルであり、これによりトランスファスイッチ６がオ
ン状態となる。その結果、外部から入力されたアドレス
信号Ａn がそのままアドレス最上位ビットとしてプリデ
コーダ８に供給される。

【００１２】次に、一括消去およびその後のプリデコー
ダ８に入力される最上位ビットについて説明する。先
ず、外部から入力されるチップイネーブル信号ＣＥ_N お
よび消去イネーブル信号ＥＥ_N が共に“Ｌ”レベルにな
ると、これに応答していわゆるインテリジェント消去が
開始される。この消去モードにおいて、メモリセルのア
ドレスの最初又は最後にセルＭ_A のデータも消去され
る。なお、インテリジェント消去の間、トランジスタＴ
ｒ₃ はオフ状態にあり、消去前のセルＭ_A のデータと反
対のデータがラッチ回路３の出力としてラッチされる。
このラッチデータは、消去後のセルＭ_A の書込みデータ
ともなる。

【００１３】消去動作の終了後、セルＭ_A は“Ｈｉｇ
ｈ”に消去されている。その後、セルＭ_A の書込み動作
に移行するが、ラッチ回路３にラッチされたセルＭ_A の
書込みデータは“Ｈｉｇｈ”で、セルＭ_A の値も“Ｈｉ
ｇｈ”であるため、書込み処理は直ちに終了する。一連
の動作が終了すると、トランジスタＴｒ₃ がオン状態と
なり、今度は、トランジスタＴｒ₃ のソース電位が
“Ｈ”レベルとなる。そして、トランスファスイッチ６
がオフ状態、トランスファスイッチ７がオン状態とな
り、アドレス信号Ａn の反転信号がアドレス最上位ビッ
トとしてプリデコーダ８に供給され、その結果論理アド
レスが切り換わる。

【００１４】次の一括消去時には、ラッチ回路３の出力
は“Ｌ”レベルにあり、これがセルＭ_A の次の書込みデ
ータとなる。一括消去後、トランジスタＴｒ₃ のソース
電位が“Ｌ”レベルとなって再びトランスファスイッチ
６がオン状態となり、これによりアドレス信号Ａn がそ
のままアドレス最上位ビットとしてプリデコーダ８へ供
給される。

【００１５】上述したように、一括消去後データの書換
えを行う場合、一括消去の度に最上位ビットのアドレス
信号Ａn の論理を反転することにより、上位側と下位側
に分割された２つのブロックが交互に選択され、消去前
と異なるパターン上のデータ格納アドレスが指定されて
再書込みが行われるため、同一アドレスに同一データが
書き込まれる確率が低くなる。その結果、特定ビットの
トンネル酸化膜における書換え回数に対する膜質劣化の
進行を抑えることができる。

【００１６】なお、上記実施例では、アドレス信号の最
上位ビットＡn の論理を反転することにより、データ格
納アドレスをメモリ領域の上位側ブロックと下位側ブロ
ックとで切り換えるとしたが、これに限定されるもので
はなく、例えば上位２ビットのアドレスＡn ，Ａn-1 を
シフトすることにより、メモリ領域を４つのブロックに
分けてブロック単位で順にデータ格納アドレスをシフト
させるようにすることも可能である。

【００１７】この第２の実施例の回路例を図３に示す。
その動作については、図１の実施例の場合とほぼ同じで
あり、４つのブロックを識別するための２つのセルＭ_A
n ，Ｍ_A n-1 の消去前のデータＤn ，Ｄn-1 と消去後の
書込みデータＤn ′，Ｄn-1 ′の関係を表１のようにす
ることにより、図４に示すように、データ格納アドレス
が４つのブロック間で順にシフトされ、消去前と異なる
パターン上のデータ格納アドレスとして指定される。

【表１】

【００１８】図５は、本発明の第３の実施例を示す回路
図であり、同一メモリ上に頻繁に書換えが行われるブロ
ックとそうでないブロックが存在するＥ² ＰＲＯＭに適
用された場合を示す。ここで、上記Ｅ² ＰＲＯＭにおい
て、頻繁に書換えが行われるブロックについては、１ブ
ロックのアドレスに対し、数ブロック分のメモリ領域を
準備するものとする。一例として、２５６Ｋｂｉｔのフ
ラッシュ型Ｅ² ＰＲＯＭにおいて、１ブロック８Ｋｂｉ
ｔ、この８Ｋｂｉｔのみ頻繁に書き換える場合のメモリ
について説明する。００００〜０３ＦＦについては、図
６に示すように、１アドレスについて４つのブロック
，，，が準備されているものとする。

【００１９】図５において、同一アドレスに配置されて
いる４つのブロック〜の中より１つを選択するため
に、各ブロックに対応して４つの物理アドレスセレクト
回路１１〜１４が設けられている。ここで、４つの物理
アドレスセレクト回路１１〜１４のうち、物理アドレス
セレクト回路１１を例にとってその具体的な構成につい
て説明する。１アドレスについての対応するブロック
にデータが書き込まれているかどうかを識別するため
に、Ｅ² ＰＲＯＭのセルＭ₁ が設けられている。

【００２０】このセルＭ₁ のドレイン電極は、トランジ
スタＴｒ₁₁および抵抗Ｒ₁₁を介して電源ラインに接続さ
れている。また、セルＭ₁ のコントロールゲート、ドレ
インおよびソースの各電極には、後述するアドレス切換
回路から出力されるゲート電圧Ｖ_G1、ドレイン電圧Ｖ_D1
およびソース電圧Ｖ_S1がそれぞれ印加される。セルＭ₁
のドレイン電位は、トランジスタＴｒ₁₂を介してラッチ
回路２１にラッチされる。ラッチ回路２１の出力はデコ
ーダ１５に供給される。なお、Ｅｒａｓｅ_N 信号は、チ
ップのＥｒａｓｅ信号とアドレス００００〜０３ＦＦの
デコード信号である。

【００２１】図８は、４つの物理アドレスセレクト回路
１１〜１４に対してゲート電圧Ｖ_G1〜Ｖ_G4、ドレイン電
圧Ｖ_D1〜Ｖ_D4およびソース電圧Ｖ_S1〜Ｖ_S4を出力するア
ドレス変換回路の一例の回路図である。このアドレス変
換回路は、消去電圧発生部１６、書込み電圧発生部１７
および読出し電圧発生部１８を有し、Ｅｒａｓｅ_N 信号
又は各ラッチ回路２１からのフィードバック信号Ｖ_A1〜
Ｖ_A4に基づいて各動作モードに応じた電圧を、４つの物
理アドレスセレクト回路１１〜１４のうちのいずれかに
供給するように構成されている。

【００２２】消去電圧発生部１６は、ドレイン電圧Ｖ_D1
〜Ｖ_D4としてＶ_DD（例えば、５Ｖ）＋１Ｖの電圧、ゲー
ト電圧Ｖ_G1〜Ｖ_G4としてＶ_PP（例えば、１２Ｖ）の電
圧、ソース電圧Ｖ_S1〜Ｖ_S4として０Ｖをそれぞれ出力す
る。書込み電圧発生部１７は、ドレイン電圧Ｖ_D1〜Ｖ_D4
およびゲート電圧Ｖ_G1〜Ｖ_G4として０Ｖ、ソース電圧Ｖ
_S1〜Ｖ_S4としてＶ_PPをそれぞれ出力し、読出し電圧発生
部１８は、ゲート電圧Ｖ_G1〜Ｖ_G4として定電圧回路１９
から出力される定電圧を、ソース電圧Ｖ_S1〜Ｖ_S4として
０Ｖをそれぞれ出力する。

【００２３】次に、上記構成の回路動作について説明す
る。なお、初期状態において、セルＭ₁ は書き込まれ、
セルＭ₂ 〜Ｍ₄ は消去されているものとする。そして、
メモリマップは、図６のように、００００〜０３ＦＦに
オーバーラップしているメモリが配置されているものと
する。読出し／書込み時、００００〜０３ＦＦのアドレ
スが選択された場合、通常のアドレスのデコードの他
に、物理アドレスセレクト回路１１〜１４から出力され
るプリデコード値もデコードされ、物理アドレスセレク
ト回路１１〜１４の出力値によりブロック〜のうち
の１ブロックが選択される。そして、データが書き込ま
れているのはそのブロックのみで、他は消去状態にあ
る。

【００２４】今、セルＭ₁ のみプログラムされていると
仮定すると、ブロックのみにデータが書き込まれてい
ることになる。このデータを消去する場合、物理アドレ
スセレクト回路１１からはブロックを選択する信号が
出力され、ブロックが消去される。この消去の間、セ
ルＭ₁も消去され、今度はセルＭ₂ がプログラムされ
る。消去後は、物理アドレスセレクト回路１２からブロ
ックを選択する信号が出力され、以降の書込み／読出
しは次の消去までブロックが対象となる。

【００２５】セルＭ₁ 〜Ｍ₄ の各状態における印加電圧
を図７に示す。読出し時（Ａ）は、セルＭ₁ 〜Ｍ₄ のコ
ントロールゲート電圧Ｖ_CGとして定電圧が、ソース電圧
Ｖ_S として０Ｖが印加される。消去時（Ｂ）は、フィー
ドバック信号Ｖ_A1〜Ｖ_A4により消去されるセル（Ｍ₁〜
Ｍ₄ のうち、書き込まれているセル）とプログラムする
セルが選択され、信号が印加される。書込み時（Ｃ）
は、セルＭ₁ 〜Ｍ₄ のコントロールゲート電圧Ｖ_CGとし
てＶ_PPが、ドレイン電圧Ｖ_D としてＶ_DD＋１Ｖが印加さ
れる。

【００２６】このようにして、消去の度に、アクセスす
るブロックが→→→→と変わることにより、
見掛け上、００００〜０３ＦＦの領域のデータ書換えに
ついては、４回の書換えで他のブロックの１回の書換え
に相当する。このメモリは、００００〜０３ＦＦの領域
の書換えがチップとしての書換え可能回数を規定する。
したがって、本実施例によれば、見掛け上、４倍の書換
え可能回数を有するＥ² ＰＲＯＭが得られる。その結
果、特定のブロックのみデータ書換えの多い用途、例え
ばデータを書き換えるとき必ずＦＡＴの領域を書き換え
るＳＤとして用いた場合において、見掛け上、書換え可
能回数を向上できる。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
一括消去の度に、外部からの指定アドレスをシフトして
実指定アドレスとしてプリデコーダに供給するようにし
たことにより、同一アドレスに同一データが書き込まれ
る確率が低くなるので、特定ビットのトンネル酸化膜の
膜質劣化を抑制できることになる。特に、アドレスの上
位側をシフトすることにより、アドレスをブロック単位
で切り換えることができることになる。

【００２８】また、データ書換えが頻繁に行われる特定
の領域を有するフラッシュ型Ｅ² ＰＲＯＭにおいて、一
括消去の度に特定のブロック（領域）と予備に設けられ
たブロック（領域）との間でアドレスをシフトするよう
にしたことにより、アクセスするメモリ領域が特定のブ
ロックと予備のブロックの間で切り換わるので、見掛け
上、特定のブロックの書換え可能回数（書換え保証回
数）を向上できることになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１の回路動作を説明するためのタイミングチ
ャートである。

【図３】本発明の第２の実施例を示す回路図である。

【図４】第２の実施例の動作説明図である。

【図５】本発明の第３の実施例を示す回路図である。

【図６】メモリマップを示す図である。

【図７】各状態におけるセルＭ₁ 〜Ｍ₄ の印加電圧を示
す図である。

【図８】アドレス切換回路の一例の回路図である。

【符号の説明】

１ タイミングジェネレータ ２ センスアンプ ３，２１ ラッチ回路 ６，７ トランスファスイッチ ８ プリデコーダ １１〜１４ 物理アドレスセレクト回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一括消去の度に、外部からの指定アドレ
   スをシフトして実指定アドレスとしてプリデコーダに供
   給するアドレス変換回路を備えたことを特徴とするフラ
   ッシュ型Ｅ² ＰＲＯＭ。
2. 【請求項２】 前記アドレス変換回路は、アドレスの上
   位側をシフトすることを特徴とする請求項１記載のフラ
   ッシュ型Ｅ² ＰＲＯＭ。
3. 【請求項３】 データ書換えが頻繁に行われる特定の領
   域を有するフラッシュ型Ｅ² ＰＲＯＭであって、 同一メモリ上に前記特定の領域に対応して設けられた予
   備の領域と、 一括消去の度に前記特定の領域と前記予備の領域との間
   でアドレスをシフトするアドレス変換回路とを備えたこ
   とを特徴とするフラッシュ型Ｅ² ＰＲＯＭ。