JPH0677182A - Flattening method of rugged insulating film - Google Patents
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、凹凸のある絶縁膜の平
坦化方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of flattening an insulating film having irregularities.
【０００２】[0002]
【従来の技術】近年の半導体集積回路の高集積化に伴っ
て、絶縁膜を介して複数の金属配線膜を積層化した多層
配線が使用されるに至っている。この多層配線構造の製
造方法において凹凸のある絶縁膜を如何に平坦化するか
が、多層配線の断線不良等を防止する上で重要な課題で
ある。従来凹凸のある絶縁膜の平坦化法として、レジス
トエッチバック法が広く使用されている。以下に、これ
を図７乃至図９を参照しながら説明する。2. Description of the Related Art With the recent trend toward higher integration of semiconductor integrated circuits, multi-layer wiring in which a plurality of metal wiring films are laminated with an insulating film interposed therebetween has come to be used. In the method of manufacturing the multilayer wiring structure, how to flatten the uneven insulating film is an important issue for preventing disconnection failure of the multilayer wiring. Conventionally, a resist etch back method has been widely used as a method for planarizing an insulating film having irregularities. This will be described below with reference to FIGS. 7 to 9.
【０００３】図７参照：表面に絶縁膜の形成された半導
体基板（１）上に、ポリシリコン配線あるいはアルミニ
ウム配線等の金属配線膜（２）を形成し、その後ＣＶＤ
法によってＰＳＧ膜あるいはＢＰＳＧ膜等の絶縁膜
（３）をデポジションする。この絶縁膜（３）の表面に
は、下地の金属配線膜（２）による段差を反映して凹凸
が生じる。次に該絶縁膜（３）上にレジスト膜（４）を
十分厚く塗布し、２００℃程度の加熱処理をしてその表
面を平坦化する。Referring to FIG. 7, a metal wiring film (2) such as polysilicon wiring or aluminum wiring is formed on a semiconductor substrate (1) having an insulating film formed on the surface thereof, and then CVD is performed.
An insulating film (3) such as a PSG film or a BPSG film is deposited by the method. The surface of the insulating film (3) has unevenness reflecting the step due to the underlying metal wiring film (2). Next, a resist film (4) is applied to the insulating film (3) with a sufficient thickness, and a heat treatment at about 200 ° C. is performed to flatten the surface.
【０００４】図８参照：レジスト膜（４）と絶縁膜
（３）のエッチングレートが等しくなる条件で、全面エ
ッチングを行う。かかる条件は、例えばＣＨＦ3＋Ｏ2の
ガス雰囲気において、Ｏ2ガスの流量比および圧力を調
節することで得られる。しかして、エッチングを進める
と、まず表面のレジスト膜（４）がエッチングされ、次
に絶縁膜（３）の凸部とレジスト膜（４）が同じレート
でエッチングされる。FIG. 8: The entire surface is etched under the condition that the resist film (4) and the insulating film (3) have the same etching rate. Such conditions are obtained, for example, by adjusting the flow rate ratio and pressure of O 2 gas in a CHF 3 + O 2 gas atmosphere. Then, as the etching proceeds, the resist film (4) on the surface is first etched, and then the convex portions of the insulating film (3) and the resist film (4) are etched at the same rate.
【０００５】図９参照：残ったレジスト膜（４）を除去
する。この後、凸部のエッチングされた絶縁膜（３）の
膜厚を補うために、減圧ＣＶＤ法によってＳｉＯ2膜等
の追加絶縁膜（５）をデポジションする。このように、
レジストエッチバック法によれば、レジスト膜（４）と
絶縁膜（３）のエッチングレートが等しくなる条件で全
面エッチングすることにより、絶縁膜（３）を平坦化し
ている。See FIG. 9: The remaining resist film (4) is removed. Thereafter, in order to supplement the film thickness of the etched insulating film (3) of the convex portion, an additional insulating film (5) such as a SiO 2 film is deposited by the low pressure CVD method. in this way,
According to the resist etch back method, the insulating film (3) is flattened by etching the entire surface under the condition that the etching rates of the resist film (4) and the insulating film (3) are equal.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記の
レジストエッチバック法にあっては、以下の問題点を有
していた。 基本的にレジストをドライエッチングにより削り込む
方法なので、パーティクルの発生が多い。 エッチングの進行にしたがって、露出する絶縁膜
（３）の面積が変化し、これによりエッチングレートが
変動してしまう（ローディング効果）。この結果、平坦
性が悪化する。 レジスト膜（４）と絶縁膜（３）のエッチング比が等
しくなる条件では、ＣＨＦ3流量に対して、Ｏ2流量を通
常よりも増加しているので、エッチングレートが小さい
（３００Å／分〜３５０Å／分）。また、一般に８００
０Å程度のレジスト膜（４）と５０００Å程度の絶縁膜
（３）の合計１３０００Å程度を削る必要がある。この
ため、エッチングの処理時間が長く、生産性が悪い。 ドライエッチングに伴うダメージにより、ゲート酸化
膜の絶縁耐圧が劣化するおそれがある。 レジスト塗布後に完全な平坦性が得られないので、レ
ジスト膜（４）の薄い所では、局所的に下層のアルミニ
ウム配線が露出する場合があり、このアルミニウム配線
にボイドと呼ばれるアルミ欠け部分が発生するおそれが
ある。However, the above resist etch back method has the following problems. Since the resist is basically ground by dry etching, particles are often generated. As the etching progresses, the exposed area of the insulating film (3) changes, which causes the etching rate to change (loading effect). As a result, the flatness deteriorates. Under the condition that the etching ratio of the resist film (4) is equal to that of the insulating film (3), the O 2 flow rate is higher than the CHF 3 flow rate, so that the etching rate is small (300 Å / min to 350 Å). / Min). Also, generally 800
It is necessary to grind a total of about 13000Å of the resist film (4) of about 0Å and the insulating film (3) of about 5000Å. Therefore, the etching processing time is long and the productivity is poor. The dielectric breakdown voltage of the gate oxide film may deteriorate due to the damage caused by the dry etching. Since perfect flatness cannot be obtained after the resist application, the aluminum wiring of the lower layer may be locally exposed at a thin portion of the resist film (4), and an aluminum chipped portion called a void is generated in this aluminum wiring. There is a risk.
【０００７】[0007]
【課題を解決するための手段】本発明は、凹凸のある絶
縁膜（３）の平坦化方法において、絶縁膜（１３）上に
ポジ型のレジスト膜（１４）を形成する工程と、レジス
ト膜（１４）を３０ｍＪ〜４０ｍＪの露光量をもって弱
く全面露光する工程と、レジスト膜（１４）を現像し、
絶縁膜（１３）の凹部にレジスト膜（１４）を残す工程
と、凹部に残したレジスト膜（１４）をマスクとして絶
縁膜（１３）の凸部をエッチングする工程と、凹部に残
したレジスト膜（１４）を除去する工程とを具備するこ
とを特徴としている。According to the present invention, in a method of flattening an insulating film (3) having irregularities, a step of forming a positive type resist film (14) on the insulating film (13), and a resist film. A step of weakly exposing the entire surface of (14) with an exposure amount of 30 mJ to 40 mJ, and developing the resist film (14),
A step of leaving the resist film (14) in the concave portion of the insulating film (13), a step of etching the convex portion of the insulating film (13) using the resist film (14) remaining in the concave portion as a mask, and a resist film remaining in the concave portion And a step of removing (14).
【０００８】[0008]
【作用】まず、上述の手段によれば、絶縁膜（１３）の
凹部にレジスト膜（１４）を残し、これをマスクとして
絶縁膜（１３）部をエッチングしているので、絶縁膜
（１３）を平坦化することができる。ここで、ポジ型の
レジスト膜（１４）を弱く全面露光しているので、現像
速度が減少し、絶縁膜（１３）の凹部に残されるレジス
ト膜（１４）の膜厚が均一化される。According to the above means, the resist film (14) is left in the recess of the insulating film (13) and the insulating film (13) is etched using this as a mask. Can be flattened. Here, since the positive type resist film (14) is weakly exposed on the entire surface, the developing speed is reduced, and the film thickness of the resist film (14) left in the recesses of the insulating film (13) is made uniform.
【０００９】上述した手段によれば、レジスト膜（１
４）が実質的にエッチングされないので、パーティクル
の発生が非常に少ない。また、エッチングされる絶縁膜
（１３）の面積がほぼ一定なので、ローディング効果が
生じない。さらに、絶縁膜（１３）のエッチングレート
を上げられるので、生産性を向上できる。According to the above-mentioned means, the resist film (1
Since 4) is not substantially etched, the generation of particles is very small. Further, since the area of the insulating film (13) to be etched is substantially constant, the loading effect does not occur. Furthermore, since the etching rate of the insulating film (13) can be increased, the productivity can be improved.
【００１０】[0010]
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１乃至図５は、本発明の凹凸のある絶縁膜の平
坦化方法を示す断面図である。 図１参照：表面に絶縁膜の形成された半導体基板（１
１）上に、ポリシリコン配線あるいはアルミニウム配線
等の金属配線膜（１２）を形成し、その後ＣＶＤ法によ
ってＰＳＧ膜あるいはＢＰＳＧ膜等の絶縁膜（１３）を
デポジションする。この絶縁膜（１３）の表面には、下
地の金属配線膜（１２）による段差を反映して凹凸が生
じる。次に、該絶縁膜（１３）上にポジ型のレジスト膜
（１４）を十分厚く塗布する。ここまでは、従来例と比
較して異なるところはない。Embodiments of the present invention will now be described with reference to the drawings. 1 to 5 are cross-sectional views showing a method of flattening an insulating film having irregularities according to the present invention. See FIG. 1: Semiconductor substrate (1
A metal wiring film (12) such as a polysilicon wiring or an aluminum wiring is formed on 1), and then an insulating film (13) such as a PSG film or a BPSG film is deposited by a CVD method. The surface of the insulating film (13) has unevenness reflecting the step due to the underlying metal wiring film (12). Next, a positive type resist film (14) is applied to the insulating film (13) with a sufficient thickness. Up to this point, there is no difference compared to the conventional example.
【００１１】なお、以下の説明の理解を容易にするた
め、各膜厚は例えば以下の通りとし、また絶縁膜（１
３）はコンフォーマルな形状とする。すなわち、絶縁膜
（１３）には０．４ミクロンの段差がある。 ・金属配線膜（１２）の膜厚＝０．４μ ・絶縁膜（１３）の膜厚 ＝０．８μ ・レジスト膜（１４）の膜厚＝１．０μ（絶縁膜（１
３）の凹部上）＝０．６μ（絶縁膜（１３）の凸部上） 図２参照：レジスト膜（１４）の全面を露光し、所定時
間の現像を行うことによって絶縁膜（１３）の凹部にレ
ジスト膜（１４）を残すとともに、絶縁膜（１３）の凸
部を露出させる。本発明では、この全面露光を通常の露
光量（約８０ｍＪ）よりも弱い露光量（３０ｍＪ〜４０
ｍＪ）で行なっている。これにより、ポジ型のレジスト
膜（１４）の光分解反応が抑制されるので、現像速度が
通常露光の場合と比べて遅くなり、レジスト膜（１４）
の膜減り量の制御が容易になる。すなわち、絶縁膜（１
３）の凹部に残したレジスト膜（１４）の均一性が良好
となる。図６には、本願発明者の実験による、ポジ型レ
ジスト膜の膜減り量の露光量依存性を示した。この実験
では現像時間は、６０秒に固定されている。同図に示す
様に、ポジ型レジスト膜の膜減り量は、露光量の減少に
従って減少している。これは、現像速度が露光量の減少
に従って減少していることを示す。実施例では、レジス
ト膜（１４）の膜厚は、塗布時において絶縁膜（１３）
の凹部上で１．０μであった。したがって、上記の実験
結果によれば、約４０ｍＪの露光量を与えることによ
り、現像後において、絶縁膜（１３）の凹部上に、約
０．２μの残膜が得られることになる（膜減り量＝０．
８μ）。すなわち、絶縁膜（１３）の凸部は０．２μの
膜厚分だけ、残ったレジスト膜（１４）上に突出する。In order to facilitate understanding of the following description, the film thicknesses are as follows, and the insulating film (1
3) has a conformal shape. That is, the insulating film (13) has a step difference of 0.4 μm. -Film thickness of metal wiring film (12) = 0.4μ-Film thickness of insulating film (13) = 0.8μ-Film thickness of resist film (14) = 1.0μ (insulating film (1
3) On the concave portion) = 0.6μ (on the convex portion of the insulating film (13)) See FIG. 2: The entire surface of the resist film (14) is exposed and developed for a predetermined time to form the insulating film (13). The resist film (14) is left in the concave portions and the convex portions of the insulating film (13) are exposed. In the present invention, this entire surface exposure is weaker than the normal exposure amount (about 80 mJ) (30 mJ to 40 mJ).
mJ). As a result, the photodecomposition reaction of the positive resist film (14) is suppressed, so that the developing speed becomes slower than in the case of normal exposure, and the resist film (14)
It becomes easy to control the amount of film loss. That is, the insulating film (1
The uniformity of the resist film (14) left in the concave portion of 3) becomes good. FIG. 6 shows the exposure amount dependency of the film reduction amount of the positive type resist film by the experiment of the inventor of the present application. In this experiment the development time was fixed at 60 seconds. As shown in the figure, the amount of film loss of the positive resist film decreases as the exposure amount decreases. This indicates that the developing speed decreases as the exposure dose decreases. In the embodiment, the film thickness of the resist film (14) is the same as that of the insulating film (13) during coating.
Was 1.0 μ on the concave portions. Therefore, according to the above experimental results, by providing an exposure dose of about 40 mJ, a residual film of about 0.2 μm can be obtained on the recesses of the insulating film (13) after development (film reduction). Amount = 0.
8μ). That is, the convex portion of the insulating film (13) protrudes on the remaining resist film (14) by a film thickness of 0.2 μm.
【００１２】図３参照：前記工程で絶縁膜（１３）の凹
部上に残したレジスト膜（１４）をマスクとしてレジス
ト膜（１４）上に突出した、絶縁膜（１３）の凸部を表
面がほぼ平坦となるまで、つまり約０．２μだけエッチ
ングする。エッチング方法は、ＣＨＦ3ガスを主体とし
た通常のＳｉＯ2のドライエッチング条件を適用しても
よいし、または希釈したフッ酸を用いたウエットエッチ
ングの条件を適用してもよい。ウエットエッチングを適
用することにより、ドライエッチングによるダメージの
問題を除去できる。ただし、エッチング量の制御性の点
では、ドライ・エッチング条件の方が優れている。Referring to FIG. 3, the surface of the convex portion of the insulating film (13) protruding above the resist film (14) is used as a mask by using the resist film (14) left on the concave portion of the insulating film (13) as a mask. Etching is performed until it becomes substantially flat, that is, about 0.2 μm. As the etching method, normal dry etching conditions for SiO 2 mainly containing CHF 3 gas may be applied, or wet etching conditions using diluted hydrofluoric acid may be applied. By applying wet etching, the problem of damage due to dry etching can be eliminated. However, the dry etching condition is superior in terms of controllability of the etching amount.
【００１３】ここに、レジストエッチバック法のエッチ
ングレートが３５０Å〜４００Å／分であるのに対し、
通常のＳｉＯ2のドライ・エッチングのエッチングレー
トは５００Å／分 〜６００Å／分であり、ウエット・
エッチングのエッチングレートは８００Å／分〜９００
Å／分である。したがって、本発明によればエッチング
処理時間を短縮できる。また、レジストエッチバック法
の如くレジスト膜（１４）をエッチングしないのでパー
ティクルの発生が非常に少ない。さらに、エッチングさ
れる絶縁膜（１３）の面積はエッチングの進度に依らず
ほぼ一定であるから、ローディング効果が生じるおそれ
もない。Here, while the etching rate of the resist etch back method is 350 Å to 400 Å / min,
Normal SiO 2 dry etching has an etching rate of 500Å / min to 600Å / min.
Etching rate of etching is 800Å / min ~ 900
Å / minute. Therefore, according to the present invention, the etching processing time can be shortened. Further, since the resist film (14) is not etched unlike the resist etch back method, the generation of particles is very small. Further, since the area of the insulating film (13) to be etched is almost constant regardless of the progress of etching, there is no possibility that a loading effect will occur.
【００１４】図４参照：絶縁膜（１３）の凹部上に残し
たレジスト膜（１４）を除去する。上記工程を経たこと
により、絶縁膜（１３）の段差は平坦化前の０．４μか
ら半分の０．２μに減少することになる。また、上記工
程を一回以上繰り返すことにより、さらに絶縁膜（１
３）を平坦化できる。これは、絶縁膜（１３）の段差が
大きい場合に特に有効である。Referring to FIG. 4, the resist film (14) left on the concave portion of the insulating film (13) is removed. Through the above steps, the step difference of the insulating film (13) is reduced from 0.4 μ before flattening to 0.2 μ which is half. In addition, by repeating the above process once or more, the insulating film (1
3) can be flattened. This is particularly effective when the insulating film (13) has a large step.
【００１５】図５参照：凸部のエッチングされた絶縁膜
（１３）の膜厚を補うために、減圧ＣＶＤ法によってＳ
ｉＯ2膜等の追加絶縁膜（１５）をデポジションする。
この後は、追加絶縁膜（１５）上にアルミニウム配線等
の上層配線を形成する。See FIG. 5: In order to supplement the film thickness of the insulating film (13) etched in the convex portion, S is formed by the low pressure CVD method.
An additional insulating film (15) such as an iO 2 film is deposited.
After that, upper layer wiring such as aluminum wiring is formed on the additional insulating film (15).
【００１６】[0016]
【発明の効果】以上説明した如く、本発明によれば、凹
凸のある絶縁膜（１３）の凹部に部分的にレジスト膜
（１４）を残存させ、これをマスクとして絶縁膜（１
３）の凸部をエッチングすることにより、凹凸のある絶
縁膜（１３）の平坦化を行っている点が特徴である。
これにより、レジストエッチバック法の有する問題点を
解決した絶縁膜の平坦化方法を提供することができる。As described above, according to the present invention, the resist film (14) is partially left in the concave portion of the uneven insulating film (13) and the insulating film (1) is used as a mask.
The feature is that the uneven insulating film (13) is flattened by etching the convex portion of 3).
This makes it possible to provide a method for planarizing an insulating film that solves the problems of the resist etch back method.
【００１７】すなわち、本発明によれば以下の効果を奏
するものである。 エッチバック法と異なり、実質的にレジストを削ると
いうことがないので、エッチング時のパーティクルの発
生を防止できる。 エッチングされる絶縁膜の面積がほぼ一定なので、ロ
ーディング効果が生じない。 エッチングの処理時間を短縮できるので、生産性を向
上できる。That is, according to the present invention, the following effects are obtained. Unlike the etch-back method, the resist is not substantially scraped, so that the generation of particles during etching can be prevented. Since the area of the etched insulating film is almost constant, the loading effect does not occur. Since the etching processing time can be shortened, the productivity can be improved.
【図１】本発明の実施例に係る絶縁膜の平坦化方法を示
す第１の断面図である。FIG. 1 is a first cross-sectional view showing a method of planarizing an insulating film according to an example of the present invention.
【図２】本発明の実施例に係る絶縁膜の平坦化方法を示
す第２の断面図である。FIG. 2 is a second cross-sectional view showing a method for flattening an insulating film according to an example of the present invention.
【図３】本発明の実施例に係る絶縁膜の平坦化方法を示
す第３の断面図である。FIG. 3 is a third cross-sectional view showing the method of planarizing the insulating film according to the example of the present invention.
【図４】本発明の実施例に係る絶縁膜の平坦化方法を示
す第４の断面図である。FIG. 4 is a fourth cross-sectional view showing the method of planarizing the insulating film according to the example of the present invention.
【図５】本発明の実施例に係る絶縁膜の平坦化方法を示
す第５の断面図である。FIG. 5 is a fifth cross-sectional view showing the method of planarizing the insulating film according to the example of the present invention.
【図６】ポジ型レジストの膜減り量の露光量依存性を示
す図面である。FIG. 6 is a drawing showing the exposure amount dependency of the film reduction amount of a positive resist.
【図７】従来例に係る絶縁膜の平坦化方法を示す第１の
断面図である。FIG. 7 is a first cross-sectional view showing a method of planarizing an insulating film according to a conventional example.
【図８】従来例に係る絶縁膜の平坦化方法を示す第２の
断面図である。FIG. 8 is a second cross-sectional view showing a method for planarizing an insulating film according to a conventional example.
【図９】従来例に係る絶縁膜の平坦化方法を示す第３の
断面図である。FIG. 9 is a third cross-sectional view showing a method for planarizing an insulating film according to a conventional example.
Claims (2)
て、 （ａ）前記絶縁膜上の全面にポジ型のレジスト膜を形成
する工程と、 （ｂ）前記レジスト膜を弱く全面露光する工程と、 （ｃ）前記レジスト膜を現像し、前記絶縁膜の凹部にレ
ジスト膜を残す工程と、 （ｄ）前記凹部に残したレジスト膜をマスクとして前記
絶縁膜の凸部をエッチングする工程と、 （ｅ）前記凹部に残したレジスト膜を除去する工程とを
具備することを特徴とする凹凸のある絶縁膜の平坦化方
法。1. A method of planarizing an uneven insulating film, comprising the steps of: (a) forming a positive resist film on the entire surface of the insulating film; and (b) exposing the resist film to the entire surface weakly. (C) developing the resist film to leave the resist film in the concave portion of the insulating film, and (d) etching the convex portion of the insulating film using the resist film left in the concave portion as a mask. e) a step of removing the resist film left in the recesses, which is a method for planarizing an insulating film having irregularities.
て、 （ａ）前記絶縁膜上の全面にレジスト膜を形成する工程
と、 （ｂ）前記レジスト膜を弱く全面露光する工程と、 （ｃ）前記レジスト膜を現像し前記絶縁膜の凹部にレジ
スト膜を残す工程と、 （ｄ）前記凹部に残したレジスト膜をマスクとして前記
絶縁膜の凸部をエッチングする工程と、 （ｅ）前記凹部に残したレジスト膜を除去する工程とを
具備し、 前記（ａ）〜（ｅ）の工程を１回以上繰り返して行うこ
とを特徴とする凹凸のある絶縁膜の平坦化方法。2. A method of flattening an uneven insulating film, comprising the steps of: (a) forming a resist film on the entire surface of the insulating film; and (b) exposing the resist film to the entire surface weakly. ) Developing the resist film to leave the resist film in the concave portion of the insulating film; (d) Etching the convex portion of the insulating film using the resist film remaining in the concave portion as a mask; (e) The concave portion And a step of removing the remaining resist film, and the steps (a) to (e) are repeated one or more times to provide a planarization method for an uneven insulating film.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22587792A JPH0677182A (en) | 1992-08-25 | 1992-08-25 | Flattening method of rugged insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22587792A JPH0677182A (en) | 1992-08-25 | 1992-08-25 | Flattening method of rugged insulating film |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677182A true JPH0677182A (en) | 1994-03-18 |
Family
ID=16836266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22587792A Pending JPH0677182A (en) | 1992-08-25 | 1992-08-25 | Flattening method of rugged insulating film |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677182A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7643039B2 (en) | 2002-09-06 | 2010-01-05 | Koninklijke Philips Electronics N.V. | Method and apparatus for converting a color image |
| JP2012160487A (en) * | 2011-01-28 | 2012-08-23 | Research Institute Of Nanophotonics | Substrate surface planarization method |
| JP2013125136A (en) * | 2011-12-14 | 2013-06-24 | Sony Corp | Driving substrate, display device, planarizing method, and method of manufacturing driving substrate |
-
1992
- 1992-08-25 JP JP22587792A patent/JPH0677182A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7643039B2 (en) | 2002-09-06 | 2010-01-05 | Koninklijke Philips Electronics N.V. | Method and apparatus for converting a color image |
| JP2012160487A (en) * | 2011-01-28 | 2012-08-23 | Research Institute Of Nanophotonics | Substrate surface planarization method |
| JP2013125136A (en) * | 2011-12-14 | 2013-06-24 | Sony Corp | Driving substrate, display device, planarizing method, and method of manufacturing driving substrate |
| US8759849B2 (en) | 2011-12-14 | 2014-06-24 | Sony Corporation | Driving substrate and display device |
| US9054049B2 (en) | 2011-12-14 | 2015-06-09 | Sony Corporation | Driving substrate and display device |
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