JPH0669101B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669101B2 JPH0669101B2 JP58155867A JP15586783A JPH0669101B2 JP H0669101 B2 JPH0669101 B2 JP H0669101B2 JP 58155867 A JP58155867 A JP 58155867A JP 15586783 A JP15586783 A JP 15586783A JP H0669101 B2 JPH0669101 B2 JP H0669101B2
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- JP
- Japan
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- junction
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- recess
- forming
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特に電界効果トランジスタに関す
る。
る。
従来例の構成とその問題点 UHF帯以上の周波数において用いられるGaAsショットキ
ーゲート電界効果トランジスタ（以下GaAs MESFETと略
称する）においては、そのショットキーゲートの容量が
小さいため、静電気等による外来サージによって破壊さ
れることが多い。このような破壊を防止する方策とし
て、第１図に示した如く、ゲートとソースとの間にpn接
合よりなる保護ダイオードＤを接続することが従来より
行なわれている。
ーゲート電界効果トランジスタ（以下GaAs MESFETと略
称する）においては、そのショットキーゲートの容量が
小さいため、静電気等による外来サージによって破壊さ
れることが多い。このような破壊を防止する方策とし
て、第１図に示した如く、ゲートとソースとの間にpn接
合よりなる保護ダイオードＤを接続することが従来より
行なわれている。
しかしながら、GaAs MESFETでは、半絶縁性或いは絶縁
性基板の表面部に形成された薄い活性層を用いてなるソ
ース領域、ドレイン領域を形成するので、保護ダイオー
ドとしてのpn接合をGaAs MESFETと同一基板上に集積化
しようとすると次のような問題が生じる。
性基板の表面部に形成された薄い活性層を用いてなるソ
ース領域、ドレイン領域を形成するので、保護ダイオー
ドとしてのpn接合をGaAs MESFETと同一基板上に集積化
しようとすると次のような問題が生じる。
第２図は半絶縁性基板表面部の活性層内にpn接合を形成
した場合の断面図を示すものである。同図において、１
はｐ形領域、２は活性層自体のｎ形領域、３は半絶縁性
基板である。半絶縁性基板３表面部の薄い活性層を用い
て表面からの不純物導入により形成された、第２図に示
すような、pn接合に対して逆方向電圧を印加すると、空
乏層が容易に半絶縁性基板２に達するため、実質的な接
合面積が小さくなり、このpn接合を通じて流しうる逆方
向降伏電流Isは比較的小さい値で飽和する。その結果、
外来サージによって逆方向電圧が印加された時、サージ
による電流を、このpn接合を通じて充分に流すことがで
きないという、いわゆる、サージ耐量の小さいものとな
り、充分な保護効果を得ることができない。
した場合の断面図を示すものである。同図において、１
はｐ形領域、２は活性層自体のｎ形領域、３は半絶縁性
基板である。半絶縁性基板３表面部の薄い活性層を用い
て表面からの不純物導入により形成された、第２図に示
すような、pn接合に対して逆方向電圧を印加すると、空
乏層が容易に半絶縁性基板２に達するため、実質的な接
合面積が小さくなり、このpn接合を通じて流しうる逆方
向降伏電流Isは比較的小さい値で飽和する。その結果、
外来サージによって逆方向電圧が印加された時、サージ
による電流を、このpn接合を通じて充分に流すことがで
きないという、いわゆる、サージ耐量の小さいものとな
り、充分な保護効果を得ることができない。
一方、逆方向降伏電流Isを大きくする、換言すると、逆
方向降伏電流Isの飽和値を大にするために、pn接合の面
積を大きくしようとして、第２図に示すような構造のpn
接合の平面形状を単に拡大させると、不可避的に静電容
量が増加するので、これにより、GaAs MESFETのRF特性
が低下する。したがって、RF特性を損ねることなく逆方
向降伏電流Isを増加させるのは困難である。このような
理由のために、GaAs MESFETと、それを保護するpn接合
とを同一基板上に集積化する場合、前途の従来構造で
は、充分なRF特性とサージ耐量とを両立させて得ること
ができなかった。
方向降伏電流Isの飽和値を大にするために、pn接合の面
積を大きくしようとして、第２図に示すような構造のpn
接合の平面形状を単に拡大させると、不可避的に静電容
量が増加するので、これにより、GaAs MESFETのRF特性
が低下する。したがって、RF特性を損ねることなく逆方
向降伏電流Isを増加させるのは困難である。このような
理由のために、GaAs MESFETと、それを保護するpn接合
とを同一基板上に集積化する場合、前途の従来構造で
は、充分なRF特性とサージ耐量とを両立させて得ること
ができなかった。
発明の目的 本発明は以上の問題点を解決し、GaAs MESFETとそのゲ
ート破壊を保護するpn接合とを同一基板上に集積化し
て、充分なRF特性とサージ耐量との両方の性能を得るこ
とが可能な半導体装置を実現するものである。
ート破壊を保護するpn接合とを同一基板上に集積化し
て、充分なRF特性とサージ耐量との両方の性能を得るこ
とが可能な半導体装置を実現するものである。
発明の構成 本発明は、絶縁性または半絶縁性の半導体基板の表面部
に所定導電形の第１の領域を選択的に形成する工程、前
記第１の領域の少なくとも一部を貫通した、前記第１の
領域より深い底面をもつ、凹部を形成する工程、前記凹
部の全面に反対導電形で、キャリヤ濃度が前記第１の領
域のキャリヤ濃度より高い、第２の領域を拡散によって
形成して、前記第１の領域と前記第２の領域とによる接
合を前記凹部の側面部のみに形成する工程、をそなえた
半導体装置の製造方法であり、これにより、短時間の拡
散処理で、逆方向降伏電流の大きい、安定なダイオード
を実現できる。
に所定導電形の第１の領域を選択的に形成する工程、前
記第１の領域の少なくとも一部を貫通した、前記第１の
領域より深い底面をもつ、凹部を形成する工程、前記凹
部の全面に反対導電形で、キャリヤ濃度が前記第１の領
域のキャリヤ濃度より高い、第２の領域を拡散によって
形成して、前記第１の領域と前記第２の領域とによる接
合を前記凹部の側面部のみに形成する工程、をそなえた
半導体装置の製造方法であり、これにより、短時間の拡
散処理で、逆方向降伏電流の大きい、安定なダイオード
を実現できる。
実施例の説明 以下に本発明を実施例にもとづいて詳細に説明する。
第３図は、本発明の実施例により得られた装置の断面図
であり、GaAs MESFETに、そのゲートのショットキー接
合を保護するpn接合を接続したものである。同図におい
て、11はドレイン電極、12はゲート電極、13はソース電
極、14,15,16はｎ形領域、17はｐ形領域、18はｐ形領域
17の面に設けたダイオード電極、19は半絶縁性基板であ
る。本実施例において、pn接合のｐ形領域17がｐ形不純
物の拡散やイオン注入等によって、くぼみの中に形成さ
れている。図のように、ｐ形領域17がｎ形領域15を貫通
する凹部の全面に設けられた形になっており、pn接合面
は図中Ａで示した箇所、すなわち、凹部の側面部のみと
なる。その結果、ゲートに逆バイアスが加えられた時の
空乏層の拡がりは、Ｂに示すように、側面部に沿う横方
向になるため、第２図に示した構造のpn接合のように、
逆方向バイアスの増大につれて拡がった空乏層が半絶縁
性基板19に達して実質的な接合面積が急激に減少すると
いうことがなく、実質的な接合面積はほぼ一定に保たれ
る。したがって、本発明によるpn接合では、第２図に示
した従来構造のpn接合に比べて、接合面積あたりの逆方
向降伏電流Isが、はるかに大きくなる。すなわち、本発
明によるpn接合では、小さな接合容量で大きな逆方向降
伏電流Isを得ることができるため、GaAs MESFETと同一
基板上に集積化し、そのショットキー接合ゲート電極と
並列に接続することによって、充分なRF特性と大きいサ
ージ耐量を得ることが可能となる。
であり、GaAs MESFETに、そのゲートのショットキー接
合を保護するpn接合を接続したものである。同図におい
て、11はドレイン電極、12はゲート電極、13はソース電
極、14,15,16はｎ形領域、17はｐ形領域、18はｐ形領域
17の面に設けたダイオード電極、19は半絶縁性基板であ
る。本実施例において、pn接合のｐ形領域17がｐ形不純
物の拡散やイオン注入等によって、くぼみの中に形成さ
れている。図のように、ｐ形領域17がｎ形領域15を貫通
する凹部の全面に設けられた形になっており、pn接合面
は図中Ａで示した箇所、すなわち、凹部の側面部のみと
なる。その結果、ゲートに逆バイアスが加えられた時の
空乏層の拡がりは、Ｂに示すように、側面部に沿う横方
向になるため、第２図に示した構造のpn接合のように、
逆方向バイアスの増大につれて拡がった空乏層が半絶縁
性基板19に達して実質的な接合面積が急激に減少すると
いうことがなく、実質的な接合面積はほぼ一定に保たれ
る。したがって、本発明によるpn接合では、第２図に示
した従来構造のpn接合に比べて、接合面積あたりの逆方
向降伏電流Isが、はるかに大きくなる。すなわち、本発
明によるpn接合では、小さな接合容量で大きな逆方向降
伏電流Isを得ることができるため、GaAs MESFETと同一
基板上に集積化し、そのショットキー接合ゲート電極と
並列に接続することによって、充分なRF特性と大きいサ
ージ耐量を得ることが可能となる。
ところで、pn接合の形状に関して、第３図に示したよう
な、ｐ形領域17がｎ形領域15を貫通した凹部の全面に設
けられた形とするために、ｐ形領域17を厚くしようとし
て、例えばｐ形領域17をｐ形不純物の拡散によって形成
する際に拡散時間を長くすると、半導体表面で横方向へ
の拡散が異常に速く進行する現象がしばしば生じるため
に一定の構造の接合を安定して製作することができな
い。したがって、拡散時間は短い方が望ましい。短い拡
散時間でｐ形領域17がｎ形領域15を貫通した形にするこ
とは、くぼみの深さをｎ形領域15の厚みよりも大きくす
ることによって可能となる。ここでｎ形領域15の厚み
は、深さ方向のキャリヤ濃度プロファイルにおいて、キ
ャリヤ濃度がキャリヤ濃度の最大値の１／２になる深さ
として定義する。
な、ｐ形領域17がｎ形領域15を貫通した凹部の全面に設
けられた形とするために、ｐ形領域17を厚くしようとし
て、例えばｐ形領域17をｐ形不純物の拡散によって形成
する際に拡散時間を長くすると、半導体表面で横方向へ
の拡散が異常に速く進行する現象がしばしば生じるため
に一定の構造の接合を安定して製作することができな
い。したがって、拡散時間は短い方が望ましい。短い拡
散時間でｐ形領域17がｎ形領域15を貫通した形にするこ
とは、くぼみの深さをｎ形領域15の厚みよりも大きくす
ることによって可能となる。ここでｎ形領域15の厚み
は、深さ方向のキャリヤ濃度プロファイルにおいて、キ
ャリヤ濃度がキャリヤ濃度の最大値の１／２になる深さ
として定義する。
すなわち、このくぼみ（凹部）の表面に形成するｐ形領
域17は、キャリヤ濃度をｎ形領域15のキャリヤ濃度より
高くすることにより、薄い拡散層で安定な接合に短時間
で製造できる。
域17は、キャリヤ濃度をｎ形領域15のキャリヤ濃度より
高くすることにより、薄い拡散層で安定な接合に短時間
で製造できる。
また、第３図の構造において、ｐ形領域17のキャリヤ濃
度をｎ形領域15のキャリヤ濃度よりもはるかに大きくし
ておけば、空乏層は主にｎ形領域15へ拡がり、薄いｐ形
領域17へは殆ど拡がらず、再現性よく一定の降伏電圧を
得ることができる。
度をｎ形領域15のキャリヤ濃度よりもはるかに大きくし
ておけば、空乏層は主にｎ形領域15へ拡がり、薄いｐ形
領域17へは殆ど拡がらず、再現性よく一定の降伏電圧を
得ることができる。
第３図の例ではくぼみの内表面全体にｎ形領域15がある
が、第４図のように凹部がｎ形領域15の一部分にかかっ
て形成され、全面のｐ形領域17とのpn接合が一部分でも
よい。また、くぼみの領域の形状を第５図に示すように
櫛状にしておくと、限られた半導体基板の面積の中で逆
方向降伏電流Isの大きいダイオード構造を得ることがで
きる。
が、第４図のように凹部がｎ形領域15の一部分にかかっ
て形成され、全面のｐ形領域17とのpn接合が一部分でも
よい。また、くぼみの領域の形状を第５図に示すように
櫛状にしておくと、限られた半導体基板の面積の中で逆
方向降伏電流Isの大きいダイオード構造を得ることがで
きる。
なお、以上の説明では、ｎ形領域に貫通させたくぼみに
ｐ形領域を形成した構造としているが、ｐ形領域とｎ形
領域を入れ替えて、くぼみにｎ形領域を形成してｐ形領
域に貫通させた構造も、当然、本発明に含まれる。
ｐ形領域を形成した構造としているが、ｐ形領域とｎ形
領域を入れ替えて、くぼみにｎ形領域を形成してｐ形領
域に貫通させた構造も、当然、本発明に含まれる。
なお、以上の実施例では、本発明によるpn接合を同一基
板上の電界トランジスタを外来サージから保護するため
に用いているが、本発明によるpn接合はこの目的に限定
されることなく、GaAsのような半絶縁性または絶縁性基
板上の集積回路における一般的なダイオードとして用い
ることもできる。
板上の電界トランジスタを外来サージから保護するため
に用いているが、本発明によるpn接合はこの目的に限定
されることなく、GaAsのような半絶縁性または絶縁性基
板上の集積回路における一般的なダイオードとして用い
ることもできる。
発明の効果 以上のように、本発明によれば、絶縁性または半絶縁性
半導体基板の表面部に設けられたｎ形またはｐ形の所定
領域に対して、浅いpn接合を構成するｐ形領域或いはｎ
形領域のいずれか一方を前記半導体基板上のくぼみの中
に形成することにより、短時間の拡散処理で安定なダイ
オード構造が得られる。また、このダイオード構造をGa
As MESFETと共に、同FETのゲート電極を保護するpn接合
として、同一基板上に集積した場合にも、このダイオー
ドによって充分なRF特性と大きいサージ耐量とを得るこ
とができ、その実用的効果は大なるものがある。
半導体基板の表面部に設けられたｎ形またはｐ形の所定
領域に対して、浅いpn接合を構成するｐ形領域或いはｎ
形領域のいずれか一方を前記半導体基板上のくぼみの中
に形成することにより、短時間の拡散処理で安定なダイ
オード構造が得られる。また、このダイオード構造をGa
As MESFETと共に、同FETのゲート電極を保護するpn接合
として、同一基板上に集積した場合にも、このダイオー
ドによって充分なRF特性と大きいサージ耐量とを得るこ
とができ、その実用的効果は大なるものがある。
第１図，第２図は従来例を示す回路図および断面図、第
３図は本発明の一実施例のGaAs MESFETを示す断面図、
第４図は本発明の他の実施例を示す断面図、第５図は本
発明のさらに他の実施例の半導体素子の平面図である。 11……ドレイン電極、12……ゲート電極、13……ソース
電極、14〜16……ｎ形領域、17……ｐ形領域。
３図は本発明の一実施例のGaAs MESFETを示す断面図、
第４図は本発明の他の実施例を示す断面図、第５図は本
発明のさらに他の実施例の半導体素子の平面図である。 11……ドレイン電極、12……ゲート電極、13……ソース
電極、14〜16……ｎ形領域、17……ｐ形領域。
フロントページの続き (72)発明者 金澤 邦彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 緒方 俊司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 東森 史朗 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭57−130476（ＪＰ，Ａ)
Claims (2)
- 【請求項１】絶縁性または半絶縁性の半導体基板の表面
部に所定導電形の第１の領域を選択的に形成する工程、 前記第１の領域の少なくとも一部を貫通した、前記第１
の領域より深い底面をもつ、凹部を形成する工程、 前記凹部の全面に反対導電形で、キャリヤ濃度が前記第
１の領域のキャリヤ濃度より高い、第２の領域を拡散に
よって形成して、前記第１の領域と前記第２の領域とに
よる接合を前記凹部の側面部のみに形成する工程、 をそなえた半導体装置の製造方法。 - 【請求項２】前記第１の領域が電界効果トランジスタの
ソース領域またはドレイン領域の一部であり、かつ、前
記第２の領域とによる接合が前記電界効果トランジスタ
のゲート電極に接続される工程を有する特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155867A JPH0669101B2 (ja) | 1983-08-25 | 1983-08-25 | 半導体装置の製造方法 |
| US06/908,895 US4665416A (en) | 1983-08-25 | 1986-09-18 | Semiconductor device having a protection breakdown diode on a semi-insulative substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155867A JPH0669101B2 (ja) | 1983-08-25 | 1983-08-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047470A JPS6047470A (ja) | 1985-03-14 |
| JPH0669101B2 true JPH0669101B2 (ja) | 1994-08-31 |
Family
ID=15615233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58155867A Expired - Lifetime JPH0669101B2 (ja) | 1983-08-25 | 1983-08-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4665416A (ja) |
| JP (1) | JPH0669101B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09142414A (ja) * | 1995-11-16 | 1997-06-03 | Minami Sangyo Kk | 油揚のパック方法及び装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237974A (ja) * | 1985-08-13 | 1987-02-18 | Matsushita Electronics Corp | 半導体装置 |
| JPH01187837A (ja) * | 1988-01-22 | 1989-07-27 | Agency Of Ind Science & Technol | 半導体集積回路 |
| JP4748498B2 (ja) * | 2002-12-05 | 2011-08-17 | 古河電気工業株式会社 | 電流遮断器付きＧａＮ系半導体装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1236661B (de) * | 1963-09-25 | 1967-03-16 | Siemens Ag | Halbleiteranordnung mit einem durch Einlegieren einer Metallpille erzeugten pn-UEbergang |
| US4044373A (en) * | 1967-11-13 | 1977-08-23 | Hitachi, Ltd. | IGFET with gate protection diode and antiparasitic isolation means |
| US3617398A (en) * | 1968-10-22 | 1971-11-02 | Ibm | A process for fabricating semiconductor devices having compensated barrier zones between np-junctions |
| US3673428A (en) * | 1970-09-18 | 1972-06-27 | Rca Corp | Input transient protection for complementary insulated gate field effect transistor integrated circuit device |
| US3644801A (en) * | 1971-01-21 | 1972-02-22 | Gary S Sheldon | Semiconductor passivating process and product |
| JPS522262B2 (ja) * | 1973-05-30 | 1977-01-20 | ||
| JPS5082972A (ja) * | 1973-11-24 | 1975-07-04 | ||
| GB1507061A (en) * | 1974-03-26 | 1978-04-12 | Signetics Corp | Semiconductors |
| DE2529598C3 (de) * | 1975-07-02 | 1978-05-24 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung mit bipolaren Transistoren |
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| US4300152A (en) * | 1980-04-07 | 1981-11-10 | Bell Telephone Laboratories, Incorporated | Complementary field-effect transistor integrated circuit device |
| GB2090053B (en) * | 1980-12-19 | 1984-09-19 | Philips Electronic Associated | Mesfet |
| JPS57130476A (en) * | 1981-02-05 | 1982-08-12 | Sony Corp | Semiconductor device |
| US4498093A (en) * | 1981-09-14 | 1985-02-05 | At&T Bell Laboratories | High-power III-V semiconductor device |
| JPS5896773A (ja) * | 1981-12-04 | 1983-06-08 | Mitsubishi Electric Corp | Ｐｉｎダイオ−ド |
| US4513309A (en) * | 1982-11-03 | 1985-04-23 | Westinghouse Electric Corp. | Prevention of latch-up in CMOS integrated circuits using Schottky diodes |
-
1983
- 1983-08-25 JP JP58155867A patent/JPH0669101B2/ja not_active Expired - Lifetime
-
1986
- 1986-09-18 US US06/908,895 patent/US4665416A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09142414A (ja) * | 1995-11-16 | 1997-06-03 | Minami Sangyo Kk | 油揚のパック方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4665416A (en) | 1987-05-12 |
| JPS6047470A (ja) | 1985-03-14 |
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