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JPH0668667A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH0668667A
JPH0668667A JP4242751A JP24275192A JPH0668667A JP H0668667 A JPH0668667 A JP H0668667A JP 4242751 A JP4242751 A JP 4242751A JP 24275192 A JP24275192 A JP 24275192A JP H0668667 A JPH0668667 A JP H0668667A
Authority
JP
Japan
Prior art keywords
circuit
memory
line
selection
circuits
Prior art date
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Pending
Application number
JP4242751A
Other languages
English (en)
Inventor
Manabu Tsunosaki
学 角▲崎▼
Kyoko Ishii
京子 石井
Koichi Nozaki
幸一 野崎
Hiroshi Yoshioka
博志 吉岡
Yoshihisa Koyama
芳久 小山
Shinji Udo
信治 有働
Hidetomo Aoyanagi
秀朋 青柳
Shinichi Miyatake
伸一 宮武
Makoto Morino
誠 森野
Akihiko Hoshida
昭彦 星田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Semiconductor Package and Test Solutions Co Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Hokkai Semiconductor Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Hokkai Semiconductor Ltd, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP4242751A priority Critical patent/JPH0668667A/ja
Priority to KR1019930015728A priority patent/KR100299948B1/ko
Priority to US08/109,071 priority patent/US5440521A/en
Publication of JPH0668667A publication Critical patent/JPH0668667A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract

(57)【要約】 （修正有） 【目的】 小面積で動作の安定化と高速化を図りつつ大
記憶容量化を実現した半導体集積回路装置の提供。 【構成】 ＤＲＡＭセルはマトリックス配置のメモリマ
ットと複数組のセンスアンプ２よりなり、各センスアン
プ２からの信号を入出力線に送出もしくは非送出する選
択手段と選択信号を伝達するＹ選択線１を有し、その選
択用デコーダ回路は、Ｙ選択線１のほぼ中間部分に配置
される。Ｘ，Ｙ各アドレスバッファはＸ，Ｙ各冗長回路
よりもチップ中央部に近い位置に各々近接させる。基準
電圧発生回路は出力バッファ回路よりチップ端部に近く
配置し、各メモリマット内の各冗長線の救済選択回路は
対象のメモリマット毎に隣接配置される。センスアンプ
２の配線の一部がＹ選択線１と同一配線層で構成され、
センスアンプ群の間隙をＹ選択線が通過する。シェアー
ドＭＯＳ５，データ線プリチャージＭＯＳ６はメモリセ
ルと同一仕様の不純物イオン打ち込み量またはイオン種
とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば約１６Ｍビットのような大記憶容量を持
つダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】約１６Ｍビットのような大きな記憶容量
を持つダイナミック型ＲＡＭの開発が進められている。
このようなダイナミック型ＲＡＭの例として、例えば日
経マグロウヒル社昭和６３年３月１日発行『日経マイク
ロデバイス』誌の頁６７〜頁８１がある。
【０００３】
【発明が解決しようとする課題】上記のような大記憶容
量化を小さいメモリチップで実現する場合、配線幅、配
線間隔や素子の微細化による速度の低下に配慮が必要に
なる。たとえば、Ｙ選択線が高抵抗になるので、Ｙデコ
ーダに対する距離が遠いセンスアンプから出力される信
号ほど出力／非出力の選択に時間がかかってしまう。ま
た、周辺回路については、限られた本数の細い配線を使
用しなくてはならないことから、配線の引き回しを最小
にする、配線の抵抗値による使いわけなど、その配置に
ついては特に注意が求められる。すなわち、約１６Ｍビ
ットといった大記憶容量化を小さいチップで実現するに
は、従来の１６Ｍビットダイナミック型ＲＡＭに用いら
れた技術手法のみならず、新たな技術開発が必要になる
ものである。
【０００４】この発明の目的は、大記憶容量化を小面積
で実現することを図った半導体記憶回路に適した半導体
集積回路を提供することにある。この発明の他の目的
は、動作の安定化及び高速化を図りつつ大記憶容量化を
実現した半導体記憶回路を備えた半導体集積回路を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述及び添付図面で明ら
かになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数からなるシェアードセ
ンスアンプ方式のメモリブロックに分割され、各メモリ
ブロックにはダイナミック型メモリセルがマトリックス
配置されてなるメモリマットとその微小読出し信号を増
幅するセンスアンプとが複数組設けられると共に、各セ
ンスアンプからの読出し信号を入出力線に送出もしくは
非送出することを選択する手段と選択信号を伝達するＹ
選択線を有し、その選択に係るデコーダ回路は、Ｙ選択
線のほぼ中間部分に配置される。チップの縦横を１／２
ずつに分けた両領域における縦中央部と横中央部からな
る十文字エリアに周辺回路を配置し、上記十文字エリア
により分割された４つの領域にメモリアレイを配置し、
横中央部にＸ，Ｙ各アドレスバッファとＸ，Ｙ各冗長救
済回路が配置され、Ｘ，Ｙ各アドレスバッファはＸ，Ｙ
各冗長回路よりもチップ中央部により近い位置に配置さ
れ、Ｘ，Ｙ各アドレスバッファとＸ，Ｙ各冗長回路は各
々近接している。さらに所定の基準電圧を発生する回路
と、この電圧を受けてボルテージフォロワ動作により、
内部回路の動作に必要な電源電圧、電流を得る出力バッ
ファ回路を備え、当該基準電圧発生回路と出力バッファ
回路はチップ横中央部の周辺回路領域に配置され、さら
に基準電圧発生回路は出力バッファ回路に比較しチップ
端部により近く配置される。各メモリマットには複数の
冗長線を備え、各メモリマット内の各冗長線による救済
を選択する回路は対象となるメモリマット毎に同一メモ
リマット内の各冗長線を選択する回路が隣接して配置さ
れる。センスアンプの配線の少なくとも一部がＹ選択線
と同一配線層で構成され、当該センスアンプ群の間隙を
複数の同一ノードであるＹ選択線が通過する。シェアー
ドＭＯＳ，ビット線プリチャージＮＭＯＳはメモリセル
と同一仕様の不純物イオン打ち込み量またはイオン種で
ある。マットコントロール信号から入出力線のイコライ
ズ制御信号を複数発生する同一の論理回路を複数個配置
し、同一のメモリマット内の複数の入出力線イコライズ
回路に各々同時に供給する。
【０００６】
【作用】上記した手段によれば、デコーダ側から見たＹ
選択線の遠端迄の長さが短くできるので、細く抵抗の高
いＹ選択線を使用することができ、アクセス時間を低下
させること無くチップサイズを小さくすることができ
る。アクセスを律則する回路を、アクセスパスが集中す
る十文字エリアの中央部に近付けて配置することができ
るので、アクセス遅延を少なくすることができる。ま
た、内部降圧回路は基準電圧発生回路よりチップ中央寄
りに設けられ、大面積を要するチップ内位相補償容量部
を除いて十文字の交差部分である中央部にはみ出さない
ように配置されているので、内部降圧回路と基準電圧発
生回路はアドレスプリデコード信号や、各種制御信号線
からのカップリングノイズの影響を受けにくく、特に基
準電圧発生回路は、カップリングノイズの影響を受けに
くい位置に配置されるため、小電流で動作する回路を使
用することが可能であり、かつ内部降圧回路は各種周辺
回路に効率よく電力を供給することができる。各メモリ
マットの冗長線ごとのアクセス時間差を小さくすること
ができる。センスアンプ列におけるＹ選択線の通過領域
が狭くとも、Ｙ選択線の抵抗を上げることが無いため、
アクセス時間を低下させること無くチップサイズを小さ
くすることができ、さらに、センスアンプ列におけるＹ
選択線の通過領域を確保するために、センスアンプのレ
イアウト的な左右対称性を損ない、データ読出しマージ
ンが少なくなることを防ぐことができる。データ線間隔
短縮によるシェアードＭＯＳ，ビット線プリチャージＮ
ＭＯＳの微細化に伴う狭チャネル効果でのしきい値電圧
の上昇を補償し、動作マージンの確保をすることができ
る。さらに上記の手段によれば、チップ内中央部を縦断
する配線チャネル領域を狭くすることができ、チップサ
イズを縮小することができる。
【０００７】
【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のチップレイウトのブロック配置
図が示されている。図２と図３には、図１により分けら
れたブロック１とブロック２に対応したレイアウト図が
示されている。図２と図３は、その中央の重なり部分が
互いに重複して描かれている。
【０００８】以下、各図面に付された記号等は、特に指
定がない限り、各図面毎に独立なものとする。図２及び
図３の各回路ブロックは、公知の半導体集積回路の製造
技術によって、単結晶シリコンのような１個の半導体基
板上において形成される。同図における各回路ブロック
は、実際の半導体チップにおける幾何学的な配置にあわ
せて描かれている。以下の説明において、ＭＯＳＦＥＴ
は絶縁ゲート型電界効果型トランジスタ（ＩＧＦＥＴ）
の意味で用いている。
【０００９】この実施例においては、メモリの小面積化
と大容量化の両立を実現するために、制御信号やメモリ
アレイ駆動信号といった各種配線の配置に面積的な制約
があり、長い配線は動作速度の遅延につながるため、Ｒ
ＡＭを構成するメモリアレイ部とそのアドレス選択等を
行う周辺部との配置に次のような工夫が行われている。
【００１０】図１ないし図３において、チップの縦中央
部と横中央部とから形作られる十文字エリアが設けられ
る。この十文字エリアには主に周辺回路が配置され、上
記十文字エリアにより４分割されたエリアにはメモリア
レイが形成される。特に制限されないが、上記４つのメ
モリアレイは、後述するようにそれぞれが約４Ｍビット
の記憶容量を持つようにされる。これに応じて４つのメ
モリアレイ全体では、約１６Ｍビットの大記憶容量を持
つものとされる。
【００１１】１つのメモリマット１は横方向にワード線
が延長するよう配置され、縦方向に１対からなる平行に
配置される相補データ線またはビット線が延長するよう
に配置される。メモリマット１は、センスアンプ２を中
心にして左右に一対が配置される。センスアンプ２は、
左右に配置される一対のメモリマット１に対して共通に
用いられるという、いわゆるシェアードセンスアンプ方
式とされる。上記４つに分割されたメモリアレイの縦方
向中央部に、メモリアレイを横断する形でＹ選択回路５
がそれぞれ設けられる。Ｙ選択線はＹ選択回路５からそ
れに対応するメモリアレイの複数のメモリマット上を延
長するように延びて、各メモリマットのカラムスイッチ
用ＭＯＳＦＥＴのゲートのスイッチ制御を行う。
【００１２】上記チップの横方向の中央部のうち、左側
の部分にはＸアドレスバッファ及びＸアドレスドライバ
（論理段）とからなるＸ系回路１２と、Ｘ冗長回路１１
が設けられる。Ｘ系回路１２はＸ冗長回路１１よりもチ
ップ中央部により近く配置される。また、左側の部分に
はＲＡＳ系制御信号回路１０、セルフリフレッシュ用タ
イマ回路１３がそれぞれ設けられる。セルフリフレッシ
ュ用タイマ回路１３は、メモリセルの蓄積容量から基板
等への電荷のリーク時間の最悪値からリフレッシュ時間
を定義し、リフレッシュ回数を必要最小限にしてチップ
の消費電力を低減する。
【００１３】上記チップの横方向の中央部のうち、右側
の部分にはＹアドレスバッファ及びＹアドレスドライバ
（論理段）とからなるＹ系回路１４と、Ｙ冗長回路１５
が設けられる。Ｙ系回路１４はＹ冗長回路１５よりもチ
ップ中央部により近く配置される。
【００１４】右側の部分にはＣＡＳ系、ＷＥ系、テスト
系制御信号回路１８、基準電圧発生回路１６、アドレス
バッファやデコーダといったような周辺回路用の電源電
圧ＶＣＬを形成する内部降圧回路１７、基板電圧発生回
路１９、メモリセルのプレート電位やビット線のプリチ
ャージ電位である１／２ＶＣＬ発生回路２０及び、外部
電源電圧ＶＣＣと基板電圧ＶＢＢが正常値であることを
検出して動作可能状態であることを知らせる信号を出力
するＳＥＴＢ回路２１がそれぞれ設けられる。
【００１５】内部降圧回路１７は基準電圧発生回路１６
よりチップ中央寄りに設けられ、大面積を要する位相補
償容量部を除いて十文字の交差部分である中央部にはみ
出さないように配置されている。基準電圧発生回路１６
は約５Ｖのような外部電源ＶＣＣを受けて内部回路に供
給される約３．３Ｖのような電圧に対応した定電圧ＶＬ
を形成する。
【００１６】上記のように、アクセス時間に直接影響す
るアドレスバッファをアドレスプリデコード信号線や各
種制御信号線が集中するチップ中央部に近く配置し、ア
クセス時間に直接影響せず、レイアウト面積が大きくな
りやすいアドレス比較回路を含む冗長回路をアドレスバ
ッファよりもチップ端部に近く配置することにより、ア
ドレスプリデコード信号線や各種制御信号線の長さを短
くすることができる。
【００１７】内部降圧回路は基準電圧発生回路よりチッ
プ中央寄りに設けられ、大面積を要するチップ内位相補
償容量部を除いて十文字の交差部分である中央部にはみ
出さないように配置されているので、内部降圧回路と基
準電圧発生回路は各信号線からのカップリングノイズの
影響を受けにくく、特に基準電圧発生回路は、カップリ
ングノイズの影響を受けにくい位置に配置されるため、
小電流で動作する回路を使用することが可能であり、か
つ内部降圧回路は各種周辺回路に効率よく電力を供給す
ることができる。
【００１８】ＲＡＳ系制御回路１０は、信号ＲＡＳを受
けてＸアドレスバッファを活性化するために用いられ
る。Ｘアドレスバッファに取り込まれたアドレス信号は
Ｘ系の冗長回路に供給される。ここで、記憶された不良
アドレスとの比較が行なわれて、冗長回路への切り換え
ることの有無が判定される。その結果と上記アドレス信
号とは、Ｘ系のプリデコーダに供給される。ここでプリ
デコード信号が形成され、各メモリアレイに対応して設
けられるＸアドレスドライバを介して、前記のようなメ
モリマットに対応して設けられるそれぞれのＸデコーダ
３に供給される。
【００１９】一方、上記ＲＡＳ系の内部信号は、ＷＥ系
のコントロール回路とＣＡＳ系のコントロール回路に供
給される。例えば、ＲＡＳ信号とＣＡＳ信号及びＷＥ信
号との入力順序の判定から、自動リフレッシュモード
（ＣＢＲ）、テストモード（ＷＣＢＲ）等の識別が行な
われる。テストモードのときには、テスト回路が活性化
され、その時供給される特定の信号に従いテストファン
クションが設定される。
【００２０】ＣＡＳ系の制御回路１８は、信号ＣＡＳを
受けてＹ系の各種制御信号を形成するために用いられ
る。信号ＣＡＳのロウレベルへの変化に同期してＹアド
レスバッファに取り込まれたアドレス信号は、Ｙ系の冗
長回路に供給される。ここで、記憶された不良アドレス
との比較が行なわれて、冗長回路への切り換えの有無が
判定される。その結果と上記アドレス信号は、Ｙ系のプ
リデコーダに供給される。ここでプリデコード信号が形
成される。このプリデコード信号は、４つからなる各メ
モリアレイに対応して設けられるＹアドレスドライバを
介して、それぞれのＹデコーダに供給される一方、上記
ＣＡＳ系制御回路１８は、前記のようにＲＡＳ信号とＷ
Ｅ信号とを受けてその入力順序の判定からテストモード
を判定すると、テスト回路を活性化させる。
【００２１】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。その内、左右４組ずつのメモリマットと
センスアンプに対応して４個からなるメインアンプ７が
設けられる。
【００２２】この他、この縦中央上部には、アドレス信
号や制御信号等の入力信号に対応した入力パッドエリア
９Ａや、データ出力バッファ回路２３及び２５、データ
入力バッファ回路２４が設けられる。また、１６個のメ
モリマットと８個のセンスアンプに対応して、センスア
ンプ２の動作電圧を形成する内部降圧回路８がそれぞれ
に設けられる。
【００２３】この実施例では１つのブロックには８個の
メモリマット１と４個のセンスアンプ２が配置され、上
記縦軸を中心として左右対照的に合計１６個のメモリマ
ットと８個のセンスアンプ２が割り当てられる。この構
成では、４個からなる少ないメインアンプ７を用いつ
つ、各センスアンプ２からの増幅信号を短い信号伝達経
路によりメインアンプ７に伝えることができる。
【００２４】上記チップの縦方向の中央部のうち、下側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。その内、左右４組ずつのメモリマットと
センスアンプに対応して４個からなるメインアンプ７が
設けられる。
【００２５】この他、この縦中央下部には、内部降圧電
圧を受けてワード線選択用等の基板に供給すべき昇圧電
圧発生回路２２や、アドレス信号や制御信号等の入力信
号に対応した入力パッドエリア９Ｂ及び９Ｃが設けられ
る。１６個のメモリマットと８個のセンスアンプに対応
して、センスアンプ２の動作電圧を形成する内部降圧回
路８がそれぞれに設けられる。
【００２６】この実施例では１つのブロックには８個の
メモリマット１と４個のセンスアンプ２が配置され、上
記縦軸を中心として左右対照的に合計１６個のメモリマ
ットと８個のセンスアンプ２が割り当てられる。この構
成では、４個からなる少ないメインアンプ７を用いつ
つ、各センスアンプ２からの増幅信号を短い信号伝達経
路によりメインアンプ７に伝えることができる。
【００２７】上記縦中央部の領域には、上記のようなエ
リア９Ａから９Ｃの他にも、各種のボンディングパッド
が配置される。このボンディングパッドの例としては外
部電源供給用のパッドがあり、入力のレベルマージンを
大きくするため、言い換えるならば、電源インピーダン
スを低くするために回路の接地電位を供給するパッド
は、合計で十数個と比較的多くほぼ一直線上に並んで配
置される。
【００２８】これらの接地電位用パッドは、ＬＯＣ技術
により形成される縦方向に延びる接地電位用リードに接
続される。これら接地用パッドのうち、ワードドライバ
の非選択ワード線のカップリングによる浮き上がり防止
用のために特に設けられるものや、センスアンプのコモ
ンソース用として設けられるもののように、主として電
源インピーダンスを下げる目的で設けられる。
【００２９】これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くなり、かつ上記
の如く複数種類に分けられた内部回路間の接地配線が、
ＬＯＣリードフレームとボンディングワイヤとからなる
ローパスフィルタで接続されることになるから、ノイズ
の発生を最小に抑えるとともに、内部回路間の回路接地
線ノイズの伝幡も最小に抑えることができる。
【００３０】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行なう
内部降圧回路８及び１７に対応してそれぞれ設けられ
る。これも上記同様に電源インピーダンスを低くすると
ともに、内部回路間の電圧（ＶＣＣ，ＶＤＬおよびＶＣ
Ｌ間）のノイズ伝幡を低く抑えるためのものである。
【００３１】アドレス入力用のパッドＡ０〜Ａ１１と、
ＲＡＳ，ＣＡＳ，ＷＥ及びＯＥのような制御信号用のパ
ッドは上記エリア９Ａ〜９Ｃに配置される。この他にデ
ータ入力用やデータ出力用ののパッドやボンディングマ
スタ用、モニタ用及びモニタ用パッド制御のために以下
のパッドも設けられる。ボンディングマスタ用のパッド
としては、スタティックカラムモードを指定するための
ものや、ニブルモード及びＸ４ビット構成時のライトマ
スク機能を指定するためのものがある。モニタ用として
は、パッド内各内部電圧ＶＣＬ、ＶＤＬ、ＶＬ、ＶＢ
Ｂ、ＶＣＨ及びＶＰＬをモニタするためのものがある。
【００３２】この内部電圧のうちＶＣＬは、約３．３Ｖ
の周辺回路用電源電圧であり、内部降圧回路１７により
共通に形成される。ＶＤＬは約３．３Ｖのメモリアレ
イ、即ち、センスアンプ２に供給される電源電圧であ
り、特に制限されないが、上記のような４つのメモリブ
ロックのうち、上下２つずつに対して１つ、合計２個設
けられる。ＶＣＨは上記内部電圧ＶＣＬを受けて約５．
３Ｖに昇圧されたワード線や後述するようなシェアード
センスアンプ方式のマット選択スイッチＭＯＳＦＥＴの
選択レベル、シェアードスイッチＭＯＳＦＥＴを選択す
るブースト電源電圧である。ＶＢＢはー２Ｖのような基
板バックバイアス電圧、ＶＰＬはメモリセルのプレート
電圧、ＶＬは約３．３Ｖとされ、内部降圧回路８及び１
７に供給される定電圧である。
【００３３】この実施例のＲＡＭは、前記のように約１
６Ｍビットの記憶容量を持つ。そしてアドレス信号は、
Ｘアドレス信号とＹアドレス信号がアドレスストローブ
信号ＲＡＳとＣＡＳに同期して時系列的に供給されると
いうアドレスマルチプレクス方式を採る。それ故、アド
レス信号としては、Ｘアドレス信号がＸ０〜Ｘ１１の１
２ビット、Ｙアドレス信号がＹ０〜Ｙ１１の１２ビット
からそれぞれ構成される。
【００３４】同図において、Ｘアドレス信号Ｘ０〜Ｘ１
１は、外部から供給されるアドレス信号がハイレベルの
とき選択状態を意味するトゥルー信号であり、Ｘアドレ
ス信号Ｘ０Ｂ〜Ｘ１１Ｂは、外部から供給されるアドレ
ス信号がローレベルのとき選択状態を意味するバー信号
である。同様に、Ｙアドレス信号Ｙ０〜Ｙ１１は、外部
から供給されるアドレス信号がハイレベルのとき選択状
態を意味するトゥルー信号であり、Ｘアドレス信号Ｙ０
Ｂ〜Ｙ１１Ｂは、外部から供給されるアドレス信号がロ
ーレベルのとき選択状態を意味するバー信号である。
【００３５】メモリマット１は、センスアンプ２を挾ん
で左右（同図では上下）に一対が配置される。それに対
応したＸデコーダ及びワード線ドライバ３及びマット制
御信号発生回路４が最小の単位のメモリ回路とされる。
この実施例のＲＡＭは、チップの縦方向に対して４分割
されて４つのメモリブロックが構成される。１つのメモ
リブロックは、上記縦中央部のエリアを中心にして、左
右に４組からなる合計で８個の単位メモリ回路が設けら
れる。上記のようなメモリブロックは、Ｙ系の上位２ビ
ットのアドレス信号Ｙ１０，Ｙ１１により指定される。
即ち、チップの上下を最上位ビットのアドレス信号Ｙ１
１とＹ１１Ｂにより指定し、その半分を次ビットＹ１０
とＹ１０Ｂにより指定する。これにより、４つのメモリ
アレイがチップの縦方向に対して４分割される。
【００３６】上記のように４つに分割されたメモリブロ
ックは、Ｘ系の最上位ビットＸ１１とＸ１１Ｂにより左
右に分割される。この最上位ビットＸ１１とＸ１１Ｂ
は、上記メインアンプ７が左右いずれのメモリマット側
に用いられるかを選択する信号としても用いられる。次
位２ビットのアドレス信号Ｘ１０とＸ１０Ｂ及びＸ９と
Ｘ９Ｂは、上記左右４個ずつ配置された単位メモリ回路
を指定するために用いられる。そして、アドレス信号Ｘ
８とＸ８Ｂは、センスアンプに接続されるべき左右のメ
モリマットの選択信号として用いられる。
【００３７】上記単位のメモリ回路は、１つのメモリマ
ットに２５６本のワード線を持つ。上記単位のメモリマ
ットは、センスアンプを中心として左右に相補データ線
（ビット線またはディジット線）が配置されるという、
いわゆるシェアードセンスアンプ方式を採るため、実質
的には１つのセンスアンプには５１２本のワード線に対
応したメモリセルが割り当てられる。この左右のアドレ
ス指定用信号に上記アドレス信号Ｘ８とＸ８Ｂが用いら
れる。それ故、Ｘデコーダ回路３は、実質的にＸ０〜Ｘ
８の９ビットのアドレス信号を解読して１つのワード線
の選択動作を行なう機能を持つ。
【００３８】ロウアドレスストローブ信号ＲＡＳに同期
してＸアドレス信号が取り込まれると、Ｘ系の選択動作
が行なわれる。この時、上記のようなアドレス割り付け
により、上記４つのメモリブロックのうちアドレス信号
Ｘ１１とＸ１１Ｂに応じて、上記縦中央部のエリアを挾
んで左右のメモリマットのうちいずれか一方が選択され
る。そして、アドレス信号Ｘ１０とＸ１０Ｂ〜Ｘ８とＸ
８Ｂにより１つのメモリマットが指定され、アドレス信
号Ｘ０〜Ｘ７の８ビットのアドレス信号に従い、１／２
５６のワード線選択操作が行なわれる。
【００３９】なお、各メモリアレイに対応して設けられ
るＹデコーダ５は、Ｙアドレス信号Ｙ２〜Ｙ９を解読し
てメモリマット１の相補データ線を選択する。即ち、上
記Ｙ２〜Ｙ９からなる８ビットのアドレス信号の解読に
より、１／２５６のアドレス選択操作を行なう。ただ
し、カラム選択回路は、４ビットの単位で相補データ線
の選択操作を行なうものである。それ故、単位のメモリ
回路では、５１２×２５６×４×８＝４１９４３０４の
約４Ｍビットの記憶容量を持つものとなる。従って、Ｄ
ＲＡＭ全体では４つのメモリアレイ（メモリブロック）
により構成されるから、約１６Ｍビットの大記憶容量を
もつものとなる。
【００４０】Ｙアドレス信号のうち、アドレス信号Ｙ０
とＹ１により、上記４つのメインアンプのうち１つが選
択される。そして、残りのアドレス信号Ｙ１０とＹ１１
により、前記のようなメモリブロックの選択、即ち、４
組からなるメインアンプ７のうち１つが選ばれる。この
ようにして、上記４ビットからなるアドレス信号Ｙ０，
Ｙ１とＹ１０，Ｙ１１により、合計１６個のメインアン
プの中の１つが活性化されて１ビットの読出し信号がデ
ータ出力回路２５を通して出力される。
【００４１】なお、４ビット単位でメモリアクセスする
場合には、特に制限されないが、アドレスＹ１０とＹ１
１を無効にして、４組のメインアンプ群の中からアドレ
ス信号Ｙ０とＹ１により指定される合計４個のメインア
ンプの信号をパラレルに出力させるようにすればよい。
さらに、ニブルモードでの読出し動作では、特に制限さ
れないが、上記メインアンプをアドレス信号Ｙ０，Ｙ１
とＹ１０，Ｙ１１をアドレス歩進させてシリアルに４ビ
ットを出力させることができる。
【００４２】図４には、Ｘ系冗長回路のブロック配置図
が示されている。図５と図６には、図４により分けられ
たブロック１とブロック２に対応した回路図が示されて
いる。図５と図６は、その中央の重なり部分が互いに重
複して描かれている。
【００４３】図５と図６に示すように、この実施例では
全部で８つの同一の回路からなる冗長デコーダ１Ａ〜１
Ｄ及び２Ａ〜２Ｄを持つ。それぞれのデコーダは、アド
レスＡ０〜Ａ１１に対応する１１個のアドレス比較回路
１１を持ち、メモリマット内で隣接する２本の冗長ワー
ド線に対して１個を割り当てる方式である。
【００４４】本実施例では、１つのメモリマット内に４
本の冗長ワード線があるので、同一マット内では、２対
４本の不良ワード線を救済することができる。この同一
マット内でのいずれの冗長ワード線対を用いるかの選択
は、冗長デコーダ１Ａ〜１Ｄまたは２Ａ〜２Ｄのどちら
の組を使用するかによって行なわれる。即ち、冗長デコ
ーダ１Ａ〜１Ｄを使用する場合にはマット内の外側の冗
長ワード線対を用い、冗長デコーダ２Ａ〜２Ｄを使用す
る場合にはマット内の内側の冗長ワード線対を用いると
いったようにあらかじめ配線を設定しておく。
【００４５】ここで、冗長デコーダ１Ａのイネーブルヒ
ューズ９が切断されると冗長デコーダ１Ａが使用可能状
態になる。ヒューズ８は、各Ｘアドレスに対し１本づつ
あり、救済対象となるＸアドレスは１１本のヒューズの
レーザーによる切断／非切断の組合せによって決定され
る。救済対象となるＸアドレス１０Ｔ，１０Ｂが冗長デ
コーダ１Ａに入力されると、アクセスされたことを伝達
する信号３を冗長ワード線対のドライバ回路を活性化す
る回路４Ａに入力し、マット内の外側の冗長ワード線対
を活性化する。
【００４６】冗長デコーダ２Ａの場合は、アクセスされ
たことを伝達する信号３は冗長ワード線対のドライバ回
路を活性化する回路４Ｂに入力し、マット内の内側の冗
長ワード線対を活性化する。いずれかの冗長デコーダに
よって、救済アドレスを使用する状態になった場合、信
号群７のいずれか１つがハイレベルになり、論理回路６
により救済対象となるワード線対を不活性にする信号を
出力する。
【００４７】図７には、図４（図５と図６）のＸ系冗長
回路の一実施例のレイアウト図が示されている。同図に
おいて、冗長デコーダ１Ａ〜１Ｄ及び２Ａ〜２Ｄは、１
Ａの隣に２Ａ、１Ｂの隣に２Ｂといったように、マット
内の外側の冗長ワード線対に対応するデコーダとマット
内の内側の冗長ワード線対に対応するデコーダが交互に
配置される。
【００４８】もしも、冗長デコーダ１Ａ〜１Ｄをまとめ
て配置し、２Ａ〜２Ｄをまとめて配置すると、冗長デコ
ーダから、被救済アドレスがアクセスされたことを伝達
する信号３をうけて冗長ワード線対のドライバ回路を活
性化する回路４Ａ，４Ｂが、マット内の外側の冗長ワー
ド線対とマット内の内側の冗長ワード線対それぞれに対
応して１つずつあるため、信号の配線群５は交差などが
少なく単純に配置できる。
【００４９】しかしながら、ヒューズ１１を含む冗長デ
コーダ回路は一般にヒューズ部分の切断による他の配線
の損傷防止のためにヒューズ部分に比較的大面積を要
し、さらに本実施例の場合、１１本ものアドレスをヒュ
ーズにより指定されたアドレスと比較する必要があり、
回路規模が大きくさらに大面積を要するため、複数の冗
長デコーダを配置しようとするとアドレスバッファから
のアドレス信号配線群１０の長さの差がデコーダ間で大
きくなる。
【００５０】そこで、マット内の外側の冗長ワード線対
に対応するデコーダとマット内の内側の冗長ワード線対
に対応するデコーダを交互に配置し、両者の配線の長さ
の差を少なくし、アクセス時間差を小さくする。
【００５１】図８は、この発明に係るメモリアレイとセ
ンスアンプのレイアウト配置図が示されている。図９と
図１０には、図８により分けられたブロック１とブロッ
ク２に対応したレイアウト図が示されている。図９と図
１０は、その中央の重なり部分が互いに重複して描かれ
ている。
【００５２】図９と図１０において、上記で既に述べた
ように、Ｙ選択回路からそれに対応するメモリアレイの
複数のメモリマット上を延長するように延びて、各メモ
リマットのカラムスイッチ用ＭＯＳＦＥＴのゲートのス
イッチ制御を行う。従って、Ｙ選択線１は、複数のセン
スアンプ群を横断するように延長される。
【００５３】また、Ｙ選択線１は、複数のメモリマット
上を延長するように延びるので、比較的低抵抗であるこ
とが望ましく、金属配線を使用している。センスアンプ
２内の配線は、図７から明らかなように、多くの交差部
分が存在する。これらの交差部分の少なくとも一部に
は、レイアウト面積低減及び配線抵抗低減の意味から、
Ｙ選択線１と同層の金属配線を使用することが求められ
る。
【００５４】そこで、Ｙ選択線１は、センスアンプ２同
志の間を通過する。本実施例では、Ｙ選択線１をセンス
アンプ部で２本に分割し、１本は当該Ｙ選択線１で選択
されるセンスアンプ４個の中央の隙間３を通過し、そこ
から各センスアンプのカラムスイッチ用ＭＯＳＦＥＴの
ゲートに接続する。残る１本は、当該センスアンプ群
と、別のセンスアンプ群の間４を通過する。
【００５５】このように、Ｙ選択線１をセンスアンプ部
で分割することにより、センスアンプ間の隙間が狭くと
も、抵抗を高くせずに配線することができるため、レイ
アウト面積の低減を図ることができる。またセンスアン
プの配置を、太いＹ選択線を通過させるためにペアデー
タ線に対し不均等にする必要が無く、データ線ペア間の
配線抵抗及び配線容量の不均等に起因するデータ読出し
マージンの低下を防ぐことができる。
【００５６】図９，図１０のセンスアンプ２には、シェ
アードＭＯＳ５、データ線プリチャージＭＯＳ６、デー
タ線ショートＭＯＳ７を含めて記述している。これらの
トランジスタは、データ線ピッチの縮小に伴い、必然的
にゲート幅を縮小することになる。そのため、よく知ら
れた狭チャネル効果により、しきい値電圧の上昇をもた
らすことになり、これらのトランジスタの動作速度低下
をもたらす。
【００５７】そこで、本実施例では、これらのＭＯＳト
ランジスタの基板内部に、メモリセルトランスファＭＯ
Ｓ部分になされるものと同様の、公知の技術によるＬＯ
ＣＯＳ部分と素子形成領域共通のＢ（硼素）高エネルギ
ーイオン打ち込みを行ない、かつ他の周辺回路用に用い
られているＬＯＣＯＳ下のチャネルストッパ用Ｐ型領域
を形成しないことによって、しきい値電圧を０．２Ｖ程
度下げている。
【００５８】図１１には、センスアンプに接続される入
出力線をイコライズする回路と、その制御信号を、アド
レスの変化等を検知して発生するＹ系制御信号であるマ
ットコントロール信号３、４、５、６を基にして発生す
る制御信号発生回路を示している。本実施例では、同一
メモリマット内の４つの入出力線イコライズ回路に供給
される同一論理の回路１、２を２つ用意し、各論理回路
部１及び２からの出力信号７、８、９、１０は、それぞ
れ２つずつの入出力線イコライズ回路１１、１２に供給
される。
【００５９】１マットあたり４ペアの入出力線のうち、
１４〜２１はメモリマット側のノードであり、２２〜２
９はコモンＩ／Ｏ側のノードである。また、１３は、図
１（図２と図３）に示す１／２ＶＣＬ発生回路から供給
されるプリチャージ電位である。回路１、２は、チップ
待機時の入出力線プリチャージ並びに、入出力動作前の
入出力線のイコライズ動作等を行なう。
【００６０】図１２には、図１１の制御信号発生回路の
一実施例のレイアウト図が示されている。当図面の記号
の意味については、図１１と同じである。配線３〜６及
び１３〜２１は、既に述べたチップ内十文字型周辺回路
領域の長辺内を、長辺方向に延びる。配線２２〜２９
は、メモリマット内センスアンプ列内に配置される。図
１２から明らかなように、並べて配置された回路１、２
の中間に入出力線１４〜２１が通過する構造になってい
るため、回路１、２の出力７〜１０を入出力線イコライ
ズ回路１１、１２に接続する際に、入出力線１４〜２１
に対する交差を行なわなくともよい。従って、そのため
の配線チャネル領域を確保する必要がなく、チップ面積
を小さくすることができる。また、出力７〜１０のため
の配線チャネル領域に無関係に回路１、２を配置するこ
とができるため、レイアウト上の自由度が高くなる。
【００６１】図１３は、図１１の回路の他の一実施例の
レイアウト図が示されている。この実施例では、回路２
を廃し、回路１の出力７〜１０を回路１１及び回路１２
の両方に供給する例を示している。当図面の記号の意味
については、図１１と同様に図１１と同じである。この
実施例にあっては、図１２の実施例に比して配線チャネ
ル領域を４本分多く確保しなければならない。
【００６２】このように同一論理を分割することによ
り、出力信号７、８、９、１０の引き回しによるレイア
ウト面積の増加を防ぐことができ、しかも、出力信号
７、８、９、１０の配線に抵抗の比較的高い、例えばタ
ングステン配線などを使用しても動作速度の低下を少な
くすることができる。
【００６３】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 複数からなるシェアードセンスアンプ方式のメ
モリブロックに分割され、各メモリブロックにはダイナ
ミック型メモリセルがマトリックス配置されてなるメモ
リマットとその微小読出し信号を増幅するセンスアンプ
とが複数組設けられると共に、各センスアンプからの読
出し信号を入出力線に送出もしくは非送出することを選
択する手段と選択信号を伝達するＹ選択線を有し、その
選択に係るデコーダ回路は、Ｙ選択線のほぼ中間部分に
配置する。この構成により、デコーダ側から見たＹ選択
線の遠端迄の長さが短くできるので、細く抵抗の高いＹ
選択線を使用することができ、アクセス時間を低下させ
ること無くチップサイズを小さくすることができるとい
う効果が得られる。
【００６４】（２） チップの縦横を１／２ずつに分け
た両領域における縦中央部と横中央部からなる十文字エ
リアに周辺回路を配置し、上記十文字エリアにより分割
された４つの領域にメモリアレイを配置し、横中央部に
Ｘ，Ｙ各アドレスバッファとＸ，Ｙ各冗長救済回路が配
置され、Ｘ，Ｙ各アドレスバッファはＸ，Ｙ各冗長回路
よりもチップ中央部により近い位置に配置され、Ｘ，Ｙ
各アドレスバッファとＸ，Ｙ各冗長回路は各々近接させ
ることにより、アクセスを律則する回路が、アクセスパ
スが集中する十文字エリアの中央部に近付けて配置され
るためアクセス遅延を少なくすることができるという効
果が得られる。
【００６５】（３） 所定の基準電圧を発生する回路
と、この電圧を受けてボルテージフォロワ動作により、
内部回路の動作に必要な電源電圧、電流を得る出力バッ
ファ回路を備え、当該基準電圧発生回路と出力バッファ
回路はチップ横中央部の周辺回路領域に配置され、さら
に基準電圧発生回路は出力バッファ回路に比較しチップ
端部により近く配置させる。この構成では、内部降圧回
路は基準電圧発生回路よりチップ中央寄りに設けられ、
大面積を要するチップ内位相補償容量部を除いて十文字
の交差部分である中央部にはみ出さないように配置され
ているので、内部降圧回路と基準電圧発生回路はアドレ
スプリデコード信号や、各種制御信号線からのカップリ
ングノイズの影響を受けにくく、特に基準電圧発生回路
は、カップリングノイズの影響を受けにくい位置に配置
されるため、小電流で動作する回路を使用することが可
能であり、かつ内部降圧回路は各種周辺回路に効率よく
電力を供給することができるという効果が得られる。
【００６６】（４） 各メモリマットには複数の冗長線
を備え、各メモリマット内の各冗長線による救済を選択
する回路は対象となるメモリマット毎に同一メモリマッ
ト内の各冗長線を選択する回路が隣接して配置させるこ
とにより、各メモリマットの冗長線ごとのアクセス時間
差を小さくすることができるという効果が得られる。
【００６７】（５） センスアンプの配線の少なくとも
一部がＹ選択線と同一配線層で構成され、当該センスア
ンプ群の間隙を複数の同一ノードであるＹ選択線を通過
させることにより、センスアンプ列におけるＹ選択線の
通過領域が狭くとも、Ｙ選択線の抵抗を上げることが無
いため、アクセス時間を低下させること無くチップサイ
ズを小さくすることができ、さらに、センスアンプ列に
おけるＹ選択線の通過領域を確保するために、センスア
ンプのレイアウト的な左右対称性を損ない、データ読出
しマージンが少なくなることを防ぐことができるという
効果が得られる。
【００６８】（６） シェアードＭＯＳ，ビット線プリ
チャージＮＭＯＳはメモリセルと同一仕様の不純物イオ
ン打ち込み量またはイオン種とすることにより、データ
線間隔短縮によるシェアードＭＯＳ，ビット線プリチャ
ージＮＭＯＳの微細化に伴う狭チャネル効果でのしきい
値電圧の上昇を補償し、動作マージンの確保をすること
ができるという効果が得られる。
【００６９】（７） マットコントロール信号から入出
力線のイコライズ制御信号を複数発生する同一の論理回
路を複数個配置し、同一のメモリマット内の複数の入出
力線イコライズ回路に各々同時に供給することにより、
チップ内中央部を縦断する配線チャネル領域を狭くする
ことができ、チップサイズを縮小することができるとい
う効果が得られる。
【００７０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図４
〜図６及び図７においては、Ｘアドレスバッファについ
て説明したが、これをＹアドレスバッファについて用い
てもよい。図９及び図１１において、センスアンプ群の
間隙に通過するＹ選択線が２本より多い構造でも構わな
い。Ｙ選択線の材質は全て同じである必要はなく、一部
を別層で構成してもよい。シェアードＭＯＳ５、データ
線プリチャージＭＯＳ６、データ線ショートＭＯＳ７の
イオン打ち込み仕様は、必ずしもメモリセルと同一であ
る必要はない。
【００７１】ＲＡＭ全体のレイアウトは、前記図１〜図
３に示したような構成を基本として、その周辺回路の配
置は様々の実施形態を採ることができる。以上の説明で
は、主として本願発明者によってなされた発明をその背
景となった技術分野である大規模のダイナミック型ＲＡ
Ｍに適用した場合について説明したが、これに限定され
るものではなく、スタティック型ＲＡＭやＲＯＭ（リー
ド・オンリー・メモリ）のような各種メモリ回路等に広
く利用できるものである。
【００７２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリブロックは４つに分
割され、各メモリブロックにはＹ選択線を有し、その選
択に係るデコーダ回路は、Ｙ選択線のほぼ中間部分に配
置されるため、デコーダ側から見たＹ選択線の遠端迄の
長さが短くできるので、細く抵抗の高いＹ選択線を使用
することができ、アクセス時間を低下させること無くチ
ップサイズを小さくすることができる。チップの縦横を
１／２ずつに分けた両領域における縦中央部と横中央部
からなる十文字エリアに周辺回路を配置し、上記十文字
エリアにより分割された４つの領域にメモリアレイを配
置し、横中央部にＸ，Ｙ各アドレスバッファとＸ，Ｙ各
冗長救済回路が配置され、Ｘ，Ｙ各アドレスバッファは
Ｘ，Ｙ各冗長回路よりもチップ中央部により近い位置に
配置され、Ｘ，Ｙ各アドレスバッファとＸ，Ｙ各冗長回
路は各々近接している。さらに所定の基準電圧を発生す
る回路と、この電圧を受けてボルテージフォロワ動作に
より、内部回路の動作に必要な電源電圧、電流を得る出
力バッファ回路を備え、当該基準電圧発生回路と出力バ
ッファ回路はチップ横中央部の周辺回路領域に配置さ
れ、さらに基準電圧発生回路は出力バッファ回路に比較
しチップ端部により近く配置される。
【００７３】以上により、アクセスを律則する回路を、
アクセスパスが集中する十文字エリアの中央部に近付け
て配置することができるので、アクセス遅延を少なくす
ることができる。また、基準電圧発生回路へのノイズの
侵入が少なく、低電流で動作する回路を使用することが
でき、かつ、出力バッファ回路はチップ各部に効率よく
電力を供給することができる。各メモリマットには複数
の冗長線を備え、各メモリマット内の各冗長線による救
済を選択する回路は対象となるメモリマット毎に同一メ
モリマット内の各冗長線が隣接して配置されるため、使
用する冗長線間のアクセス時間のばらつきを少なくする
ことができる。センスアンプ群の間隙を複数の同一ノー
ドであるＹ選択線が通過するため、センスアンプ列にお
けるＹ選択線の通過領域が狭くとも、Ｙ選択線の抵抗を
上げることが無いため、アクセス時間を低下させること
無くチップサイズを小さくすることができ、さらに、セ
ンスアンプ列におけるＹ選択線の通過領域を確保するた
めに、センスアンプのレイアウト的な左右対称性を損な
い、データ読出しマージンが少なくなることを防ぐこと
ができる。シェアードＭＯＳ，ビット線プリチャージＮ
ＭＯＳはメモリセルと同一仕様の不純物イオン打ち込み
量またはイオン種であるため、狭チャネル効果を防ぎ、
これらのＭＯＳのしきい値電圧を低くすることができ
る。マットコントロール信号から入出力線のイコライズ
制御信号を複数発生する同一の論理回路を複数個配置
し、同一のメモリマット内の複数の入出力線イコライズ
回路に各々同時に供給するため、チップ内中央部を縦断
する配線チャネル領域を狭くすることができ、チップサ
イズを縮小することができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例のチップレイアウト配置図である。
【図２】図１のブロック１に対応したレイアウト図であ
る。
【図３】図１のブロック２に対応したレイアウト図であ
る。
【図４】この発明に係るＸ系冗長回路の一実施例のブロ
ック配置図である。
【図５】図４のブロック１に対応した回路図である。
【図６】図４のブロック２に対応した回路図である。
【図７】図４（図５と図６）のＸ系冗長回路の一実施例
を示すレイアウト図である。
【図８】この発明に係るメモリアレイとセンスアンプの
一実施例のレイアウト配置図である。
【図９】図８のブロック１に対応したレイアウト図であ
る。
【図１０】図８のブロック２に対応したレイアウト図で
ある。
【図１１】この発明に係る制御信号発生回路の一実施例
を示す回路図である。
【図１２】図１１の制御信号発生回路の一実施例を示す
レイアウト図である。
【図１３】図１１の制御信号発生回路の他の一実施例を
示すレイアウト図である。
【符号の説明】
１…メモリマット ２…センスアンプ ３…Ｘデコーダ
５…Ｙ選択回路 ７…メインアンプ ８…センスアン
プ用内部降圧回路 ９Ａ、９Ｂ、９Ｃ…入力パッドエリ
ア １０…ＲＡＳ系制御信号回路 １１…Ｘ冗長回路
１２…Ｘアドレスバッファ及びＸアドレスドライバ １
３…セルフリフレッシュ用タイマ回路 １４…Ｙアドレスバッファ及びＹアドレスドライバ １
５…Ｙ冗長回路 １６…基準電圧発生回路 １７…周辺
回路用内部降圧回路 １８…ＣＡＳ系、ＷＥ系、テスト
系制御信号回路 １９…基板電圧発生回路 ２０…１／
２ＶＣＬ発生回路２１…ＳＥＴＢ回路 ２２…昇圧電圧
発生回路 ２３、２５…データ出力バッファ回路 ２４
…データ入力バッファ回路（以上図２と図３関係） １Ａ〜１Ｄ，２Ａ〜２Ｄ…冗長デコーダ ３…披救済ア
ドレスがアクセスされたことを伝達する信号 ４Ａ，４
Ｂ…冗長ワード線選択回路 ５…信号配線群 ６…被救済ワード線切断回路 ７…信号配線群 ８…救
済アドレスヒューズ ９…イネーブルヒューズ １０
Ｔ，１０Ｂ…アドレス信号 １１…アドレス比較回路
１２…ヒューズ群（以上図５と図６関係） １Ａ〜１Ｄ，２Ａ〜２Ｄ…冗長デコーダ ３…披救済ア
ドレスがアクセスされたことを伝達する信号 ４Ａ，４
Ｂ…冗長ワード線選択回路 ５…信号配線群 ６…被救済ワード線切断回路 ７…信号配線群 １０
Ｔ，１０Ｂ…アドレス信号１２…ヒューズ群（以上図７
関係） １…Ｙ選択線 ２…センスアンプ ３、４…センスアン
プ部のＹ選択線通過領域 ５…シェアードＭＯＳ ６…
データ線プリチャージＭＯＳ ７…データ線ショートＭ
ＯＳ（以上図９と図１０関係） １、２…入出力線イコライズ信号発生回路 ３、４、
５、６…マットコントロール信号 ７、８、９、１０…
入出力線イコライズ信号 １１、１２…入出力線イコラ
イズ回路 １３…入出力線プリチャージ電位 １４〜２
１…入出力線（メモリセル側）２２〜２９…入出力線
（以上１１図関係） １、２…入出力線イコライズ信号発生回路 ３、４、
５、６…マットコントロール信号 ７、８、９、１０…
入出力線イコライズ信号 １１、１２…入出力線イコラ
イズ回路 １３…入出力線プリチャージ電位 １４〜２
１…入出力線（メモリセル側）２２〜２９…入出力線
（図１２関係） １…入出力線イコライズ信号発生回路 ３、４、５、６
…マットコントロール信号 ７、８、９、１０…入出力
線イコライズ信号 １１、１２…入出力線イコライズ回
路 １３…入出力線プリチャージ電位 １４〜２１…入
出力線（メモリセル側）２２〜２９…入出力線（図１３
関係）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角▲崎▼ 学 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 石井 京子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 野崎 幸一 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 吉岡 博志 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小山 芳久 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 有働 信治 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 青柳 秀朋 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 森野 誠 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 星田 昭彦 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数からなるメモリブロックに分割さ
    れ、各メモリブロックにはダイナミック型メモリセルが
    マトリックス配置されてなるメモリマットとその微小読
    出し信号を増幅するセンスアンプとが複数組設けられる
    と共に、各センスアンプからの読出し信号を入出力線に
    送出もしくは非送出することを選択する手段と選択信号
    を伝達するＹ選択線を有し、その選択に係るデコーダ回
    路は、Ｙ選択線のほぼ中間部分に配置されることを特徴
    とする半導体集積回路装置。
  2. 【請求項２】 チップの縦横を１／２ずつに分けた両領
    域における縦中央部と横中央部からなる十文字エリアに
    周辺回路を配置し、上記十文字エリアにより分割された
    ４つの領域にメモリアレイを配置してなる半導体記憶回
    路を備え、上記横中央部にＸ，Ｙ各アドレスバッファと
    Ｘ，Ｙ各冗長救済回路が配置され、Ｘ，Ｙ各アドレスバ
    ッファはＸ，Ｙ各冗長回路よりもチップ中央部により近
    い位置に配置され、Ｘ，Ｙ各アドレスバッファとＸ，Ｙ
    各冗長回路は各々近接していることを特徴とする半導体
    集積回路装置。
  3. 【請求項３】 チップの縦横を１／２ずつに分けた両領
    域における縦中央部と横中央部からなる十文字エリアに
    周辺回路を配置し、上記十文字エリアにより分割された
    ４つの領域にメモリアレイを配置し、さらに所定の基準
    電圧を発生する回路と、この電圧を受けてボルテージフ
    ォロワ動作により、内部回路の動作に必要な電源電圧、
    電流を得る出力バッファ回路を含む半導体記憶回路を備
    え、当該基準電圧発生回路と出力バッファ回路はチップ
    横中央部の周辺回路領域に配置され、さらに基準電圧発
    生回路は出力バッファ回路に比較しチップ端部により近
    く配置されることを特徴とする半導体集積回路装置。
  4. 【請求項４】 複数の同一回路からなるメモリマットを
    持ち、各メモリマットに複数の冗長線を備えるメモリ回
    路を備え、各メモリマット内の各冗長線による救済を選
    択する回路は、対象となるメモリマット毎に同一メモリ
    マット内の各冗長線を選択する回路が交互に隣接して配
    置されることを特徴とする半導体集積回路装置。
  5. 【請求項５】 ダイナミック型メモリセルがマトリック
    ス配置されてなるメモリマットとその微小読出し信号を
    増幅するセンスアンプとが複数組設けられると共に、複
    数のセンスアンプからの読出し信号を入出力線に送出も
    しくは非送出することを選択する手段と選択信号を伝達
    するＹ選択線を有し、センスアンプの配線の少なくとも
    一部がＹ選択線と同一配線層で構成され、当該センスア
    ンプ群の間隙を複数の同一ノードであるＹ選択線が通過
    する構造を有することを特徴とする半導体集積回路装
    置。
  6. 【請求項６】 ダイナミック型メモリセルがマトリック
    ス配置されてなるシェアードセンスアンプ方式のメモリ
    ブロックを備え、センスアンプ、シェアードＭＯＳ，ビ
    ット線プリチャージＭＯＳ，ビット線ショートＭＯＳの
    うち、同一極性のトランジスタの不純物イオン打ち込み
    量またはイオン種が複数の仕様で構成されていることを
    特徴とする半導体集積回路装置。
  7. 【請求項７】 少なくとも一種類のトランジスタはメモ
    リセルと同一仕様の不純物イオン打ち込み量またはイオ
    ン種であることを特徴とする請求項６の半導体集積回路
    装置。
  8. 【請求項８】 複数の同一回路からなるメモリマットを
    持つメモリ回路を備え、アドレスの切り換えを検知して
    発生する信号を含むマットコントロール信号から入出力
    線のイコライズ制御信号を複数発生する同一の論理回路
    を複数個配置し、同一のメモリマット内の複数の入出力
    線イコライズ回路に各々同時に供給することを特徴とす
    る半導体集積回路装置。
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