[go: up one dir, main page]

JPH0666056B2 - 情報処理システム - Google Patents

情報処理システム

Info

Publication number
JPH0666056B2
JPH0666056B2 JP1265733A JP26573389A JPH0666056B2 JP H0666056 B2 JPH0666056 B2 JP H0666056B2 JP 1265733 A JP1265733 A JP 1265733A JP 26573389 A JP26573389 A JP 26573389A JP H0666056 B2 JPH0666056 B2 JP H0666056B2
Authority
JP
Japan
Prior art keywords
request
address
memory
data buffer
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1265733A
Other languages
English (en)
Other versions
JPH03127147A (ja
Inventor
洋行 河西
Original Assignee
甲府日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 甲府日本電気株式会社 filed Critical 甲府日本電気株式会社
Priority to JP1265733A priority Critical patent/JPH0666056B2/ja
Priority to CA002027226A priority patent/CA2027226C/en
Priority to DE69031967T priority patent/DE69031967T2/de
Priority to EP90119527A priority patent/EP0422656B1/en
Priority to AU64515/90A priority patent/AU640172B2/en
Priority to US07/595,575 priority patent/US5251311A/en
Publication of JPH03127147A publication Critical patent/JPH03127147A/ja
Publication of JPH0666056B2 publication Critical patent/JPH0666056B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0817—Cache consistency protocols using directory methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は情報処理システムに関し、特にキャッシュ無効
化処理方式に関する。
従来技術 従来の技術では、主記憶装置と入出力装置や演算プロセ
ッサ（メモリリクエストの要求元）とが互いに非同期の
クロックで動作する様な情報処理装置がある。かかる情
報処理装置では、メモリアクセス制御装置は、要求元と
同期して動作する第１の制御装置と、主記憶装置と同期
して動作する第２の制御装置とからなっており、要求元
から主記憶装置へアクセスする場合、第１の制御装置が
リクエストを受付けると、各要求元毎に定められたデー
タバッファにメモリアクセス情報を格納する。このリク
エストに対するリプライが返ってきて、データバッファ
内のメモリアクセス情報の一部のプロセッサ番号やリプ
ライデータ有無などのリプライ情報を、要求元の演算プ
ロセッサに送出するために、第１の制御装置内の読出ア
ドレスにより読出されるまでこれ等情報をデータバッフ
ァ内に保存している。
そして、第１の制御装置は第２の制御装置にリクエスト
を送出し、第２の制御装置はそのリクエストを受取る
と、他の要求元からのリクエストとの競合制御を行な
い、処理可能ならばデータバッファに読出しアドレスを
与えてメモリアクセス情報を読出し、リクエストと共に
メモリアクセス情報を主記憶装置に送出している。
また、第２の制御装置にメモリアクセス情報の一部のメ
モリリクエストアドレスを格納するバッファを設け、第
２の制御装置がメモリリクエストを主記憶装置に送出し
た際にそのメモリリクエストの命令の種類を判別し、そ
れがストア命令であるならば、メモリアクセス情報の一
部のメモリリクエストアドレスを主記憶装置に送出した
順番に特別に設けられたバッファに格納しておき、キャ
ッシュ無効化リクエストを第１の制御装置に対して発行
するようになっている。
キャッシュ無効化リクエストは第２の制御装置から第１
の制御装置へ送出され、第１の制御装置はそのリクエス
トを受取り、第２の制御装置内のメモリリクエストアド
レスが格納されているバッファに読出アドレスを与えて
メモリリクエストアドレスを読出し、キャッシュ機能を
有する要求元へメモリリクエストアドレスと共にキャッ
シュ無効化リクエストを送出している。
上述した従来のキャッシュ無効化制御方式では、第２の
制御装置内にキャッシュの無効化のためにメモリリクエ
ストアドレスが格納できるだけの容量を有する特別のバ
ッファを設ける必要があり、まだ第２の制御装置内の当
該バッファから第１の制御装置にメモリリクエストアド
レスを送出するだけの信号線を設けなければならないの
で、インタフェース間の信号線が増加すると共にハード
ウェア量が増大するという欠点がある。
発明の目的 そこで、本発明はかかる従来のものの欠点を解消すべく
なされたものであって、その目的とするところは、キャ
ッシュ無効化制御のためのストア用メモリリクエストア
ドレスを格納するバッファを特別に設ける必要がない情
報処理システムを提供することにある。
発明の構成 本発明によれば、主記憶装置と、前記主記憶装置に対す
るメモリリクエストを発生する要求元と、この要求元と
前記主記憶装置との間に設けられ、前記要求元からのメ
モリリクエスト情報を一時格納するデータバッファと、
このデータバッファからのメモリリクエスト情報を読出
して前記主記憶装置に対するメモリリクエストを実行制
御するメモリリクエスト制御手段と、前記メモリリクエ
スト情報に基づいて前記要求元に対するキャッシュ無効
化処理を制御するキャッシュ無効化制御手段とを含む情
報処理システムであって、前記データバッファ内のメモ
リリクエスト情報の格納アドレスを記憶するデータ読出
アドレスバッファと、前記データを読出してアドレスバ
ッファの格納アドレスを読出してこのアドレスにより前
記データバッファをアクセスするデータバッファ制御手
段とを含み、このデータバッファから読出されたメモリ
リクエスト情報のうちメモリリクエストアドレスを用い
て前記要求元に対するキャッシュ無効化処理を制御する
ようにしたことを特徴とする情報処理システムが得られ
る。
実施例 次に、本発明の実施例について図面を参照して説明す
る。
図は本発明の一実施例のシステムブロック図である。メ
モリアクセス制御回路１は第２のクロックに同期して動
作する主記憶装置２と第１のクロックに同期して動作す
る演算プロセッサ3a〜3n（メモリリクエストの要求元）
との間に設けられていて、第２のクロックに同期して動
作するメモリリクエスト制御回路13と、第１のクロック
に同期して動作す各要求元別に設けられているデータバ
ッファ11a〜11nと、キャッシュ無効化要求制御回路12と
から構成されている。
各要求元別に設けられているデータバッファ11a〜11nは
各々２つの読出しアドレスで読出し可能なデータバッフ
ァである。
メモリリクエスト制御回路13は、各要求元別に設けられ
ているデータバッファ11a〜11nからメモリアクセス情報
を読出すためのデータバッファアドレスを生成するメモ
リリクエスト情報読出回路131と、読出されたデータを
格納するリクエスト情報受付レジスタ132と、リクエス
トの命令の種類を判別するリクエスト識別回路133と、
データバッファの読出しアドレスを格納するデータ読出
アドレスバッファ134と、キャッスの無効化要求を行う
ためにキャッシュ無効化リクエストを発行するキャッシ
ュ無効化リクエスト発生回路135とから構成されてい
る。
キャッシュ無効化要求制御回路12は、各要求元別に設け
られているデータバッファ11a〜11nを制御するデータバ
ッファ制御回路121と、データバッファ制御回路121から
読出されたメモリリクエストアドレスを格納するキャッ
シュ無効化データレジスタ122と、要求元のキャッシュ
機能の有無を判別するキャッシュ無効化判別回路123と
から構成されている。
次に、図を参照して第１のクロックで動作する、例えば
演算プロセッサ3aがら第２のクロックで動作する主記憶
装置２に対して連続にメモリリクエストを発行した場合
の動作を説明する。
演算プロセッサ3aから発行されたメモリリクエストは線
L301を介してメモリアクセス制御回路１に供給され、メ
モリリクエストと共に送られてきたメモリアクセス情報
は、メモリアクセス制御回路１の各要求元に定められた
データバッファ11aに格納される。
次に、メモリリクエストは第２のクロックに同期して動
作するメモリリクエスト制御回路13に送られ、メモリリ
クエスト情報読出回路131で受取られる。ここで他の演
算プロセッサ3b〜3nからのメモリリクエストとの競合制
御が行われ、処理可能ならば、そのメモリリクエストに
該当するデータバッファ11aからメモリアクセス情報を
読出すために、データバッファアドレスが生成される。
この場合、メモリリクエスト情報読出回路131には、特
に図示しないが、従来と同様に要求元3a,3b等から各メ
モリリクエストが非同期の送受関係により送られ、これ
をトリガとしてメモリリクエスト情報読出回路131はデ
ータバッファアドレスを生成するもので、各データバッ
ファのワード数分に相当する各アドレスカウンタにより
アドレスが順次インクリメントされ、このアドレスカウ
ンタ値が各データバッファのアドレスとなるのである。
メモリリクエスト情報読出回路131はデータバッファア
ドレスを線L131を介してデータバッファ11aへ送出し、
このデータバッファから読出されたメモリアクセス情報
は線L111を介してリクエスト情報受付レジスタ132に格
納される。そして、リクエスト情報受付レジスタ132に
格納されたメモリアクセス情報は、メモリリクエストと
ともに線L134を介して主記憶装置２へ送出される。
一方、リクエスト情報受付レジスタ132にメモリアクセ
ス情報が格納されると、リクエスト識別回路133はメモ
リリクエストの命令の種類を識別し、それがストア命令
であるならば、キャッシュ無効化リクエスト発生回路13
5へ有効信号を送出する。キャッシュ無効化リクエスト
発生回路135はこの有効信号を受取り、メモリアクセス
情報をデータバッファ11aから読出したときのデータバ
ッファアドレスと、そのメモリリクエストに該当するデ
ータバッファの番号とを、主記憶装置２へメモリリクエ
ストを送出した順にデータ読出アドレスバッファ134に
格納する。
メモリリクエスト情報読出回路131にて生成されたデー
タバッファのアドレスがデータ読出アドレスバッファ13
4へ供給されて格納される。そのとき格納すべきか否か
の判断がリクエスト識別回路133にて行われる。またデ
ータバッファの番号は前述したようにデータバッファア
ドレス生成のためのアドレスカウンタが各データバッフ
ァ対応に存在しているので、そのバッファ番号も同様に
データ読出アドレスバッファへ送出され格納される。
また、この時キャッス無効化リクエストを線L135を介し
てキャッシュ無効化要求制御回路12のデータバッファ制
御回路121へ送出する。データバッファ制御回路121はキ
ャッシュ無効化リクエストを受取ると、主記憶装置２へ
メモリアクセス情報が送出された順に格納されているデ
ータバッファアドレスと、そのメモリリクエストに該当
するデータバッファの番号とをメモリリクエスト制御回
路13のデータ読出アドレスバッファ134から読出すため
に読出アドレスを生成し、その読出アドレスを線L139を
介してデータ読出アドレスバッファ134に与え、データ
バッファアドレスとデータバッファ番号とを読出す。
また、データバッファ制御回路121はデータバッファ番
号から該当するデータバッファ11を識別し、データバッ
ファアドレスをデータバッファ11に線L121を介して与
え、該当するメモリリクエストアドレスを読出してキャ
ッシュ無効化データレジスタ122に格納する。
キャッシュ無効化リクエストはキャッス無効化判別回路
123に送られ、キャッシュ無効化判別回路123はプロセッ
サのキャッシュ機能の有無を判別し、キャッシュ機能を
有するプロセッサにキャッシュ無効化リクエストと共に
メモリリクエストアドレスを線L124を介して送出する。
発明の効果 以上述べた如く本発明によれば、メモリリクエスト情報
を格納したデータバッファからメモリリクエストアドレ
スを読出すためのデータバッファアドレスを、別に設け
たデータ読出アドレスバッファに格納しておき、キャッ
シュ無効化処理時には、このバッファ内のデータバッフ
ァアドレスを読出してこのアドレスによりデータバッフ
ァをアクセスし、キャッシュ無効化のためにメモリリク
エストアドレスを読出せば良いので、当該アドレスを格
納する特別のバッファが必要なく、よってハードウェア
量の削減が可能となるという効果がある。
【図面の簡単な説明】
図は本発明の実施例のシステムブロック図である。 主要部分の符号の説明 １……メモリアクセス制御回路 ２……主記憶装置 3a〜3n……要求元（演算プロセッサ） 11a〜11n……データバッファ 12……キャッシュ無効化要求制御回路 13……メモリリクエスト制御回路 121……データバッファ制御回路 134……データ読出アドレスバッファ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】主記憶装置と、前記主記憶装置に対するメ
    モリリクエストを発生する要求元と、この要求元と前記
    主記憶装置との間に設けられ、前記要求元からのメモリ
    リクエスト情報を一時格納するデータバッファと、この
    データバッファからのメモリリクエスト情報を読出して
    前記主記憶装置に対するメモリアクセスを実行制御する
    メモリリクエスト制御手段と、前記メモリリクエスト情
    報に基づいて前記要求元に対するキャッシュ無効化処理
    を制御するキャッシュ無効化制御手段とを含む情報処理
    システムであって、前記データバッファ内のメモリリク
    エスト情報の格納アドレスを記憶するデータ読出アドレ
    スバッファと、前記データ読出しアドレスバッファの格
    納アドレスを読出してこのアドレスにより前記データバ
    ッファをアクセスするデータバッファ制御手段とを含
    み、このデータバッファから読出されたメモリリクエス
    ト情報のうちメモリリクエストアドレスを用いて前記要
    求元に対するキャッシュ無効化処理を制御するようにし
    たことを特徴とする情報処理システム。
JP1265733A 1989-10-12 1989-10-12 情報処理システム Expired - Fee Related JPH0666056B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP1265733A JPH0666056B2 (ja) 1989-10-12 1989-10-12 情報処理システム
CA002027226A CA2027226C (en) 1989-10-12 1990-10-10 Information processing system
DE69031967T DE69031967T2 (de) 1989-10-12 1990-10-11 Informationsverarbeitungsanordnung
EP90119527A EP0422656B1 (en) 1989-10-12 1990-10-11 Information processing system
AU64515/90A AU640172B2 (en) 1989-10-12 1990-10-11 Information processing system
US07/595,575 US5251311A (en) 1989-10-12 1990-10-11 Method and apparatus for processing information and providing cache invalidation information

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1265733A JPH0666056B2 (ja) 1989-10-12 1989-10-12 情報処理システム

Publications (2)

Publication Number Publication Date
JPH03127147A JPH03127147A (ja) 1991-05-30
JPH0666056B2 true JPH0666056B2 (ja) 1994-08-24

Family

ID=17421243

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1265733A Expired - Fee Related JPH0666056B2 (ja) 1989-10-12 1989-10-12 情報処理システム

Country Status (6)

Country Link
US (1) US5251311A (ja)
EP (1) EP0422656B1 (ja)
JP (1) JPH0666056B2 (ja)
AU (1) AU640172B2 (ja)
CA (1) CA2027226C (ja)
DE (1) DE69031967T2 (ja)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5537574A (en) * 1990-12-14 1996-07-16 International Business Machines Corporation Sysplex shared data coherency method
US5598551A (en) * 1993-07-16 1997-01-28 Unisys Corporation Cache invalidation sequence system utilizing odd and even invalidation queues with shorter invalidation cycles
US5813028A (en) * 1993-10-12 1998-09-22 Texas Instruments Incorporated Cache read miss request invalidation prevention method
DE69628079T2 (de) * 1995-03-31 2004-02-26 Sun Microsystems, Inc., Santa Clara Mechanismus auf Systemebene zum Entwerten von Daten, die im externen Cache eines Prozessors in einem Computersystem gespeichert sind
GB2302604B (en) * 1995-06-23 2000-02-16 Advanced Risc Mach Ltd Data memory access control
JP2731761B2 (ja) * 1995-08-29 1998-03-25 甲府日本電気株式会社 ネットワーク制御装置
US8225002B2 (en) * 1999-01-22 2012-07-17 Network Disk, Inc. Data storage and data sharing in a network of heterogeneous computers
US7260745B1 (en) 1999-10-01 2007-08-21 Stmicroelectronics Ltd. Detection of information on an interconnect
US6408381B1 (en) 1999-10-01 2002-06-18 Hitachi, Ltd. Mechanism for fast access to control space in a pipeline processor
US6412043B1 (en) 1999-10-01 2002-06-25 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6349371B1 (en) 1999-10-01 2002-02-19 Stmicroelectronics Ltd. Circuit for storing information
US6457118B1 (en) 1999-10-01 2002-09-24 Hitachi Ltd Method and system for selecting and using source operands in computer system instructions
US6629207B1 (en) 1999-10-01 2003-09-30 Hitachi, Ltd. Method for loading instructions or data into a locked way of a cache memory
US6665816B1 (en) 1999-10-01 2003-12-16 Stmicroelectronics Limited Data shift register
US6732307B1 (en) 1999-10-01 2004-05-04 Hitachi, Ltd. Apparatus and method for storing trace information
US6412047B2 (en) 1999-10-01 2002-06-25 Stmicroelectronics, Inc. Coherency protocol
US6502210B1 (en) 1999-10-01 2002-12-31 Stmicroelectronics, Ltd. Microcomputer debug architecture and method
JP2001142692A (ja) * 1999-10-01 2001-05-25 Hitachi Ltd ２つの異なる固定長命令セットを実行するマイクロプロセッサ、マイクロコンピュータおよび命令実行方法
US7000078B1 (en) 1999-10-01 2006-02-14 Stmicroelectronics Ltd. System and method for maintaining cache coherency in a shared memory system
US6684348B1 (en) 1999-10-01 2004-01-27 Hitachi, Ltd. Circuit for processing trace information
US6530047B1 (en) 1999-10-01 2003-03-04 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6918065B1 (en) 1999-10-01 2005-07-12 Hitachi, Ltd. Method for compressing and decompressing trace information
US6351803B2 (en) 1999-10-01 2002-02-26 Hitachi Ltd. Mechanism for power efficient processing in a pipeline processor
US6553460B1 (en) 1999-10-01 2003-04-22 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6859891B2 (en) 1999-10-01 2005-02-22 Stmicroelectronics Limited Apparatus and method for shadowing processor information
US6779145B1 (en) 1999-10-01 2004-08-17 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6298394B1 (en) 1999-10-01 2001-10-02 Stmicroelectronics, Ltd. System and method for capturing information on an interconnect in an integrated circuit
US6434665B1 (en) 1999-10-01 2002-08-13 Stmicroelectronics, Inc. Cache memory store buffer
US7793261B1 (en) 1999-10-01 2010-09-07 Stmicroelectronics Limited Interface for transferring debug information
US6826191B1 (en) 1999-10-01 2004-11-30 Stmicroelectronics Ltd. Packets containing transaction attributes
US6460174B1 (en) 1999-10-01 2002-10-01 Stmicroelectronics, Ltd. Methods and models for use in designing an integrated circuit
US6772325B1 (en) * 1999-10-01 2004-08-03 Hitachi, Ltd. Processor architecture and operation for exploiting improved branch control instruction
US6590907B1 (en) 1999-10-01 2003-07-08 Stmicroelectronics Ltd. Integrated circuit with additional ports
US7072817B1 (en) 1999-10-01 2006-07-04 Stmicroelectronics Ltd. Method of designing an initiator in an integrated circuit
US6629115B1 (en) 1999-10-01 2003-09-30 Hitachi, Ltd. Method and apparatus for manipulating vectored data
US6557119B1 (en) 1999-10-01 2003-04-29 Stmicroelectronics Limited Microcomputer debug architecture and method
US6542983B1 (en) 1999-10-01 2003-04-01 Hitachi, Ltd. Microcomputer/floating point processor interface and method
US7266728B1 (en) 1999-10-01 2007-09-04 Stmicroelectronics Ltd. Circuit for monitoring information on an interconnect
US6487683B1 (en) 1999-10-01 2002-11-26 Stmicroelectronics Limited Microcomputer debug architecture and method
US6574651B1 (en) 1999-10-01 2003-06-03 Hitachi, Ltd. Method and apparatus for arithmetic operation on vectored data
US6633971B2 (en) 1999-10-01 2003-10-14 Hitachi, Ltd. Mechanism for forward data in a processor pipeline using a single pipefile connected to the pipeline
US6601189B1 (en) 1999-10-01 2003-07-29 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6820195B1 (en) 1999-10-01 2004-11-16 Hitachi, Ltd. Aligning load/store data with big/little endian determined rotation distance control
US6546480B1 (en) 1999-10-01 2003-04-08 Hitachi, Ltd. Instructions for arithmetic operations on vectored data
US6463553B1 (en) 1999-10-01 2002-10-08 Stmicroelectronics, Ltd. Microcomputer debug architecture and method
US6449712B1 (en) 1999-10-01 2002-09-10 Hitachi, Ltd. Emulating execution of smaller fixed-length branch/delay slot instructions with a sequence of larger fixed-length instructions
US6591369B1 (en) 1999-10-01 2003-07-08 Stmicroelectronics, Ltd. System and method for communicating with an integrated circuit
US6701405B1 (en) 1999-10-01 2004-03-02 Hitachi, Ltd. DMA handshake protocol
US6693914B1 (en) 1999-10-01 2004-02-17 Stmicroelectronics, Inc. Arbitration mechanism for packet transmission
US6928073B2 (en) * 1999-10-01 2005-08-09 Stmicroelectronics Ltd. Integrated circuit implementing packet transmission
US6615370B1 (en) 1999-10-01 2003-09-02 Hitachi, Ltd. Circuit for storing trace information
US6598128B1 (en) 1999-10-01 2003-07-22 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6567932B2 (en) 1999-10-01 2003-05-20 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6598177B1 (en) 1999-10-01 2003-07-22 Stmicroelectronics Ltd. Monitoring error conditions in an integrated circuit
US6529968B1 (en) * 1999-12-21 2003-03-04 Intel Corporation DMA controller and coherency-tracking unit for efficient data transfers between coherent and non-coherent memory spaces
JP4936251B2 (ja) * 2007-03-27 2012-05-23 パナソニック株式会社 風向変更グリル

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4467411A (en) * 1981-03-06 1984-08-21 International Business Machines Corporation Scheduling device operations in a buffered peripheral subsystem
CA1187198A (en) * 1981-06-15 1985-05-14 Takashi Chiba System for controlling access to channel buffers
US4622631B1 (en) * 1983-12-30 1996-04-09 Recognition Int Inc Data processing system having a data coherence solution
DE3688400T2 (de) * 1985-02-01 1993-08-26 Nippon Electric Co Cachespeicherschaltung geeignet zur verarbeitung einer leseanforderung waehrend der uebertragung eines datenblocks.
US5045996A (en) * 1986-11-12 1991-09-03 Xerox Corporation Multiprocessor cache memory housekeeping
JPH0668735B2 (ja) * 1987-02-09 1994-08-31 日本電気アイシーマイコンシステム株式会社 キヤツシユメモリ−
US5091845A (en) * 1987-02-24 1992-02-25 Digital Equipment Corporation System for controlling the storage of information in a cache memory
US4851991A (en) * 1987-02-24 1989-07-25 Digital Equipment Corporation Central processor unit for digital data processing system including write buffer management mechanism
US4888681A (en) * 1987-10-19 1989-12-19 International Business Machines Corporation Space management system for data files having shared access
US5077658A (en) * 1987-10-19 1991-12-31 International Business Machines Corporation Data access system for a file access processor
US4888679A (en) * 1988-01-11 1989-12-19 Digital Equipment Corporation Method and apparatus using a cache and main memory for both vector processing and scalar processing by prefetching cache blocks including vector data elements
EP0343567A3 (en) * 1988-05-25 1991-01-09 Hitachi, Ltd. Multi-processing system and cache apparatus for use in the same
US5148536A (en) * 1988-07-25 1992-09-15 Digital Equipment Corporation Pipeline having an integral cache which processes cache misses and loads data in parallel
US4965717A (en) * 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
JP3338312B2 (ja) * 1996-11-05 2002-10-28 日鉱金属株式会社 銅製錬用自溶炉の炉内付着物除去方法及び装置

Also Published As

Publication number Publication date
CA2027226A1 (en) 1991-04-13
AU640172B2 (en) 1993-08-19
DE69031967D1 (de) 1998-02-26
AU6451590A (en) 1991-04-18
EP0422656B1 (en) 1998-01-21
JPH03127147A (ja) 1991-05-30
DE69031967T2 (de) 1998-05-20
CA2027226C (en) 1995-08-29
EP0422656A3 (en) 1992-07-22
EP0422656A2 (en) 1991-04-17
US5251311A (en) 1993-10-05

Similar Documents

Publication Publication Date Title
JPH0666056B2 (ja) 情報処理システム
US5623632A (en) System and method for improving multilevel cache performance in a multiprocessing system
JP4085389B2 (ja) マルチプロセッサシステム、マルチプロセッサシステムにおける一貫性制御装置及び一貫性制御方法
JPH0219945A (ja) 主記憶制御装置
JPH01269142A (ja) 計算機システム
KR900005287A (ko) 데이타 제어 장치 및 그것을 사용하는 시스템
WO1997004392A1 (en) Shared cache memory device
JPH06318178A (ja) キャッシュタグメモリ用キャッシュタグ制御装置及び制御方法
JP3116215B2 (ja) 二重ディレクトリー仮想キャッシュの制御方法
US5012410A (en) Data processor with instruction cache memory
JP3187446B2 (ja) キャッシュメモリ制御装置
JPH09146839A (ja) キャッシュメモリ制御装置
JPH0336648A (ja) 電子計算機及びｔｌｂ装置とマイクロプロセッサチップ
JP3226557B2 (ja) マルチプロセッサシステム
JP2929631B2 (ja) プロセッサ間通信装置
JP2885168B2 (ja) マルチプロセッサシステムに於けるデータリプライ方法
JP3270215B2 (ja) キャッシュ装置
JP3219422B2 (ja) キャッシュメモリ制御方式
JP2805786B2 (ja) 情報処理装置
JPH0573416A (ja) キヤツシユ制御回路
JPH1011356A (ja) メモリアクセスシステム
JPH11328013A (ja) メモリ制御装置
JP2000066946A (ja) メモリコントローラ
JPH0836526A (ja) 情報処理システム
JPH0488446A (ja) ストアバッファ制御装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees