JPH0662382U - Multi-chip module - Google Patents
Multi-chip moduleInfo
- Publication number
- JPH0662382U JPH0662382U JP835893U JP835893U JPH0662382U JP H0662382 U JPH0662382 U JP H0662382U JP 835893 U JP835893 U JP 835893U JP 835893 U JP835893 U JP 835893U JP H0662382 U JPH0662382 U JP H0662382U
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring
- chip module
- circuit
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 マルチチップモジュールにおいて、回路素子
実装後でも電気的テストを適確に行なうことができるよ
うにし、かつテスト時間を短縮する。
【構成】 マルチチップモジュールに、ICチップ(1
a、1b,1c,1d)を実装する配線基板(2)の配
線パターンを切断するごとく、近接した接続パッド(7
a、7b)を設け、各ICチップを回路的に分離し、各
ICチップの電気的テスト終了後に接続パッド(7a,
7b)をボンディングワイヤ(8)等により接続して、
マルチチップモジュールの回路を完成させる。
(57) [Abstract] [Purpose] In a multi-chip module, an electrical test can be properly performed even after mounting a circuit element, and a test time is shortened. [Structure] The IC chip (1
a, 1b, 1c, 1d), the wiring pattern of the wiring board (2) on which the a.
a, 7b) to separate the IC chips in a circuit manner, and to connect the connection pads (7a, 7a,
7b) is connected by a bonding wire (8) or the like,
Complete the circuit of the multi-chip module.
Description
【0001】[0001]
本考案はマルチチップモジュールに関し、特にICチップ等の回路素子を配線 基板に実装した後でも各ICチップを回路的に分離して電気的テストができるよ うにする技術に関する。 The present invention relates to a multi-chip module, and more particularly to a technique for allowing each IC chip to be electrically separated so that an electrical test can be performed even after a circuit element such as an IC chip is mounted on a wiring board.
【0002】[0002]
コンピュータ等のように多量の半導体素子を使用する機器においては、ICチ ップ等の回路素子の集積度を高めることにより、できる限り回路素子間の配線長 さを短くし、配線の導体抵抗を下げ、遅延を減少させて回路性能を向上させ、か つ回路の小型化を図ることが必要とされている。 In equipment that uses a large amount of semiconductor elements such as computers, the degree of integration of circuit elements such as IC chips is increased to reduce the wiring length between circuit elements as much as possible and reduce the conductor resistance of the wiring. It is necessary to reduce the delay, reduce the delay, improve the circuit performance, and reduce the size of the circuit.
【0003】 そのようなICチップ等の回路素子の集積度を高めるための技術として、混成 ICの技術を応用して、配線基板に複数のベアICチップを直接実装して回路を 構成したマルチチップモジュールがある。マルチチップモジュールはガラスエポ キシやセラミック等の基板にCu等の導電体部材で配線パターンを形成した積層 配線基板に、複数のベアICチップ等の回路素子を直接ダイボンディングし、I Cチップの各電極と配線パターンをワイヤボンディング接続して、一つの基板上 で複数のICチップ相互を効率よく接続し回路を構成したものである。マルチチ ップモジュールは配線基板上に直接ベアICチップを実装し回路を構成するので 、ICチップをひとつずつパッケージに封止した個別半導体部品をプリント基板 に実装する際に必要な外部端子や半田付のスペースが節約でき、各ICチップ相 互の配線長さを短くすることができる。従って回路素子の実装面積を縮小するこ とができるとともに、配線による損失や遅延を減少させモジュールを高速で効率 よく動作させることが可能となる。As a technique for increasing the degree of integration of circuit elements such as IC chips, a hybrid IC technique is applied to form a circuit by directly mounting a plurality of bare IC chips on a wiring board to form a circuit. There is a module. A multi-chip module is a die-bonded circuit element such as a plurality of bare IC chips that is directly die-bonded to a laminated wiring board in which a wiring pattern is formed by a conductor member such as Cu on a substrate such as glass epoxy or ceramic, and each electrode of the IC chip is And a wiring pattern are connected by wire bonding to efficiently connect a plurality of IC chips to each other on one substrate to form a circuit. In the multi-chip module, the bare IC chip is mounted directly on the wiring board to form a circuit, so the external terminals and soldering space required when mounting individual semiconductor components, each of which has an IC chip sealed in the package, on the printed circuit board Can be saved, and the wiring length of each IC chip can be shortened. Therefore, the mounting area of the circuit element can be reduced, and the loss and delay due to the wiring can be reduced to enable the module to operate at high speed and efficiently.
【0004】 マルチチップモジュールの部品としての信頼性を高め歩留まりを向上させるた めには、品質保証されたベアICチップを使用することが第一であるが、ベアI CチップをダイボンディングしベアICチップのボンディングパッドと配線パタ ーンのセカンドパッドをワイヤボンディング接続した段階で、ボンディングワイ ヤの接続状態や、ICチップのダイボンドの際の熱衝撃等による影響をテストす るために、各ICチップのそれぞれの配線について電気的テストが実施される。In order to improve the reliability as a component of a multi-chip module and to improve the yield, it is the first to use a bare IC chip whose quality is guaranteed. However, a bare IC chip is die-bonded to form a bare IC chip. At the stage where the bonding pad of the IC chip and the second pad of the wiring pattern are connected by wire bonding, each IC is tested in order to test the connection state of the bonding wire and the effect of thermal shock during die bonding of the IC chip. Electrical tests are performed on each wiring of the chip.
【0005】 従来、この電気的テストは、複数のICチップが配線パターンにより相互接続 され、マルチチップモジュールの回路が構成された状態で、試験機のプローブを マルチチップモジュールの外部出力端子あるいはその外部出力端子に回路的に接 続する配線に接触させて行っていた。Conventionally, in this electrical test, a plurality of IC chips are interconnected by a wiring pattern to form a circuit of a multi-chip module, and a probe of a tester is used as an external output terminal of the multi-chip module or its external terminal. This was done by contacting the wiring that was connected to the output terminal in a circuit manner.
【0006】[0006]
しかしながら、このような従来のマルチチップモジュールでは、各回路素子等 の試験を行なう場合、基板に回路素子を実装し複数の回路素子が配線パターンに より接続された状態で電気的テストを行なうから、試験機のプローブをマルチチ ップモジュールの外部出力端子等に接触させて検査しても、複数の回路素子が互 いに影響し合うため適切な検査結果が得られない場合が多かった。また、配線パ ターンの中でも遅延により特に影響を受けるラインに接続したものは容量等の影 響もあり、電気的テストには複雑なパラメータの調整が必要であった。 However, in such a conventional multi-chip module, when testing each circuit element, etc., the circuit element is mounted on the substrate and the electrical test is performed in the state where the plurality of circuit elements are connected by the wiring pattern. Even if the tester's probe was brought into contact with the external output terminals of the multi-chip module and inspected, multiple circuit elements interacted with each other, and as a result, appropriate inspection results were often not obtained. Also, among the wiring patterns, those connected to the lines that are particularly affected by the delay have an influence on the capacitance, etc., and complex parameter adjustment was necessary for the electrical test.
【0007】 従って、本考案の目的は、マルチチップモジュールにおいて、その製造工程中 等に、回路素子を実装し配線接続が完了した段階においても各ICチップの特性 やボンディングワイヤの接続状態等を確認するための電気的テストをきわめて適 切かつ容易に行えるようにすることである。Therefore, an object of the present invention is to check the characteristics of each IC chip, the connection state of bonding wires, etc. even when the circuit elements are mounted and the wiring connection is completed during the manufacturing process of the multi-chip module. The electrical test to do so should be extremely suitable and easy.
【0008】[0008]
上記問題点の解決のため、本考案によれば、配線パターンが形成された配線基 板に複数のベアICチップ等の回路素子をダイボンディングし、各回路素子を配 線パターンにより相互接続して回路を構成したマルチチップモジュールにおいて 、回路素子を相互接続する配線パターンの少なくとも一部に別工程で接続可能な 接続パッドを有する切断部を形成し、配線パターンを電気的に切断することがで きるようにしたものである。 In order to solve the above problems, according to the present invention, a plurality of circuit elements such as bare IC chips are die-bonded to a wiring board on which a wiring pattern is formed, and each circuit element is interconnected by a wiring pattern. In a multi-chip module that constitutes a circuit, it is possible to electrically cut the wiring pattern by forming a cutting portion having a connection pad that can be connected in a separate process in at least a part of the wiring pattern that interconnects the circuit elements. It was done like this.
【0009】 また、配線基板表面に各ICチップに接続する配線パターンに対応し接続され た露出電極からなるテストパッドを形成すると好都合である。Further, it is convenient to form a test pad composed of exposed electrodes connected to correspond to a wiring pattern connected to each IC chip on the surface of the wiring board.
【0010】[0010]
このように、配線パターンに別工程で接続可能な切断部を形成することにより 、回路素子を配線基板に実装しワイヤボンディング接続した段階では、各回路素 子の少なくとも検査に影響ある端子は相互接続されていないよう構成でき、また 遅延に影響あるラインからも切断されている。このため、各回路素子の実装後に おこなわれる電気的テストにおいて、試験機のプローブをこの切断部またはテス トパッドに接続することにより、他の回路素子や配線の容量等による影響を受け ることなく適確かつ容易に試験を行なうことができるとともに、複雑なパラメー タの調整も不要となる。従って、マルチチップモジュールの製造工程において、 電気的テスト工程の時間が短縮され、信頼性が向上し、マルチチップモジュール の品質を高めることができる。 In this way, by forming a disconnection part that can be connected in a separate process in the wiring pattern, at the stage where the circuit element is mounted on the wiring board and connected by wire bonding, at least the terminals that affect the inspection of each circuit element are interconnected. It can be configured to not run and is also disconnected from the delay-affecting line. Therefore, by connecting the probe of the tester to this disconnection part or test pad in the electrical test that is performed after mounting each circuit element, it is suitable without being affected by the capacitance of other circuit elements or wiring. Certainly, the test can be performed easily and the adjustment of complicated parameters becomes unnecessary. Therefore, in the manufacturing process of the multi-chip module, the time of the electrical test process is shortened, the reliability is improved, and the quality of the multi-chip module can be improved.
【0011】[0011]
以下、図面を参照して本考案の実施例につき説明する。 図1は本考案の一実施例に係わるマルチチップモジュールを製造過程にある状 態で上から見たようすを示す。図2は図1のマルチチップモジュールに搭載され た一つのICチップの周辺部の部分拡大図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a top view of a multi-chip module according to an embodiment of the present invention in a manufacturing process. FIG. 2 is a partially enlarged view of the peripheral portion of one IC chip mounted on the multi-chip module of FIG.
【0012】 これらの図において、配線パターンが形成された配線基板2にベアICチップ 1a〜1dがダイボンディングされている。配線パターンは図示されていないが 基板を構成するガラスエポキシやセラミック等の絶縁体部材内またはその上部に 設けられたCu等の導電体部材からなり、絶縁体部材と交互に積層し多層配線基 板を形成している。配線基板2のベアICチップ1a〜1dのダイボンディング 部周辺の配線パターンの露出部にはセカンドパッド6が形成され、ベアICチッ プのボンディングパッド4とAu細線等のボンディングワイヤ5によりワイヤボ ンディング接続されている。In these figures, bare IC chips 1a to 1d are die-bonded to a wiring board 2 on which a wiring pattern is formed. Although the wiring pattern is not shown, it is made of a conductive material such as Cu provided in or on an insulating member such as glass epoxy or ceramic that constitutes the substrate, and is laminated alternately with the insulating member to form a multilayer wiring board. Is formed. A second pad 6 is formed on the exposed portion of the wiring pattern around the die bonding portion of the bare IC chips 1a to 1d of the wiring board 2, and the bonding pad 4 of the bare IC chip and the bonding wire 5 such as Au thin wire are used for the wire bonding connection. Has been done.
【0013】 また、ダイボンディング部周囲の配線基板2表面にはテストパッド3が形成さ れている。テストパッド3はベアICチップのボンディングパッド4に接続され るすべての配線に対応して接続し形成された露出電極である。A test pad 3 is formed on the surface of the wiring board 2 around the die bonding portion. The test pad 3 is an exposed electrode formed by connecting corresponding to all wirings connected to the bonding pad 4 of the bare IC chip.
【0014】 またさらに、配線基板2表面の、テストパッド3のベアICチップと反対側に はそれぞれ互いに近接した接続パッド7a,7bが形成されている。この接続パ ッド7a,7bはベアICチップ1a〜1d相互を接続する配線や遅延により影 響をうける配線すなわちクリティカルラインに設けられており、主にテストパッ ド3と接続された配線に形成される。ICチップを実装しワイヤボンディング接 続した時点ではこの接続パッド7a,7bは互いに接続されておらず、配線は切 断されており、各ICチップについて電気的なテストが終了した後、別工程でA u等のボンディングワイヤ8により接続される。Furthermore, on the surface of the wiring board 2 on the side opposite to the bare IC chip of the test pad 3, connection pads 7a and 7b are formed close to each other. The connection pads 7a and 7b are provided on the wirings that connect the bare IC chips 1a to 1d and the wirings that are affected by the delay, that is, the critical lines, and are mainly formed on the wirings that are connected to the test pad 3. It When the IC chip is mounted and the wire bonding is connected, the connection pads 7a and 7b are not connected to each other and the wiring is cut off. It is connected by a bonding wire 8 such as Au.
【0015】 なおここでは、接続パッド7a,7bの一組についてのみ述べたが、他の組に ついても同様である。Although only one set of connection pads 7a and 7b has been described here, the same applies to the other sets.
【0016】 このような構成のマルチチップモジュールにおいて、その製造工程中に、配線 基板2にベアICチップ1a〜1dをダイボンディングしワイヤボンディングを 完了した時点では接続パッド7a,7bは接続されおらず配線が切断されている ので、例えばICチップ1aの少なくとも検査に影響ある端子は他のICチップ 1b〜1dと接続されておらず、また遅延により影響を受けるラインとも接続し ていない。このため、ベアICチップ1aは回路的に分離した状態になっている 。従って、ベアICチップの実装配線後に行われる各ICチップ特性やボンディ ングワイヤ5の接続状態の電気的テストの際、他のICチップや配線の容量等に よる影響は受けることはないので、適確に試験を行なうことができるとともに従 来のような複雑なパラメータの調整が不要になる。In the multi-chip module having such a configuration, the connection pads 7a and 7b are not connected when the bare IC chips 1a to 1d are die-bonded to the wiring substrate 2 and the wire bonding is completed during the manufacturing process. Since the wiring is cut, for example, at least the terminals of the IC chip 1a that influence the inspection are not connected to the other IC chips 1b to 1d, and are not connected to the lines affected by the delay. Therefore, the bare IC chip 1a is in a circuitly separated state. Therefore, when conducting an electrical test of the characteristics of each IC chip and the connection state of the bonding wire 5 after the mounting and wiring of the bare IC chip, there is no influence from the capacity of other IC chips or wiring, so it is appropriate. The test can be performed at any time and the conventional adjustment of complicated parameters becomes unnecessary.
【0017】 また、テストパッド3はICチップのボンディングパッドに接続される各配線 に対応して設けられているので、試験機のプローブをこのテストパッド3に接続 することにより、ICチップにワイヤボンディング接続しているすべての配線に ついて容易にテストすることができる。Since the test pad 3 is provided corresponding to each wiring connected to the bonding pad of the IC chip, connecting the probe of the tester to the test pad 3 causes wire bonding to the IC chip. You can easily test all connected wires.
【0018】 このようにして、マルチチップモジュールの製造工程中に、ベアICチップ1 a〜1dの電気的テストが完了し、不良が発見されなかった場合には、接続パッ ド7a、7bがボンディングワイヤ8で接続される。これにより各ICチップ間 を接続する配線が導通し、マルチチップモジュールの電子回路の形成が完了する 。そして、最終的にベアICチップを含む回路全体が樹脂等により密封封止され る。In this way, when the electrical test of the bare IC chips 1a to 1d is completed during the manufacturing process of the multi-chip module and no defect is found, the connection pads 7a and 7b are bonded. Connected by wire 8. As a result, the wiring connecting the IC chips is electrically connected, and the formation of the electronic circuit of the multichip module is completed. Finally, the entire circuit including the bare IC chip is hermetically sealed with resin or the like.
【0019】 なお、本実施例では、接続パッド7a、7bをボンディングワイヤ8により接 続しているが、別工程で接続できる手段であればワイヤボンディングに限定され ず、半田付等により接続してもよい。In this embodiment, the connection pads 7a and 7b are connected by the bonding wires 8. However, the means is not limited to wire bonding as long as it can be connected in a separate process, and it can be connected by soldering or the like. Good.
【0020】 また、本実施例では、マルチチップモジュールに回路素子としてベアICチッ プを実装した場合について説明したが、他の素子、例えばインダクタ、セラミッ クフィルタ等、であってもよい。In this embodiment, the case where the bare IC chip is mounted as a circuit element on the multi-chip module has been described, but other elements such as an inductor and a ceramic filter may be used.
【0021】[0021]
以上のように、本考案によれば、配線パターンを形成した配線基板に複数のベ アICチップ等の回路素子を直接実装し相互接続して回路を構成したマルチチッ プモジュールにおいて、配線パターンの少なくとも一部に別工程で接続可能な接 続パッドを有する切断部を設けることにより、各ICチップを回路的に分離させ ることができる。したがって、ICチップを実装し配線接続した後に行われる電 気的テストの際、他のICチップとの接続や配線パターンの容量等による影響を 受けないので、複雑なパラメータの調整が不要となり、電気的テストを適確かつ 容易に行なうことができ、かつテスト時間を大幅に短縮できる。 As described above, according to the present invention, in a multi-chip module in which a plurality of circuit elements such as bare IC chips are directly mounted on a wiring board on which a wiring pattern is formed and interconnected to form a circuit, at least the wiring pattern is formed. By providing a cutting portion having a connection pad that can be connected in a separate step, each IC chip can be separated in circuit. Therefore, when an electrical test is performed after the IC chip is mounted and the wiring is connected, it is not affected by the connection with other IC chips or the capacitance of the wiring pattern, so that complicated parameter adjustment is not required and the electrical The target test can be performed accurately and easily, and the test time can be greatly reduced.
【図1】本考案の一実施例に係るマルチチップモジュー
ルの概略の構成を示す説明図である。FIG. 1 is an explanatory diagram showing a schematic configuration of a multi-chip module according to an embodiment of the present invention.
【図2】図1のマルチチップモジュールの一部の構成を
詳細に示す部分拡大図である。FIG. 2 is a partially enlarged view showing in detail the configuration of part of the multi-chip module of FIG.
1a〜1d ICチップ 2 配線基板 3 テストパッド 4 ボンディングパッド 5 ボンディングワイヤ 6 セカンドパッド 7a,7b 接続パッド 8 ボンディングワイヤ 1a-1d IC chip 2 Wiring board 3 Test pad 4 Bonding pad 5 Bonding wire 6 Second pad 7a, 7b Connection pad 8 Bonding wire
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/538 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 23/538
Claims (3)
数の回路素子をダイボンディングし、各回路素子を前記
配線パターンにより相互接続して回路を構成したマルチ
チップモジュールにおいて、 前記配線パターンの少なくとも一部に、前記配線パター
ンを電気的に切り離すための切断部が形成されており、
該切断部は別工程で互に電気的に接続可能であることを
特徴とするマルチチップモジュール。1. A multi-chip module in which a plurality of circuit elements are die-bonded to a wiring board on which a wiring pattern is formed, and each circuit element is interconnected by the wiring pattern to form a circuit. At least one of the wiring patterns is provided. A cutting portion for electrically disconnecting the wiring pattern,
A multi-chip module, wherein the cutting parts can be electrically connected to each other in separate steps.
された配線に電気的に接続されたテストパッドが形成さ
れている事を特徴とする請求項1に記載のマルチチップ
モジュール。2. The multi-chip module according to claim 1, wherein a test pad electrically connected to a wiring connected to the circuit element is formed on the wiring board.
前記切断部を互いに電気的に接続するための近接した接
続パッドを有することを特徴とする請求項1に記載のマ
ルチチップモジュール。3. The multi-chip module according to claim 1, wherein the multi-chip module has connection pads that are connected to both ends of the cut portion and are adjacent to each other to electrically connect the cut portions to each other in a separate process.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP835893U JPH0662382U (en) | 1993-02-05 | 1993-02-05 | Multi-chip module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP835893U JPH0662382U (en) | 1993-02-05 | 1993-02-05 | Multi-chip module |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0662382U true JPH0662382U (en) | 1994-09-02 |
Family
ID=11691014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP835893U Pending JPH0662382U (en) | 1993-02-05 | 1993-02-05 | Multi-chip module |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0662382U (en) |
-
1993
- 1993-02-05 JP JP835893U patent/JPH0662382U/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5942795A (en) | Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly | |
US5817530A (en) | Use of conductive lines on the back side of wafers and dice for semiconductor interconnects | |
US4975765A (en) | Highly integrated circuit and method for the production thereof | |
US6825678B2 (en) | Wafer level interposer | |
JPH0550134B2 (en) | ||
JPH04273451A (en) | Semiconductor device | |
KR970703617A (en) | A HIGH DENSITY INTEGRATED CIRCUIT ASSEMBLY COMBINING LEADFRAME LEADS WITH CONDUCTIVE TRACES | |
JPH0613436A (en) | Integrated circuit package without carrier | |
US8258616B1 (en) | Semiconductor dice having a shielded area created under bond wires connecting pairs of bonding pads | |
US5086335A (en) | Tape automated bonding system which facilitate repair | |
US5940680A (en) | Method for manufacturing known good die array having solder bumps | |
KR100207902B1 (en) | Multi chip package using lead frame | |
JPH0662382U (en) | Multi-chip module | |
JP3942495B2 (en) | Semiconductor device | |
US6410937B1 (en) | Integrated circuit chip carrier | |
JP2571023B2 (en) | BGA type semiconductor device | |
JP2885202B2 (en) | Inspection jig for semiconductor package | |
JPH08250620A (en) | Semiconductor device | |
JPH0672242U (en) | Multi-chip module | |
JP2822990B2 (en) | CSP type semiconductor device | |
KR19980025889A (en) | Bump connection structure between a semiconductor chip and a substrate with a polymer layer interposed therebetween | |
JP4098976B2 (en) | Multi-chip module and inter-chip connection test method | |
JP2002280693A (en) | Method for mounting electronic part | |
JP4056252B2 (en) | Manufacturing method of semiconductor device | |
US20030034559A1 (en) | Ball grid array package with electrically-conductive bridge |