JPH0661863A - 直流ディザ入力型δς変調型ａｄ変換器 - Google Patents
直流ディザ入力型δς変調型ａｄ変換器Info
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- JPH0661863A JPH0661863A JP20832292A JP20832292A JPH0661863A JP H0661863 A JPH0661863 A JP H0661863A JP 20832292 A JP20832292 A JP 20832292A JP 20832292 A JP20832292 A JP 20832292A JP H0661863 A JPH0661863 A JP H0661863A
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Abstract
(57)【要約】
【目的】 本発明は量子化雑音を低減させるための直流
ディザ入力値を容易に設定調整することが可能な直流デ
ィザ入力型ΔΣ変調型ＡＤ変換器を提供する。 【構成】 加算器１０と差動増幅器２０とコンパレータ
４０と１ビットＤ−Ａコンバータ５０と積分器３０とロ
ーパスフィルタ６０と、ローパスフィルタ６０の出力デ
ィジタル信号をパワー演算して信号レベルを検出するパ
ワー演算手段とその結果に基づいて直流ディザ電圧値を
決定する直流ディザ決定手段を有するディジタル信号処
理部７０と、本処理部７０からの直流ディザ値を決定す
るディジタル制御信号を受けて、加算器に、対応する直
流ディザ値を供給する直流ディザ供給手段８０とで構成
し、１ビットＤ−Ａコンバータ５０の出力するダイナミ
ックレンジの電圧レベルに誤差が発生した時、ディジタ
ル信号処理部７０で、誤差分の信号レベルを検出し、直
流ディザ入力値を設定するように構成する。
ディザ入力値を容易に設定調整することが可能な直流デ
ィザ入力型ΔΣ変調型ＡＤ変換器を提供する。 【構成】 加算器１０と差動増幅器２０とコンパレータ
４０と１ビットＤ−Ａコンバータ５０と積分器３０とロ
ーパスフィルタ６０と、ローパスフィルタ６０の出力デ
ィジタル信号をパワー演算して信号レベルを検出するパ
ワー演算手段とその結果に基づいて直流ディザ電圧値を
決定する直流ディザ決定手段を有するディジタル信号処
理部７０と、本処理部７０からの直流ディザ値を決定す
るディジタル制御信号を受けて、加算器に、対応する直
流ディザ値を供給する直流ディザ供給手段８０とで構成
し、１ビットＤ−Ａコンバータ５０の出力するダイナミ
ックレンジの電圧レベルに誤差が発生した時、ディジタ
ル信号処理部７０で、誤差分の信号レベルを検出し、直
流ディザ入力値を設定するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、直流ディザを入力して
アナログ信号をディジタル信号に変換するΔΣ変調型Ａ
Ｄ変換器に関する。
アナログ信号をディジタル信号に変換するΔΣ変調型Ａ
Ｄ変換器に関する。
【０００２】近年、アナログ信号をディジタル信号に変
換するΔΣ変調型ＡＤ変換器に直流ディザを入力して量
子化雑音を低減する方法が検討されているが、早い実用
化が強く要求されている。
換するΔΣ変調型ＡＤ変換器に直流ディザを入力して量
子化雑音を低減する方法が検討されているが、早い実用
化が強く要求されている。
【０００３】
【従来の技術】図７〜図９により、従来例について説明
する。図７は第１の従来例で、ΔΣ変調型ＡＤ変換器の
例を示す図で、図８は図７を改良した第２の従来例で、
直流ディザ入力型ΔΣ変調型ＡＤ変換器の例を示す図
で、図９は積分器の出力電圧レベルの変化について示す
図である。
する。図７は第１の従来例で、ΔΣ変調型ＡＤ変換器の
例を示す図で、図８は図７を改良した第２の従来例で、
直流ディザ入力型ΔΣ変調型ＡＤ変換器の例を示す図
で、図９は積分器の出力電圧レベルの変化について示す
図である。
【０００４】従来より、アナログ信号をディジタル信号
に変換するのに、ディジタル部分の分解能を増加してお
けば、量子化雑音を軽減することができるが、ΔΣ変調
型ＡＤ変換器は１ビットずつ出力するために量子化ビッ
ト数が少ないので、量子化雑音が多くなる。そこで、通
常はアナログ入力信号に較べて入力する主クロックの周
波数を数百倍と高くすることにより、雑音成分を広帯域
に分散させて量子化雑音を軽減する方法が用いられてい
る。
に変換するのに、ディジタル部分の分解能を増加してお
けば、量子化雑音を軽減することができるが、ΔΣ変調
型ＡＤ変換器は１ビットずつ出力するために量子化ビッ
ト数が少ないので、量子化雑音が多くなる。そこで、通
常はアナログ入力信号に較べて入力する主クロックの周
波数を数百倍と高くすることにより、雑音成分を広帯域
に分散させて量子化雑音を軽減する方法が用いられてい
る。
【０００５】図７の第１の従来例において、説明を単純
化するため、コンパレータ４０には閾値Ｖｃとして＋
０．５Ｖを入力し、また、１ビットＤ−Ａコンバータ５
０のダイナミックレンジは＋１Ｖと−１Ｖとし、アナロ
グ入力信号Ａｉｎが差動増幅器２０の＋端子に入力する
が、アナログ信号Ａｉｎは０Ｖを入力した状態として説
明する。
化するため、コンパレータ４０には閾値Ｖｃとして＋
０．５Ｖを入力し、また、１ビットＤ−Ａコンバータ５
０のダイナミックレンジは＋１Ｖと−１Ｖとし、アナロ
グ入力信号Ａｉｎが差動増幅器２０の＋端子に入力する
が、アナログ信号Ａｉｎは０Ｖを入力した状態として説
明する。
【０００６】まず、回路が動作する初期のクロックが入
力されていないとき、差動増幅器２０の出力Ｖ１は不定
となり、積分器３０の出力Ｖ２は０Ｖとなる。次のコン
パレータ４０においては、閾値＋０．５Ｖと積分器３０
の出力Ｖ２とを比較することになるが、−側の方が大き
くなるので、コンパレータ４０の出力は”Ｌ”となる。
力されていないとき、差動増幅器２０の出力Ｖ１は不定
となり、積分器３０の出力Ｖ２は０Ｖとなる。次のコン
パレータ４０においては、閾値＋０．５Ｖと積分器３０
の出力Ｖ２とを比較することになるが、−側の方が大き
くなるので、コンパレータ４０の出力は”Ｌ”となる。
【０００７】コンパレータ４０の出力に”Ｌ”が出力さ
れると、１ビットＤ−Ａコンバータ（以下、Ｄ−Ａコン
バータと称する）５０では、−１Ｖ側がオンとなり、Ｄ
−Ａコンバータ５０の出力Ｖ３は−１Ｖとなる。
れると、１ビットＤ−Ａコンバータ（以下、Ｄ−Ａコン
バータと称する）５０では、−１Ｖ側がオンとなり、Ｄ
−Ａコンバータ５０の出力Ｖ３は−１Ｖとなる。
【０００８】次に、１つの目のクロック（１回目のクロ
ック）が積分器３０、コンパレータ４０、Ｄ−Ａコンバ
ータ５０等に入力すると、Ｄ−Ａコンバータ５０の出力
の−１Ｖは差動増幅器２０の−端子に入力するので、差
動増幅器２０の出力Ｖ１には＋１Ｖが出力する。
ック）が積分器３０、コンパレータ４０、Ｄ−Ａコンバ
ータ５０等に入力すると、Ｄ−Ａコンバータ５０の出力
の−１Ｖは差動増幅器２０の−端子に入力するので、差
動増幅器２０の出力Ｖ１には＋１Ｖが出力する。
【０００９】この＋１Ｖを入力する積分器３０の出力Ｖ
２には、１つ前のクロックのときの値が０Ｖであったの
で、０Ｖに＋１Ｖを加算することになり、＋１Ｖが出力
することになる。
２には、１つ前のクロックのときの値が０Ｖであったの
で、０Ｖに＋１Ｖを加算することになり、＋１Ｖが出力
することになる。
【００１０】次に、コンパレータ４０では、この入力さ
れた＋１Ｖと閾値０．５Ｖとを比較することになり、閾
値０．５Ｖと比較して高いので、コンパレータ４０の出
力には”Ｈ”が出力される。
れた＋１Ｖと閾値０．５Ｖとを比較することになり、閾
値０．５Ｖと比較して高いので、コンパレータ４０の出
力には”Ｈ”が出力される。
【００１１】”Ｈ”が出力されると、Ｄ−Ａコンバータ
５０では、＋１Ｖ側がオンとなり、Ｄ−Ａコンバータ５
０の出力Ｖ３は＋１Ｖとなる。次の２つ目のクロックが
積分器３０、コンパレータ４０、Ｄ−Ａコンバータ５０
等に入力すると、Ｄ−Ａコンバータ５０の出力Ｖ３の＋
１Ｖは差動増幅器２０の−端子に入力するので、差動増
幅器２０の出力Ｖ１には−１Ｖが出力する。
５０では、＋１Ｖ側がオンとなり、Ｄ−Ａコンバータ５
０の出力Ｖ３は＋１Ｖとなる。次の２つ目のクロックが
積分器３０、コンパレータ４０、Ｄ−Ａコンバータ５０
等に入力すると、Ｄ−Ａコンバータ５０の出力Ｖ３の＋
１Ｖは差動増幅器２０の−端子に入力するので、差動増
幅器２０の出力Ｖ１には−１Ｖが出力する。
【００１２】この−１Ｖを入力する積分器３０の出力Ｖ
２には、１つ前のクロックのときの値が＋１Ｖであった
ので、＋１Ｖに−１Ｖを加算することになり、０Ｖが出
力する。
２には、１つ前のクロックのときの値が＋１Ｖであった
ので、＋１Ｖに−１Ｖを加算することになり、０Ｖが出
力する。
【００１３】以下、同様にして、積分器３０の出力Ｖ２
は、＋１Ｖと０Ｖとを交互に出力し、また、コンパレー
タ４０の出力Ｖ３はディジタル信号”Ｌ”と”Ｈ”を交
互に出力することになるので、このディジタル信号レベ
ルを平均化するフィルタ６０を通すことにより、フィル
タ６０の出力にディジタル信号出力Ｄｏｕｔを得ること
ができる。
は、＋１Ｖと０Ｖとを交互に出力し、また、コンパレー
タ４０の出力Ｖ３はディジタル信号”Ｌ”と”Ｈ”を交
互に出力することになるので、このディジタル信号レベ
ルを平均化するフィルタ６０を通すことにより、フィル
タ６０の出力にディジタル信号出力Ｄｏｕｔを得ること
ができる。
【００１４】なお、Ｓ／Ｎ値は、ディジタル信号出力を
ＦＦＴ（Ｆａｓｔ ｆｏｕｒｉｅｒｔｒａｎｓｆｏｒ
ｍ：高速フーリエ変換）解析して求める。ＦＦＴ解析を
行うと、直流成分と、クロック周波数ｆ＝１／Ｔ〔Ｈ
ｚ〕と等しいスペクトル成分を得ることができる。（図
９（１）参照） このようにして得られた積分器３０の出力Ｖ２の電圧レ
ベルを示すものが図９（１）であり、クロックが１つ入
力する毎に０Ｖと＋１Ｖの積分器出力電圧レベルを交互
に出力することを理想的に表現したものである。
ＦＦＴ（Ｆａｓｔ ｆｏｕｒｉｅｒｔｒａｎｓｆｏｒ
ｍ：高速フーリエ変換）解析して求める。ＦＦＴ解析を
行うと、直流成分と、クロック周波数ｆ＝１／Ｔ〔Ｈ
ｚ〕と等しいスペクトル成分を得ることができる。（図
９（１）参照） このようにして得られた積分器３０の出力Ｖ２の電圧レ
ベルを示すものが図９（１）であり、クロックが１つ入
力する毎に０Ｖと＋１Ｖの積分器出力電圧レベルを交互
に出力することを理想的に表現したものである。
【００１５】ところが、実際には、Ｄ−Ａコンバータ５
０の出力電圧Ｖ３の＋１Ｖと−１Ｖに誤差が生じると、
図９（１）に示すようなきれいな電圧レベル変化でなく
なり、例えば、図９（２）に示すようにＴ１を周期とす
る電圧レベルの変化になって来る。
０の出力電圧Ｖ３の＋１Ｖと−１Ｖに誤差が生じると、
図９（１）に示すようなきれいな電圧レベル変化でなく
なり、例えば、図９（２）に示すようにＴ１を周期とす
る電圧レベルの変化になって来る。
【００１６】図９（２）は、図７のＤ−Ａコンバータ５
０の＋−両側のダイナミックレンジのうち、＋側に０．
２Ｖの誤差（通常はＬＳＩ化した際には数十ｍＶ程度の
誤差を生じるが、説明の便宜上、誤差を拡大して０．２
Ｖ低下し、＋０．８Ｖが差動増幅器２０へ送られるもの
としている）があるものとしたときの積分器３０の出力
電圧レベルの変化を示した図である。
０の＋−両側のダイナミックレンジのうち、＋側に０．
２Ｖの誤差（通常はＬＳＩ化した際には数十ｍＶ程度の
誤差を生じるが、説明の便宜上、誤差を拡大して０．２
Ｖ低下し、＋０．８Ｖが差動増幅器２０へ送られるもの
としている）があるものとしたときの積分器３０の出力
電圧レベルの変化を示した図である。
【００１７】図９（１）の理想的動作時と異なり、Ｄ−
Ａコンバータ５０の出力誤差０．２Ｖが積分器３０にお
ける入力信号の加算（積分）に影響し続けるため、積分
器２０の出力電圧レベル値は、図９（２）に示すように
新たにＴ１（周波数＝ｆ1 ）を周期とする周波数成分が
現れる（図３参照）。
Ａコンバータ５０の出力誤差０．２Ｖが積分器３０にお
ける入力信号の加算（積分）に影響し続けるため、積分
器２０の出力電圧レベル値は、図９（２）に示すように
新たにＴ１（周波数＝ｆ1 ）を周期とする周波数成分が
現れる（図３参照）。
【００１８】この周波数ｆ1 のスペクトルが入力信号帯
域内に存在する場合は、積分器３０の出力電圧レベルＶ
２がコンパレータ４０、フィルタ６０を通過してもディ
ジタル信号出力Ｄｏｕｔには含まれてしまうことにな
る。
域内に存在する場合は、積分器３０の出力電圧レベルＶ
２がコンパレータ４０、フィルタ６０を通過してもディ
ジタル信号出力Ｄｏｕｔには含まれてしまうことにな
る。
【００１９】この問題を解決するため、図８に示すよう
に入力信号Ａｉｎに直流ディザと呼ばれる微小オフセッ
ト電位を加算し、Ｄ−Ａコンバータ５０から出力するダ
イナミックレンジの＋側、及び−側電圧値の差分を吸収
する方法がとられている。
に入力信号Ａｉｎに直流ディザと呼ばれる微小オフセッ
ト電位を加算し、Ｄ−Ａコンバータ５０から出力するダ
イナミックレンジの＋側、及び−側電圧値の差分を吸収
する方法がとられている。
【００２０】直流ディザ入力は通常、入力信号に影響し
ない範囲で、約１０ｍＶ程度の値を設定するが、説明の
便宜上、８０ｍＶに設定したものとして説明する。先
ず、クロック入力がないときは、クロック入力のない動
作前のため、積分器３０出力Ｖ２は０Ｖとなり、コンパ
レータ４０の出力は”Ｌ”となり、従ってＤ−Ａコンバ
ータ５０の出力Ｖ３は−１Ｖとなる。
ない範囲で、約１０ｍＶ程度の値を設定するが、説明の
便宜上、８０ｍＶに設定したものとして説明する。先
ず、クロック入力がないときは、クロック入力のない動
作前のため、積分器３０出力Ｖ２は０Ｖとなり、コンパ
レータ４０の出力は”Ｌ”となり、従ってＤ−Ａコンバ
ータ５０の出力Ｖ３は−１Ｖとなる。
【００２１】次に、１つ目のクロックが入力すると、ア
ナログ信号入力Ａｉｎはないものとし（０Ｖ）、アナロ
グ信号入力に直流ディザＶＤを８０ｍＶを加算器１０で
加算した結果を差動増幅器２０の＋入力へ、また、Ｄ−
Ａコンバータ５０の出力Ｖ３”−１Ｖ”を差動増幅器２
０の−入力へそれぞれ入力すると、差動増幅器２０の出
力Ｖ１は＋１．０８Ｖ、コンパレータ３０の出力は”
Ｈ”、Ｄ−Ａコンバータ５０の出力Ｖ３は０．８Ｖとな
る。
ナログ信号入力Ａｉｎはないものとし（０Ｖ）、アナロ
グ信号入力に直流ディザＶＤを８０ｍＶを加算器１０で
加算した結果を差動増幅器２０の＋入力へ、また、Ｄ−
Ａコンバータ５０の出力Ｖ３”−１Ｖ”を差動増幅器２
０の−入力へそれぞれ入力すると、差動増幅器２０の出
力Ｖ１は＋１．０８Ｖ、コンパレータ３０の出力は”
Ｈ”、Ｄ−Ａコンバータ５０の出力Ｖ３は０．８Ｖとな
る。
【００２２】次に、２つの目のクロック入力において、
差動増幅器２０の＋入力に０．０８Ｖ、−入力に０．８
Ｖが入力され、差動増幅器２０の出力Ｖ１は−０．７２
Ｖとなる。また、積分器３０では、１クロック前の値Ｖ
２である１．０８Ｖに、−０．７２Ｖが加算され、積分
器３０の出力Ｖ２は０．３６Ｖとなり、コンパレータ４
０の出力は”Ｌ”となる。
差動増幅器２０の＋入力に０．０８Ｖ、−入力に０．８
Ｖが入力され、差動増幅器２０の出力Ｖ１は−０．７２
Ｖとなる。また、積分器３０では、１クロック前の値Ｖ
２である１．０８Ｖに、−０．７２Ｖが加算され、積分
器３０の出力Ｖ２は０．３６Ｖとなり、コンパレータ４
０の出力は”Ｌ”となる。
【００２３】このように、３つ目のクロック以降も同様
に動作する。この動作を積分器３０の出力電圧レベルに
ついて表したのが、図９（３）である。図７の回路にお
ける通常動作において、図９（２）に示すように発生し
た周期Ｔ１の周波数成分は、直流ディザを入力すること
により、図９（３）に示すように周期Ｔ２を持つ周波数
成分に変化することが分かる。
に動作する。この動作を積分器３０の出力電圧レベルに
ついて表したのが、図９（３）である。図７の回路にお
ける通常動作において、図９（２）に示すように発生し
た周期Ｔ１の周波数成分は、直流ディザを入力すること
により、図９（３）に示すように周期Ｔ２を持つ周波数
成分に変化することが分かる。
【００２４】これらの信号成分をスペクトル表示した図
が図３である。ここで、１／Ｔ２〔Ｈｚ〕＝ｆ2 が入力
信号帯域（ＤＣ〜ｆ’）に比較して高周波であればｆ2
は帯域外に出てしまうので、入力信号帯域内におけるＳ
／Ｎ特性は改善されることになる。
が図３である。ここで、１／Ｔ２〔Ｈｚ〕＝ｆ2 が入力
信号帯域（ＤＣ〜ｆ’）に比較して高周波であればｆ2
は帯域外に出てしまうので、入力信号帯域内におけるＳ
／Ｎ特性は改善されることになる。
【００２５】
【発明が解決しようとする課題】しかしながら、この方
法は既存技術ではあるが、現状ではシミュレーション等
でその都度、任意にディザ入力値を設定する程度の試み
がなされている状況であり、実用化には乏しい。
法は既存技術ではあるが、現状ではシミュレーション等
でその都度、任意にディザ入力値を設定する程度の試み
がなされている状況であり、実用化には乏しい。
【００２６】本発明は、係る問題を解決するもので、直
流ディザ入力値を容易に設定調整することが可能な直流
ディザ入力型ΔΣ変調型ＡＤ変換器を提供することを目
的とする。
流ディザ入力値を容易に設定調整することが可能な直流
ディザ入力型ΔΣ変調型ＡＤ変換器を提供することを目
的とする。
【００２７】
【課題を解決するための手段】図１は、本発明に係わる
直流ディザ入力型ΔΣ変調型ＡＤ変換器の原理構成図で
ある。図中、図８と同じ符号は同じものを示し、７０は
ディジタル信号処理部、８０は直流ディザ供給部であ
る。
直流ディザ入力型ΔΣ変調型ＡＤ変換器の原理構成図で
ある。図中、図８と同じ符号は同じものを示し、７０は
ディジタル信号処理部、８０は直流ディザ供給部であ
る。
【００２８】本発明は、直流ディザを加算器１０で入力
するアナログ信号に加算して得たアナログ信号入力と、
１ビットＤ−Ａコンバータ５０により１クロック前のデ
ィジタル化データを再度アナログ入力信号側に戻したも
のとの差を、差動増幅器２０で増幅し、更に積分器３０
で積分した値をコンパレータ４０で閾値と比較して”
Ｈ”レベルか、”Ｌ”レベルかのいずれかのディジタル
値に変換し、該ディジタル値を平均化するフィルタ６０
を介してディジタル信号を取り出す直流ディザ入力型Δ
Σ変調型ＡＤ変換器において、該ローパスフィルタ６０
から出力するディジタル信号のパワーを演算して信号レ
ベルを検出するパワー演算手段と、その結果に基づいて
直流ディザ電圧値を決定する直流ディザ設定手段を有す
るディジタル信号処理部７０と、該ディジタル信号処理
部７０からの直流ディザ値を決定するディジタル制御信
号を受けて、前記加算器１０に、対応する該直流ディザ
値を供給する直流ディザ供給手段８０を設けることによ
り、目的を達成することができる。
するアナログ信号に加算して得たアナログ信号入力と、
１ビットＤ−Ａコンバータ５０により１クロック前のデ
ィジタル化データを再度アナログ入力信号側に戻したも
のとの差を、差動増幅器２０で増幅し、更に積分器３０
で積分した値をコンパレータ４０で閾値と比較して”
Ｈ”レベルか、”Ｌ”レベルかのいずれかのディジタル
値に変換し、該ディジタル値を平均化するフィルタ６０
を介してディジタル信号を取り出す直流ディザ入力型Δ
Σ変調型ＡＤ変換器において、該ローパスフィルタ６０
から出力するディジタル信号のパワーを演算して信号レ
ベルを検出するパワー演算手段と、その結果に基づいて
直流ディザ電圧値を決定する直流ディザ設定手段を有す
るディジタル信号処理部７０と、該ディジタル信号処理
部７０からの直流ディザ値を決定するディジタル制御信
号を受けて、前記加算器１０に、対応する該直流ディザ
値を供給する直流ディザ供給手段８０を設けることによ
り、目的を達成することができる。
【００２９】ここで、直流ディザ供給部８０について
は、アナログスイッチ、抵抗、シリアル・パラレル変換
器を用いて構成することができる。また、この直流ディ
ザ供給部８０の出力部にローパスフィルタ８２を付加す
ることもできる。
は、アナログスイッチ、抵抗、シリアル・パラレル変換
器を用いて構成することができる。また、この直流ディ
ザ供給部８０の出力部にローパスフィルタ８２を付加す
ることもできる。
【００３０】
【作用】本発明は、ローパスフィルタ６０から出力する
ディジタル信号のパワーを演算して信号レベルを検出す
るパワー演算手段と、その結果に基づいて直流ディザ電
圧値を決定する直流ディザ決定手段を有するディジタル
信号処理部７０と、ディジタル信号処理部７０からの直
流ディザ値を決定するディジタル制御信号を受けて、加
算器１０に、対応する直流ディザ値を供給する直流ディ
ザ供給手段８０を設けるので、Ｄ−Ａコンバータ５０の
出力の＋側電圧レベルと−側電圧レベルに違いが発生し
ても、ディジタル信号処理部７０のパワー演算手段によ
り、Ｄ−Ａコンバータ５０の出力の＋側電圧レベルと−
側電圧レベルの違いに相当する信号レベルを検出し、そ
の検出した信号レベルにより直流ディザ値を決定する。
ディジタル信号のパワーを演算して信号レベルを検出す
るパワー演算手段と、その結果に基づいて直流ディザ電
圧値を決定する直流ディザ決定手段を有するディジタル
信号処理部７０と、ディジタル信号処理部７０からの直
流ディザ値を決定するディジタル制御信号を受けて、加
算器１０に、対応する直流ディザ値を供給する直流ディ
ザ供給手段８０を設けるので、Ｄ−Ａコンバータ５０の
出力の＋側電圧レベルと−側電圧レベルに違いが発生し
ても、ディジタル信号処理部７０のパワー演算手段によ
り、Ｄ−Ａコンバータ５０の出力の＋側電圧レベルと−
側電圧レベルの違いに相当する信号レベルを検出し、そ
の検出した信号レベルにより直流ディザ値を決定する。
【００３１】そして、その直流ディザ値を決定するディ
ジタル制御信号を受信した直流ディザ供給部８０におい
て、このディジタル制御信号に対応した直流ディザ電圧
値を加算器１０に供給するので、差動増幅器２０で、Ｄ
−Ａコンバータ５０の出力の＋側電圧レベルと−側電圧
レベルの違いを吸収するように作用させることができ
る。
ジタル制御信号を受信した直流ディザ供給部８０におい
て、このディジタル制御信号に対応した直流ディザ電圧
値を加算器１０に供給するので、差動増幅器２０で、Ｄ
−Ａコンバータ５０の出力の＋側電圧レベルと−側電圧
レベルの違いを吸収するように作用させることができ
る。
【００３２】このようにすることにより、Ｄ−Ａコンバ
ータ５０の出力の＋側電圧レベルと＋側電圧レベルの違
いにより発生した雑音を更に低減することができる。こ
こで、直流ディザ供給部８０については、アナログスイ
ッチ、抵抗、シリアル・パラレル変換器を用いて容易に
構成することができる。
ータ５０の出力の＋側電圧レベルと＋側電圧レベルの違
いにより発生した雑音を更に低減することができる。こ
こで、直流ディザ供給部８０については、アナログスイ
ッチ、抵抗、シリアル・パラレル変換器を用いて容易に
構成することができる。
【００３３】また、この直流ディザ供給部８０の出力部
にローパスフィルタ８２を付加することにより、アナロ
グスイッチＳ１〜Ｓ５の動作に伴う雑音を遮断すること
ができる。
にローパスフィルタ８２を付加することにより、アナロ
グスイッチＳ１〜Ｓ５の動作に伴う雑音を遮断すること
ができる。
【００３４】
【実施例】次に、実施例について、図２〜図６を用いて
説明する。図２は本発明に係わる直流ディザ入力型ΔΣ
変調型ＡＤ変換器の実施例で、図３は出力信号スペクト
ル関係図で、図４は本発明における直流ディザ設定フロ
ーチャート例である。また、図５は図２におけるセレク
タ回路の具体例で、図６は図２における直流ディザ供給
部の具体例である。
説明する。図２は本発明に係わる直流ディザ入力型ΔΣ
変調型ＡＤ変換器の実施例で、図３は出力信号スペクト
ル関係図で、図４は本発明における直流ディザ設定フロ
ーチャート例である。また、図５は図２におけるセレク
タ回路の具体例で、図６は図２における直流ディザ供給
部の具体例である。
【００３５】図中、図１，図８と同じ符号は同じものを
示し、１１はセレクタ、１２はＩＮＶ回路、７１はパワ
ー演算部、７２は直流ディザ入力値設定部、７３はトレ
ーニング動作切替部、８１はシリアル・パラレル変換
器、１３，８２はローパスフィルタ、Ｃはコンデンサ、
Ｒ，Ｒ０〜Ｒ５は抵抗、Ｓ１〜Ｓ５はアナログスイッチ
である。
示し、１１はセレクタ、１２はＩＮＶ回路、７１はパワ
ー演算部、７２は直流ディザ入力値設定部、７３はトレ
ーニング動作切替部、８１はシリアル・パラレル変換
器、１３，８２はローパスフィルタ、Ｃはコンデンサ、
Ｒ，Ｒ０〜Ｒ５は抵抗、Ｓ１〜Ｓ５はアナログスイッチ
である。
【００３６】本実施例には、アナログ信号をディジタル
信号に変換する前に、回路動作を確認するためのトレー
ニング機能を設けている。トレーニングするために必要
なセレクタ回路の具体例を図５に示すが、アナログ信号
をディジタル信号に変換する前の時点において、ディジ
タル処理部７０のトレーニング動作切替部７３から制御
信号をセレクタ１１に送り、Ｓ１を開き、Ｓ２を閉じ
て、アナログ入力信号の代わりに、地気を上げること
を、アナログ信号入力の状態とするものである。
信号に変換する前に、回路動作を確認するためのトレー
ニング機能を設けている。トレーニングするために必要
なセレクタ回路の具体例を図５に示すが、アナログ信号
をディジタル信号に変換する前の時点において、ディジ
タル処理部７０のトレーニング動作切替部７３から制御
信号をセレクタ１１に送り、Ｓ１を開き、Ｓ２を閉じ
て、アナログ入力信号の代わりに、地気を上げること
を、アナログ信号入力の状態とするものである。
【００３７】なお、ローパスフィルタ１３はアナログス
イッチＳ１，Ｓ２の動作に伴い、発生する雑音を遮断す
るために設けている。本発明の実施例は、ディジタル信
号処理（Ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓ
ｓｏｒ）による手法を用いたもので、ディジタル化され
た出力信号Ｄｏｕｔ（ｉ）を、
イッチＳ１，Ｓ２の動作に伴い、発生する雑音を遮断す
るために設けている。本発明の実施例は、ディジタル信
号処理（Ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓ
ｓｏｒ）による手法を用いたもので、ディジタル化され
た出力信号Ｄｏｕｔ（ｉ）を、
【００３８】
【数１】 なる式に基づいて、パワー演算を行い、その結果として
のパワー演算値Ｐと、予め予想されるアナログ入力信号
Ａｉｎを事前にパワー演算した結果であるパワー演算予
想値Ｐｃとを比較する。
のパワー演算値Ｐと、予め予想されるアナログ入力信号
Ａｉｎを事前にパワー演算した結果であるパワー演算予
想値Ｐｃとを比較する。
【００３９】その結果、ＰとＰｃの間に大幅な差が生ず
れば、Ｄ−Ａコンバータ５０の出力電圧に誤差があり、
図９（２）に示すｆ1 ＝１／Ｔ１〔Ｈｚ〕なるスペクト
ルが現れ、雑音成分が増加したものと見なす。
れば、Ｄ−Ａコンバータ５０の出力電圧に誤差があり、
図９（２）に示すｆ1 ＝１／Ｔ１〔Ｈｚ〕なるスペクト
ルが現れ、雑音成分が増加したものと見なす。
【００４０】次に、ＰとＰｃの差に応じて、加算器１０
に入力する直流ディザを抵抗分割したＲ２により設定す
る。直流ディザが大き過ぎると、アナログ信号入力Ａｉ
ｎがディジタル信号出力Ｄｏｕｔと等しくなくなり得る
ので、直流ディザはその都度、必要最小限に留めるべき
であり、固定化することは避けるべきである。
に入力する直流ディザを抵抗分割したＲ２により設定す
る。直流ディザが大き過ぎると、アナログ信号入力Ａｉ
ｎがディジタル信号出力Ｄｏｕｔと等しくなくなり得る
ので、直流ディザはその都度、必要最小限に留めるべき
であり、固定化することは避けるべきである。
【００４１】では、図４について、図２、図３を参照し
ながら、説明する。なお、下記の○数字は図４に示す○
数字と一致する。 ディジタル処理部７０のトレーニング動作切替部７
１において、セレクタ１１をトレーニングモードに切替
える。 初期設定として、直流ディザＤＶをディザ入力なし
の状態の０Ｖにする。 パワー演算結果をクリアにする（Ｐ＝０）。 図２の実施例の回路を、先の第２の従来例の動作説
明において述べたと同じように動作させ、ディジタル出
力Ｄｏｕｔをサンプリング演算回数Ｎ回以上ディジタル
信号処理部７０に取り組む。
ながら、説明する。なお、下記の○数字は図４に示す○
数字と一致する。 ディジタル処理部７０のトレーニング動作切替部７
１において、セレクタ１１をトレーニングモードに切替
える。 初期設定として、直流ディザＤＶをディザ入力なし
の状態の０Ｖにする。 パワー演算結果をクリアにする（Ｐ＝０）。 図２の実施例の回路を、先の第２の従来例の動作説
明において述べたと同じように動作させ、ディジタル出
力Ｄｏｕｔをサンプリング演算回数Ｎ回以上ディジタル
信号処理部７０に取り組む。
【００４２】
【数２】 式により、ディジタル信号出力Ｄｏｕｔによるパワー演
算を行う。アナログ入力信号によっては、出力するディ
ジタル信号の平均値を求めると、０となり得るので、本
発明においては、２乗和の平均値を求めるものである。 予め予想されるアナログ入力信号のバワー演算結果
Ｐｃを求め、上限値Ｐｏｖと下限値Ｐｕｎで定まる目標
範囲を定めておき、項において求めた結果と比較す
る。 項で求めた結果が項で求めた目標範囲内にあれ
ば、直流ディザＶＤを決定し、項で求めた結果が項
で求めた目標範囲外にあれば、直流ディザＶＤを設定し
直す。 〜項の動作を繰り返し、項で求めた結果が
項で求めた目標範囲内になったとき、そのときの直流デ
ィザＶＤを直流ディザ値として最終決定する。 ディジタル処理部７０のトレーニング動作切替部７
３により、セレクタ１１を通常動作モードに切替える。
算を行う。アナログ入力信号によっては、出力するディ
ジタル信号の平均値を求めると、０となり得るので、本
発明においては、２乗和の平均値を求めるものである。 予め予想されるアナログ入力信号のバワー演算結果
Ｐｃを求め、上限値Ｐｏｖと下限値Ｐｕｎで定まる目標
範囲を定めておき、項において求めた結果と比較す
る。 項で求めた結果が項で求めた目標範囲内にあれ
ば、直流ディザＶＤを決定し、項で求めた結果が項
で求めた目標範囲外にあれば、直流ディザＶＤを設定し
直す。 〜項の動作を繰り返し、項で求めた結果が
項で求めた目標範囲内になったとき、そのときの直流デ
ィザＶＤを直流ディザ値として最終決定する。 ディジタル処理部７０のトレーニング動作切替部７
３により、セレクタ１１を通常動作モードに切替える。
【００４３】以上のようにして、直流ディザ値を決定す
る。また、図６は、直流ディザ供給部８０の具体例を示
す図であるが、ディジタル信号処理部７０の直流ディザ
入力値設定部７２より送られて来る直流ディザ値を決め
るためのディジタル制御信号、即ち、アナログスイッチ
数に対応したビット数のシリアルデータであるディジタ
ル制御信号をシリアル・パラレル変換器８１に入力し、
パラレル信号に変換された対応するビットのアナログス
イッチＳ１〜Ｓ５が閉じ、直流ディザ値を生成する。
る。また、図６は、直流ディザ供給部８０の具体例を示
す図であるが、ディジタル信号処理部７０の直流ディザ
入力値設定部７２より送られて来る直流ディザ値を決め
るためのディジタル制御信号、即ち、アナログスイッチ
数に対応したビット数のシリアルデータであるディジタ
ル制御信号をシリアル・パラレル変換器８１に入力し、
パラレル信号に変換された対応するビットのアナログス
イッチＳ１〜Ｓ５が閉じ、直流ディザ値を生成する。
【００４４】また、ローパスフィルタ８２はアナログス
イッチＳ１〜Ｓ５の動作時に発生する雑音を防止するた
めのものである。また、通過帯域は直流成分とする。な
お、シリアル・パラレル変換器８１のビット数を増加す
ることにより、生成する直流ディザ値を増加することが
できる。
イッチＳ１〜Ｓ５の動作時に発生する雑音を防止するた
めのものである。また、通過帯域は直流成分とする。な
お、シリアル・パラレル変換器８１のビット数を増加す
ることにより、生成する直流ディザ値を増加することが
できる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
ディジタル信号処理機能と直流ディザ供給機能を設ける
ことにより、実用化をはかることができ、ΔΣ変調型Ａ
Ｄ変換器で発生し易い主な雑音を高周波帯域へ容易に移
動させることができるので、Ｓ／Ｎ特性の改善が可能と
なる。
ディジタル信号処理機能と直流ディザ供給機能を設ける
ことにより、実用化をはかることができ、ΔΣ変調型Ａ
Ｄ変換器で発生し易い主な雑音を高周波帯域へ容易に移
動させることができるので、Ｓ／Ｎ特性の改善が可能と
なる。
【図１】本発明に係わる直流ディザ入力型ΔΣ変調型Ａ
Ｄ変換器の原理構成図である。
Ｄ変換器の原理構成図である。
【図２】本発明に係わる直流ディザ入力型ΔΣ変調型Ａ
Ｄ変換器の実施例である。
Ｄ変換器の実施例である。
【図３】本発明に係わる出力信号スペクトル関係図であ
る。
る。
【図４】本発明における直流ディザ設定フローチャート
例である。
例である。
【図５】図２におけるセレクタ回路の具体例を示す図で
ある。
ある。
【図６】図２における直流ディザ供給部の具体例を示す
図である。
図である。
【図７】第１の従来例でΔΣ変調型ＡＤ変換器例を示す
図である。
図である。
【図８】第２の従来例で直流ディザ入力型ΔΣ変調型Ａ
Ｄ変換器例を示す図である。
Ｄ変換器例を示す図である。
【図９】積分器の出力電圧レベルの変化について示す図
である。
である。
１０ 加算器 １１ セレクタ １２ ＩＮＶ回路 ２０ 差動増幅器 ３０ 積分器 ４０ コンパレータ ５０ １ビットＤ−Ａコンバータ １３，６０，８２ ローパスフィルタ ７０ ディジタル信号処理部 ７１ パワー演算部 ７２ 直流ディザ入力値設定部 ７３ トレーニング動作切替部 ８０ 直流ディザ供給部 ８１ シリアル・パラレル変換器 Ｃ コンデンサ Ｒ，Ｒ０〜Ｒ５ 抵抗 Ｓ１〜Ｓ５ アナログスイッチ
Claims (3)
- 【請求項１】 直流ディザを加算器（１０）で入力する
アナログ信号に加算して得たアナログ信号入力と、１ビ
ットＤ−Ａコンバータ（５０）により、１クロック前の
ディジタル化データを再度アナログ入力信号側に戻した
ものとの差を、差動増幅器（２０）で増幅し、更に積分
器（３０）で積分した値を、コンパレータ（４０）で閾
値と比較してディジタル値に変換し、該ディジタル値を
平均化するフィルタ（６０）を介してディジタル信号を
取り出す直流ディザ入力型ΔΣ変調型ＡＤ変換器におい
て、 該フィルタ（６０）から出力するディジタル信号のパワ
ーを演算して信号レベルを検出するパワー演算手段と、
その結果に基づいて直流ディザ電圧値を決定する直流デ
ィザ設定手段を有するディジタル信号処理部（７０）
と、 該ディジタル信号処理部（７０）からの直流ディザ値を
決定するディジタル制御信号を受けて、前記加算器（１
０）に、対応する該直流ディザ値を供給する直流ディザ
供給手段（８０）を設けたことを特徴とする直流ディザ
入力型ΔΣ変調型ＡＤ変換器。 - 【請求項２】 請求項１において、前記直流ディザ供給
部（８０）を、アナログスイッチ、抵抗、シリアル・パ
ラレル変換器で構成したことを特徴とする直流ディザ入
力型ΔΣ変調型ＡＤ変換器。 - 【請求項３】 請求項２において、上記直流ディザ供給
部（８０）の出力部にローパスフィルタ（８２）を付加
したことを特徴とする直流ディザ入力型ΔΣ変調型ＡＤ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20832292A JPH0661863A (ja) | 1992-08-05 | 1992-08-05 | 直流ディザ入力型δς変調型ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20832292A JPH0661863A (ja) | 1992-08-05 | 1992-08-05 | 直流ディザ入力型δς変調型ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661863A true JPH0661863A (ja) | 1994-03-04 |
Family
ID=16554347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20832292A Withdrawn JPH0661863A (ja) | 1992-08-05 | 1992-08-05 | 直流ディザ入力型δς変調型ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661863A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002507850A (ja) * | 1998-03-13 | 2002-03-12 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 位相検出器 |
| US7847714B2 (en) * | 2008-04-24 | 2010-12-07 | Renesas Electronics Corporation | ΔΣ-type A/D converter |
| JP2011529668A (ja) * | 2008-07-30 | 2011-12-08 | マイクロ・モーション・インコーポレーテッド | アイドルトーンを除去するディザリング機能を含むδς変調器およびディザリング方法 |
| JP2013162198A (ja) * | 2012-02-02 | 2013-08-19 | Hioki Ee Corp | 信号測定装置 |
| CN112299118A (zh) * | 2019-07-30 | 2021-02-02 | 日本Tmt机械株式会社 | 梭芯、卷装更换装置以及纱线加工系统 |
| JP2023525629A (ja) * | 2020-09-22 | 2023-06-19 | 無錫華潤上華科技有限公司 | アナログ・デジタル変換器及びサーモパイルアレイ |
-
1992
- 1992-08-05 JP JP20832292A patent/JPH0661863A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002507850A (ja) * | 1998-03-13 | 2002-03-12 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 位相検出器 |
| US7847714B2 (en) * | 2008-04-24 | 2010-12-07 | Renesas Electronics Corporation | ΔΣ-type A/D converter |
| US7952506B2 (en) | 2008-04-24 | 2011-05-31 | Renesas Electronics Corporation | ΔΣ-type A/D converter |
| JP2011529668A (ja) * | 2008-07-30 | 2011-12-08 | マイクロ・モーション・インコーポレーテッド | アイドルトーンを除去するディザリング機能を含むδς変調器およびディザリング方法 |
| US8339297B2 (en) | 2008-07-30 | 2012-12-25 | Micro Motion, Inc. | Delta-sigma modulator and dithering method including a dithering capability for eliminating idle tones |
| JP2013162198A (ja) * | 2012-02-02 | 2013-08-19 | Hioki Ee Corp | 信号測定装置 |
| CN112299118A (zh) * | 2019-07-30 | 2021-02-02 | 日本Tmt机械株式会社 | 梭芯、卷装更换装置以及纱线加工系统 |
| JP2023525629A (ja) * | 2020-09-22 | 2023-06-19 | 無錫華潤上華科技有限公司 | アナログ・デジタル変換器及びサーモパイルアレイ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |