JPH06510878A

JPH06510878A - 複数のメモリとコンピュータバスとの間でのデータ多重転送制御装置

Info

Publication number: JPH06510878A
Application number: JP51068192A
Authority: JP
Inventors: ル・クル，パトリツク
Original assignee: ブル・エス・アー
Priority date: 1991-12-19
Filing date: 1992-12-17
Publication date: 1994-12-01
Anticipated expiration: 2012-01-16
Also published as: FR2685512B1; DE69228661T2; DE69228661D1; EP0547976B1; WO1993012485A1; FR2685512A1; EP0547976A1; JP2571905B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、少なくとも１つはマイクロプロセッサに接続されている複数のメモリと制御装置に接続されたコンピュータバスとの間でのデータ多重転送を制御する、マイクロプロセッサで構成されたデータ多重転送制御装置に関する。特に、本発明は、制御装置が物理的に接続された特定の接続網を介して互いに接続された周辺装置群や端末群などを制御する制御装置とコンピュータバスとの間の汎用結合装置に適用可能である。この接続網は光ファイバを伝送媒体とするＦＤＤ　Ｉタイプのリング形式のデータ伝送システムであっても、また複数のメモリを磁気ディスクに接続しているＳＣ３Ｉタイプの接続網であってもよい。ＦＤＤ　Ｉタイプの接続網もＳＣ３Ｉタイプの接続網も、ＡＮＳＩ（米国規格協会）およびＩＳＯ国際標準化機構によって規格化されている。

従来の技術このような汎用結合装置は周知のものであり、本願出願人と同−の出願人によって１９９１年７月１５日に出願されたフランス特許出願第９１．０８９０８号、発明の名称ｒ　Ｄｉｓｐｏｓｉｌｉ１ｗｎｉｗｅ＋＋ｅｌｄｅｅｏ＊ｐｌＢ！ｄ ’ｎｈ＋ｓｄ’ｏ＋ｄｉａｓｌｅｗｒａｎｅｏｎｌ＋ｌｅｗ＋　ｄ’ｗｎ　Ｂｏａｐｅ　ｄｅ　ｐ　＋ｉｐｈ　＋ｉｑｗｅ＋　（コンピュータバスと周辺装置群制御装置との間の汎用結合袋！りＪなどに開示されている。

本発明によるデータ多重転送制御装置がどのように構成され、どのような機能を有するのかをより一層理解するために、上述の出願に開示された汎用結合装置の基本構成要素は何であるのかを考えるとよい。この出願における記載内容は本発明を構成する要素であることを了解されたい。

図１を参照すると、問題の汎用結合装置の基本構成要素が示されている。

このコンピュータバスは、例えばＩＥＥＥ　１２９６ノルム（電気電子情報通信学会）に基づいて規格化されたＭＵＬＴＩＢｕｓ　Ｉ　Ｉ　（ＩＮ置社の登録商標）などからなるパラレル式のＰＳＢバスである。このバスはコンピュータの様々な構成要素（中央処理装置や入出力処理装置、メモリなど）を互いに接続する。

汎用結合装置ＧＰＵＩの基本構成要素は以下の通りである。

−ＰＳＢとの間のインタフェースとして機能するコプロセッサＭＰＣ（例えばＴＮ置社のＶＬ８２ｃ３８９型など）、−ＭＵＬＴＴＢＵＳ　ＩＩ（同様にＴＥＥＥ１２９６規範によって規定されている）の「インターコネクト」と呼ばれる相互接続機能を果たすマイクロプロセッサＭＩＣ。

−実際にはＧＰＵ　Ｉの中央処理装置であって、内部バスＢｌを備えると共に、消去プログラム可能ＲＯＭ　（ＥＰＲＯＭ１）、揮発性メモリＳＲＡＭ、ＭＦＰとして知られる割り込み管理ユニットの各々と接続されたマイクロプロセッサＭＰＵ０これらの要素ＥＰＲＯＭ、　、ＳＲＡＭ、ＭＦＰはいずれもマイクロプロセッサＭＰＵの内部バスＢｒに接続されている。

−ＶＲＡＭと略されるデュアルポートのビデオＲＡＭタイプのメモリ、 −論理絶縁要素ＦＬＩ、およびＦＬ　Ｔ２、−　ＶＲＡＭとコプロセッサＭＰＣとを接続しているバスＢ２に接続されたダイレクトアクセスメモリ制御装置１ＤＭＡｃ０デュアルポートメモリ（ＶＲＡＭ）は、バス（Ｂ、）を介して、汎用結合装置１ＧＰＵＩと周辺装置群や端末群の制御装置ＤＥＡとを互いに接続しているインタフェース（ｒ　ＨＡ　）に接続されている。この制御装置自体、上記特定の接続網に接続されている。

この制御装置ＤＥＡおよびインタフェースＩ　ＨＡについては、本願出願人と同一の出願人によって１９８９年７月２７日に出願され、現在はフランス特許第２６５０４１２号となっている特許公報中に記載されている。

同様に、コンピュータバスＢｌもインタフェースＩＨＡに接続されている。

汎用結合装置の目的は、バスＰＳＢ上やコンピュータＯＲＤ、さらには上記接続網上で使用される様々な伝送プロトコルを適応させ管理しながら、バスＰＳＢを有するコンピュータＯＲＤによって利用されるフレームデータを制御装置ＤＥＡを介して特定の接続網まで、あるいはその逆に転送することである。従って、汎用結合装置１ＧＰＵｌは、ＰＳＢと特定の回線網（ＦＤＤｌ、５Ｃ３１，、、）との間でプロトコルやビットを適応させる際にそれぞれを同時に動作させながら、ＰＳＢからインタフェースＩ　ＩＩ　Ａまで、あるいはその逆にデータを転送する。

マイクロプロセッサＭＰＵは、クロック周波数２５ＭＨ２の３２ビツトマイクロプロセツサである。このマイクロプロセッサは、３２ビツトのデータバスと３２ビツトのアドレスバスとからなる非多重内部バスＢｒを管理する。

記憶容量１２８キロバイトあるいは２５６キロバイトの不揮発性メモリＥＰＲＯＭ、は、自動試験用プログラムおよび結合装置１ＧＰＵＩの初期設定用プログラムを格納している。マイクロプロセッサＣＰＵの開発システムは、静的メモリＳＲＡＭに格納されている。このＳ　Ｒ，Ａ　Ｍの記憶容量は５１２キロバイトあるいは１メガバイトである。

開発システムＧＰＯ３は、マイクロプロセッサ全体の機能を統括することで、ＰＳＢからインタフェースＩＨＡまで、あるいはその逆でのフレームの伝送を管理する。開発システムＧＰＯ８の一例として、本願出願人と同一の出願人によって１９９１年７月１５日に出願されたフランス特許出願第９１０８９０７号、発明の名称［ｓｙ＋ｌ　ｆｆ１ｅ　ｄ’ｅｘｐｌｏｉｌｔｌｉｏｎ　ｐｏｕｒｄ口ｐｏｓｉｌ百ａｎｉｖｅ＋＋ｃｌ　ｄｅ　＋ｏｎｐｌＩｇｅ　ｄ’ｏｎ　ｂｕｓ　ｄ’ｏ＋ｄｉ＋ｕｌｅｉ＋　ｏｎｅ　ｌＩ口ｏｎ＋ｐ　ｃｉｌｉｑａｅ　ｄ’Ｉｌｎ　ｔ　＋ｅＩ（システムのコンピュータバスと特定接続網とを結合する汎用結合装置用の開発システム）」に記載されているようなものが挙げられる。

コンピュータＯＲＤと結合装置との間でバスＰＳＢを介して使用される一方で、特定の接続網（ＦＤＤＩ、５Ｃ３Ｉ。

ｅｔｃ、）を利用しているシステム上でも使用されるプロトコルを適応させるためのプログラムは、メモリＳＲＡＭ中に格納されている。

マイクロプロセッサＭＰＵは、データの転送を開始し、プロトコルの適応を実現し、プロトコルのコードを実行し、ＤＥＡで診断を行いながら有効データをＤＥＡとコンピュータＯＲＤとの間で互いに転送させるものであり、結合装置の中心である。

マイクロプロセッサは、例えば上述のフランス特許第２６５０４１２号に記載されているような方法でＤＥＡとの間でコマンドや状態を交換することができる。

このように、インタフェースＩ　Ｉ（Ａ−メモリＶＲＡＭ間でのデータ転送やＶＲＡＭ−ＰＳＢバス間でのＭＰＣを介してのデータ転送は、マイクロプロセッサＭＰＵによって統括されている。さらに、ＶＲＡＭ−ＰＳＢバス間でのＭＰＣを介してのデータ転送は、ダイレクトアクセスメモリ回路ＤＭＡＣの制御下で行われる。いくつかは接続網上でも使用されるコンピュータバス用プロトコル、あるいはいくつかがコンピュータノ（ス上でも使用される接続網用のプロトコルの特定の制御ブロックの伝送は、内部バスＢｌ上で接続網インタフェースＩＨＡから、あるいはこの接続網インタフェースへの転送を保証するマイクロプロセッサによって実行される。

要素ＦＬＴ、およびＦＬＩ、は、それぞれバスＢ２とバスＢｉ、パスＢ、とバスＢ１との間での有効データの転送を遮断する。

ダイレクトアクセスメモリ制御装置ＤＭＡＣは、コプロセッサＭＰＣとメモリＳＲＡＭあるいはＶＲＡＭとの間での有効データの転送を保証する。この制御装置は２本のチャネルを有する。すなわち、 −「入力チャネル」と呼ばれるチャネル、すなわちコプロセッサＭＰＣからメモリＶＲＡＭあるいはＳＲＡＭへの有効データの転送を保証する入力用のチャネルと、−「出力チャネル」と呼ばれるチャネルすなわちＶＲＡＭ（あるいはＳＲＡＭ）からコプロセッサＭＰＣへのデータ転送を保証している出力用のチャネルである。

データ転送を実行するために、制御袋［ＤＭＡＣは、開始アドレス（メモリＶＲＡＭにあるか、あるいはコプロセッサＭＰＣ内にある）と、カウントすなわち転送対象となるバイト数と、データ転送開始命令とをマイクロプロセッサＭＰＵの側から受信する。これらの情報をＭＰＵの側から受信すると、ＤＭＡ　Ｃは即座にこの有効データの転送を統括する。このように、制御装置はアドレスやカウントを示す情報を得るためにＭＰＵに従属している。制御装置ＤＭＡｃは、メモリからコプロセッサに送られるデータやコプロセッサからメモリに送られるデータを見ることはない（同様に、ＭＰＣのデータのＳＲＡＭへの移動やその逆の場合もそうである）。制御装置は、単にＭＰＵがらの指示に応じてそのプログラムを制御するだけである。

本発明の目的は、例えば後に詳細に説明するような「Ａｒｒａｙ　ＣｈａｉｎｉｎｇＪ　（識別子チェーニング）モードなどのＧＰＵ　Ｉを必要としない新たな機能を追加すると共に、［１ｉｔｔｌｅ　ｅｎｄｉａｎｊ伝送モードおよびｒｂｉｇ　ｅｎｄｉａｎＪ伝送モード（後述）のいずれが一方を利用することによって、ＤＭＡ　Ｃの機能を保証しているあらゆる要素の他、要素Ｆ　Ｌ　ｌ　ｌおよびコプロセッサＭＰＣのスレーブ要素の一部をも同一チップ内に集積化することである。

発明の開示本発明において、２つのメモリすなわちＳＲＡＭとＶＲＡＭとの間でいずれが一方に直列に接続されたダイレクトアクセスメモリ制御装置と、データバスによって以下多重転送制御装置と呼ぶダイレクトメモリ制御装置に直接接続されたコプロセッサとを有する。

本発明によれば、少なくとも１つはマイクロプロセッサに接続されている複数のメモリと、制御装置の特定のインタフェースによってこの制御装置に接続されたコンピュータバスとの間でマイクロプロセッサによって統括され、データ入力用の第１のチャネルおよびデータ出方用の第２のチャネル上でデータ転送を実行するデータ多重転送制御装置であって、情報を格納して第１および第２のチャネルの各々においてそれぞれの伝送の統括を可能にするようマイクロプロセッサによってプログラムされた複数のレジスタを備えるデータ多重転送装置において、前記インタフェースに接続されると共にマイクロプロセッサのバスおよび各メモリにも接続された中央バスであって、該中央バスに接続されたチャネルは各レジスタを接続された前記中央バスと、それぞれ対応する第１および第２のチャネルに接続されると共に、同一チャネルに接続された各レジスタにも接続された第１および第２のチャネル制御装置と、マイクロプロセッサのバスに接続されると共に２つのチャネル制御装置の各々に接続された調停装置と、を備えることを特徴とするデータ多重転送装置が得られる。

調停装置は、別々のメモリあるいはマイクロプロセッサに送られるデータのバスに対する各チャネルの割り当てを予め定められた優先順位に基づいてデータを調停し、チャネル制御装置は、チャネルに接続されたレジスタへのマイクロプロセッサの書き込みアクセスと、前記メモリの各々へのダイレクトアクセスメモリ中のデータの転送とを各チャネルに攬示する。

本発明の他の特徴および利点は、特定の実施例に限定されるものではない添付の図面を参照した以下に示す実施例の説明においてより一層明らかになろう。

図面の簡単な説明図１は、従来の多重転送制御装置を含む汎用結合装置の構成を示す。

図２は、本発明による多重転送制御装置を集積した汎用結合装置の様々な基本構成要素を示す。

図３は、本発明による多重転送制御装置の様々な基本構成要素を示す。

図４は、本発明による多重転送制御装置の内部バスの構成を詳細に示す。

図５は、本発明による様々なデータバスがどのように多重転送制御装置を通るかを説明するための図である。

図６から図１１は、本発明による多重転送制御装置に属する各チャネルに接続されたレジスタの各々の内部構造を詳細に示す。

図１２は、ｒＡＲＲＡＹ　ＣＨＡＩＮＩＮＧＪと呼ばれるモードで有効データの転送を実行した場合にメモリＳＲＡＭ中にあるデータバケット識別子のテーブルを示す。

発明を実施するための最良の形態図２を参照すると、本発明による多重転送制御装置を使用して図１の汎用結合装置１ＧＰＵＩを改良したものが示されている。

同図において示されるように、本発明による多重転送制御装置すなわちＣＴＭ　ＩはデュアルポートメモリＶＲＡＭとコプロセッサＭＰＣとの間に直列に接続されると共に、マイクロプロセッサＭＰＵの内部バスＢｌとこの同じコプロセッサＭＰＣとの間に直列に接続されている。このようにするために、多重転送制御装置ＣＴＭＩは２つに分岐した内部バスを有する。このうち片方の分岐路ＢＣはメモリＶＲＡＭをコプロセッサＭＰＣに接続するためのものであり、他方の分岐路ＢＣ，はマイクロプロセッサの内部バスＢｌをコプロセッサＭＰＣに接続するためのものである。ＣＴＭＩの内部バスＢＣは、メモリＶＲＡＭの第２のボートＳＡＭと接続されたバスＢ２に接続されている。

さらに、ＢＣはコプロセッサＭＰＣと接続されたバスＢ３に接続されている。

制御装置ＩＣＴＭＩをＭＰＣとＶＲＡＭとの間およびＭＰＣとＳＲＡＭとの間に直列に接続しであるため、この制御装置はｒＦ　ｌ　ｙ−ｂｙ　ＭｏｄｅＪと呼ばれ、有効データを制御装置の内部に格納することな（ＶＲＡＭおよびＳＲＡＭのいずれが一方とコプロセッサＭＰＣとの間で直接転送するという意味である単一サイクル（英語てはｓｉｎｇｌｅ　ｃｙｃｌｅ）とも呼ばれる方式によって機能する。有効データの流れは、内部バスの２本の分岐路のうちのいずれか一方すなわちＤＣまたはＢＣｌを介して制御装置を直接通過する。

この制御装置は、図１に示す制御装［ＤＭＡＣと同様に、入力「！ｎ」と出力「ｏｕ　ｔＪの２本のＤＭＡ　（英語ではＤｉｒｅａｔ　ｍｅｍｏｒｙ　ａｃｃｅｓｓ）タイプのチャネルを有する。制御装置ＣＴＭＩ内へのデータ伝送速度は１秒あたり３２メガバイトまでとすることができ、制御装置は通常モードとｒＡＲＲＡＹ　ＣＨＡＩＮＩＮＧＪと呼ばれるモードの２種類のモードで機能することができる。通常モードでは、データは３２ビツトのワードの形で連続したデータパケット（データパケットは英語ではｂｕｆｆｅｒと翻訳され、この用語は当業者らが最も頻繁に使う語である）によって伝送される。次に、ＭＰＵは、ＶＲＡＭ　（あるいはＳＲＡＭ）に書き込んだりこれらのメモリから読み出したりしようとしている各データパケットのメモリＶＲＡＭ　（あるいはＳＲＡＭ）でのアドレスと、データ長（カウントとも呼ぶ）すなわち伝送するデータパケットを含むバイト数をＣＴＭＩの一方のレジスタに登録する。問題のレジスタにおいてこれらのｍ示を受信すると、制御装置１ＣＴＭ■は２つのメモリのうちのいずれが一方に情報を書き込んだり、いずれか一方から情報を読み出したりする。このモードでは、ＣＴＭＴはマイクロプロセッサＭＰＵに従属していることが分かる。

一方、ｒＡＲＲＡＹ　ＣＨＡＩＮＩＮＧＪと呼ばれるモードでは、マイクロプロセッサは伝送対象となる第１のデータパケットのアドレスおよびカウントを制御装置ＣＴＭＩのみに通知する。この通知は制御装置のレジスタの１つにも同じように登録されている。第１のパケットに続くデータパケットについて考えると、制御装置１ｃＴＭＩは、この後続のデータパケットのアドレスや関連のカウントをこれらの情報を含む識別子テーブルから自分で検索する。この識別子テーブルはメモリＳＲＡＭに格納されており、ある一定の識別子が決められたデータパケットと対応するようになっている。１５個までの連続したデータパケットをこのモードで伝送することができる。このパケットを転送する直前に、マイクロプロセッサＭＰＵは転送に関連した識別子の最初は何であるか、その数はいくつであるかをＣＴＭＩに通知する。

図１に示す制御装置ＤＭＡＣと全く同様に、本発明による制御装置は入力チャネルに最も高い優先順位を与える（コプロセッサから２つのメモリのうちの一方までデータを転送する）。

この制御装置は、データパケットの転送終了の時点で出力チャネルが作動中である時に出力チャネルを遮断する（２つのメモリのうちのいずれか一方のデータをコプロセッサに転送する）か、あるいは全データすなわち全データパケットの転送を中断することができる。

コプロセッサからあるいはコプロセッサへデータを転送できる状態にある時にチャネルは使用中であると言える。これは、コプロセッサからＤＭＡ転送要求が出されるとすぐに、対応のチャネル（入力チャネルまたは出力チャネル）は転送を行えるということを意味する。

当業者らの用語では、入力チャネルと出力チャネルの２本が同時に使用中になると、各チャネル上のデータは物理的に同時にデータバスＢ２、ＢＣＳＢ、上に転送されている限り意味もなく同時転送がなされているという言い方を乱用する（データの物理的な転送は後に詳細に説明するマルチプレクサＭＵＬＴによって時分割多重されている）。

メモリＶＲＡＭが単一の記憶装置からなる時には２本のチャネルのそれぞれにおいて同時転送がなされる可能性もあるが、その場合は性能は低下する。特に、一方のチャネルによって他方のチャネルを完全に遮断してしまうと、遮断されたチャネル上にある転送内容を保存しなければならなくなる。

メモリＶＲＡＭが２個の別々の記憶装置からなる（例えば２個の別々の記憶装置の記憶容量がそれぞれ１メガバイトである）場合にはこの限りではない。この場合には全ての転送を同時に行っても性能低下は起こらない（内容保存を実行しない）。

本発明を実施するための好ましい形態によれば、制御装置ＣＴＭＩは、各データパケットおよびパリティパケットの転送用にパリティビット生成部を備える。

さらに、制御装ｆｉｃＴＭＩは、それぞれＩＮ置社およびＭＯＴＯＲＯＬＡ社によって規定されたｒｌｉｔｔｌｅ　ｅｎｄｉａｎＪおよびｒｂｉｇ　ｅｎｄｉａｎＪと呼ばれる情報伝送モードのいずれか一方で動作する。これらのモードは各々一度に伝送されるバイトのビットの順序を定義することにある。

すなわち、重要度の最も高いものから最低のものへ、あるいはその逆で伝送を行う。本発明による制御装置の２つの伝送モートをｒｌｉｔｔｌｅＪあるいはｒｂｉｇ　ｅｎｄｉａｎＪに適応させるということは、この制御装置がたとえばＩＮ置の８０３８６型のマイクロプロセッサから送られてくるＰＳＢによって情報を一方のモードで受信した場合に、これが例えば６８０３０型などＭ　ＯＴ　ＯＲＯＬ　Ａ型であるとすれば、このマイクロプロセッサのｒｌｉｔｔｌｅ　ｅｎｄｉａｎＪモードとマイクロプロセッサＭＰＵによって理解できるｒｂｉｇ　ｅｎｄｉａｎＪとの間で変換を行えるようにするという意味である（図２に示すＧＰＵＩ結合装置の好ましい実施例の場合）。

図３に示す本発明による制御装置ＣＴＭＩの構成要素全体は、同一の半導体部品すなわちチップ（英語ではＣＨＩＰ）上に備えられている。

基本要素は以下の通りである。

−人力チャネルに接続された６個のレジスタ群すなわちレジスタＭＡＲ１、ＭＴＣＴ、ＢＡＲＴＳＢＴＣｒ、ＣＣＲＩおよびＣ３Ｒ１、 −出力チャネルに接続された６個のレジスタ群すなわちＭΔＲＯ１ＭＴＣＯ１ＢＡＲＯ，ＢＴＣＯｌＣＣＲＯおよびＣ５ＲＯ。

−人力チャネル制御装置ＣＣＴ、 −出力チャネル制御装置ＣＣＯ。

−予め定められた優先順位に基づいて２つのメモリＶＲＡＭおよびＳＲＡＭに入力される、あるいはこれらのメモリから出力される異なるデータバスのコンテンションを調停する調停装置１１ＡＲＢ。

−多重転送制御装置ＣＴＭＩに対して入出力される異なる信号の同期をとる同期装置１３ＹＮ。

−人力チャネルおよび出力チャネルの２本のチャネルのうちの一方に送られ、２つのメモリＶＲＡＭおよびＳＲＡＭの一方に送られるデータパケットを時分割多重化するためのマルチプレクサＭＵＬＴ。

−　コプロセッサＭＰＣへのマイクロプロセッサのアクセスを管理する装置ＭＰＵＣＢ。

−内部バスＢＣおよびＢＣ，、 −パスＢｖ、Ｂ２、Ｂｌを介してのコプロセッサ、メモリＶＲＡＭおよびマイクロプロセッサの各々と制御装置１ｃＴＭＩとの間のインタフェース。これらのインタフェースを各々■３．１２、Ｉ＋　と呼ぶ。

インタフェース＋３　（図３参照）は、コプロセッサＭＰＣがら多重転送制御装［ＣＴＭＩへ、あるいはその逆で送られる有効データＤＵ、およびコマンド情報（書き込み−読み出し）ＣＯｌを受信する。

インタフェース！７は、マイクロプロセッサＭＰＵに対して入出力される有効データＤＵ、　、アドレス情報ＡＤ２およびコマンド情報ＣＯ２を受信する。

インタフェースｉ３は、メモリＶＲＡＭに対して入出力される有効データＤＵ、　、アドレス情報ＡＤ、およびコマンド情報ＣＯ１を受信する。

入力チャネルに接続されたレジスタ群をＲＥＧ　Ｔとし、出力チャネルに接続されたレジスタ群をＲＥＧＯとする。

同様に、ＲＥＧＩ群ならびにＲＥＧＯ群は、本発明による制御装置が有効データパケットを入力チャネルおよび出力チャネルの一方を通してメモリＶＲＡＭおよびＳＲＡＭの一方へ、あるいはマイクロプロセッサＭＰＣへ転送できるようにする情報を含む。２つのレジスタ群ＲＥＧ　ＩおよびＲＥＧＯを構成する各レジスタについての詳細な説明は、図６から図１１を参照して後述する。

入力チャネル制御装置１ｃｃＩは、実際は２つの部分からなる。

一方をここではｃｃｔｓで示してスレーブ状態処理装置と呼び、他方をＣＣＩＭで示してマスター状態処理装置と呼ぶ。

スレーブ状態処理装置ＣＣｌ５は、対応するチャネルの全レジスタ、すなわちＲＥＧ　Ｉと呼ばれるレジスタへのマイクロプロセッサＭＰＵの書き込みアクセスを管理する。さらに、スレーブ状態処理装置はレジスタＣ３ＲＴ内でエラー指示管理を実行する（詳細については後述する）。

マスター状態処理装置ＣＣＩＭは、ｒＡＲＲＡＹ　ＣＨＡＩＮＩＮＧＪモードを使用している時にメモリＳＲＡＭ内に格納されている識別子の情報を検索する全動作を管理する。さらに、通常モードであるのかｒＡＲＲＡＹ　ＣＨＡＩＮＩＮＧＪモードであるのかを問わず、マスター状態処理装置は、コプロセッサＭＰＣおよび２つのメモリＶＲＡＭやＳＲＡＭ用のコマンド信号（書き込み／読み出し）を生成する。この同じ処理装置ＣＣＩＭはアドレスレジスタの更新およびＲＥＧＩの計数も管理している。

この処理装置ＣＣ［Ｍは、メモリＶＲＡＭ内の有効データパケットの転送も実行する。特に、メモリＶＲＡＭの書き込み（書込と同じ）（上述のフランス特許出願第９１．０８９０８号に記載されている）はページ毎に行われると共に各ページについてライン毎に行われる。マスター状態処理装置１ｃｃＩＭによって統括されたメモリＶＲＡＭ内の有効データのページの転送は、例えばＺ−１０型の東芝ビデオＲＡＭリファレンスＴＣ５２４２５６に関する説明書など、ビデオＲＡＭに関する技術説明書における決まったスタイルの条件を重んじている。

出力チャネル制御装［１ＩＣＣＯは、実際にはスレーブ状態処理装置ｃｃｏｓおよびマスター状態処理袋［ＣＣ０Ｍの２つの部分に分かれている。

スレーブ状態処理装置ｃｃｏｓは、対応するチャネルの全レジスタ、すなわちＲＥＧＯ群へのマイクロプロセッサＭＰＵの全アクセスを管理する。さらに、スレーブ状態処理装置はレジスタＣ３ＲＯ内でエラー指示管理を実行する（詳細については後述する）。

マスター状態処理袋［ＣＣ０Ｍは、ｒＡＲＲＡＹ　ＣＨＡＩＮＩＮＧＪモードで機能している時にメモリＳＲＡＭ内に格納されている識別子の情報を検索する動作を管理する。また、マスター状態処理装置はＤＭＡタイプ（通常モードおよびｒＡｒｒａｙ　ＣｈａｉｎｉｎｇＪモートチ）ノ転送動作、スナワチコブロセソサＭＰＣおよび２つのメモリＶＲＡＭやＳＲＡＭ用のコマンド信号を生成すると共にアドレスレジスタの更新およびＲＥＧＯの計数も管理している。

メモリＶＲＡＭからのページの転送も、例えば東芝のりファレンス５２４２５６などのメモリＶＲＡＭに関する技術マニュアルに規定された条件でこのマスター状態処理装置ＣＣ０Ｍを介して行われる。

要素ＭＰＵＣＢについて考える。

この要素は、コプロセッサＭＰＣへのマイクロプロセッサのアクセスを管理する。この場合、実際にはマイクロプロセッサはＭＰＵＣＢを通して自分の権限を制御袋［ＣＴＭＩに肩代わりさせる。ＭＰＵＣＢはＭＰＵ用にデータ転送肯定応答信号を生成する。これはアングロサクソン系の言語ではＤＳＡＣＫ（データ転送肯定応答、マイクロプロセッサに固有の信号、ＭＯＴＯＲＯＬＡ　６８０３０）として知られている。要素ＭＰＵＣＢによって達成される機能を、図１に示す汎用結合装置の内部でマイクロプロセッサＭＰＵ自体によって実現されたかのように特定すると好ましい。

ここで、調停装置１ＡＲＢの機能を一層分かりやすくするために図４および図５を参照する。

装ｆｉＡＲＢは、入力チャネルと出力チャネルの２本のチャネルおよびマイクロプロセッサのいずれかである自分が要求したデータに決められたデータバスを割り当てると共に、異なる要素によって（例えば２本のチャネルのいずれか一方でマイクロプロセッサとコプロセッサによって）同時に要求が実行された時にコンテンションを解決する役割も担っている。この異なる有効データバスを図５に示す。物理的にはこれらのデータバスは図４に示す物理構造によって支持されており、２本の分岐路ＢＣおよびＢＣＩのいずれかを利用している。ここでＢＣはインタフェース■、および１２に接続されており、Ｂｃｌは派生した分岐路であってＢＣおよび■１に接続されている。図４から分かるように、レジスタ群ＲＥＧはバスＢＣ２の第２の分岐路によってメイン分岐路ＢＣと物理的に接続されている。バスＢＣ，ＢＣ，およびＢＣ，の内部の物理的構造は同一である。

図４を参照すると、調停装置がその決定をなす前に考慮しなければならない様々な可能性があることが分かる。特に、異なったデータバスは以下のようになる。

データバスＡは、データをバスＢＣを通してコプロセッサＭＰＣからメモリＶＲＡＭまで運ぶ。このデータバスではＣＴＭＩが動作を行う。これは転送マスターである。

データバスＢは、まずＢＣを通り、次にＢＣ，、内部バスＢＩと通ってコプロセッサのデータをメモリＳＲＡＭまで、さらにその逆で運ぶ。このデータバスでは制御装置ＣＴＭＩがマスターである。

データバスＣは、コプロセッサＭＰＣのレジスタの書き込みあるいは読み出し用である。このバスでは、マイクロプロセッサＭＰＵがマスターである。

データバスＤは、ＲＥＧ群（ＲＥＧＴ→−ＲＥＧＯ）のレジスタの書き込みあるいは読み出し用のバスである。このバスではマイクロプロセッサＭＰＵがマスターである。

データバスＥは、メモリＳＲＡＭの識別子テーブル内のデータを検索しに行くためのものである。このデータバスでは、制御装置ＩＣＴＭ　Ｉがマスターである。

データバスＤおよびＥについて考えると、利用された物理バスは１３１→−ＢＣ，→−ＢＣ２である。

あるデータバスへのアクセスは競合している。これはデータバスＡおよびＢあるいはＡおよびＣについてである。データバスＡおよびＤあるいはＡおよびＥへのアクセスも同じように競合している。その他のアクセスは互いにバスを独占している。

これはＣとＤあるいはＢとＥである。上述したように、調停装置ＩＩＡＲＢによって実行される調停スキームの基本的な特徴は以下の通りである。

−人力チャネルは出力チャネルよりも優先順位が高い。

−出力チャネルが使用中である間の入力チャネル上のＤＭＡタイプの要求はこのチャネル上で優先権を有し、出力チャネルはできるだけ早くバス（ＢＣ，ＢＣＩ）を開放しなければならない。

−デュアルポートメモリＶＲＡＭへ、あるいはこのメモリからのページの転送の途中ではあるがＣＴＭＩのバスＢＣはデータ転送を行っていない場合、メモリＶＲＡＭのポート系はその転送に関連した状態のままであるのでこのバスを使用中のままにする。

−制御装置ＣＴＭＩの内部バス（ＢＣ，ＢＣ，）に対するマイクロプロセッサＭＰＵからのアクセスは、そのバスが空くまで待たなければならない。

ここで図６から図１１を参照する。

図６は、２つのレジスタＣＣＲＩおよびＣＣＲＯのいずれか一方の内容を示す（これに含まれるビットはチャネルに関係なく同じ意味を持つ）。

制御チャネルＣＣＲＩ　（あるいはＣＣＲＯ）は、ＳＴＲ，ＳＡＢ、ＩＮＴＥ、ＡＲＣＨＳ　ＰＴＹＤＳ　ＥＮＤＩＡＮ、ＤＢＫおよびＨＰの８ビツトからなることが分かる。このチャネル０ＣＲＩ（あるいはＣＣＲＯ）のコマンドレジスタの一般的な目的はどのような方法で（適所モード、ＡＲＲＡＹ　Ｃ）（ＡＩＮＩＮＧ、ｂｉｇ　ｅｎｄｉａｎあるいは１ｉｔｔｌｅ　ｅｎｄｉａｎ　モードｅｔｃ、）動作しなければならないかを示す、チャネルＣＣＩ（あるいはＣＣ０）のコマンド装置に必要な、（ラメータを与える点にあるということを理解した上で、これらのビットのそれぞれの意味を考えると以下のようになる。

マイクロプロセッサはビットＳＴＲ（開始チャネルを意味する）１にして対応するチャネル（ＣＣＲＩ用の入力チャネル、ＣＣＲＯ用の出力チャネル）を使用中にする。このビットを１にできるようにするために、４つのレジスタすなわちアドレスとカウント用のレジスタＢＡＲＴ、ＢＴＣＩ、ＭＡＲＩ、ＭＴＣ＋はすでにプログラムされている。従って、コブロセ・ソサＭＰＣによってチャネルＤＭＡの使用要求を獲得する。これは、コプロセッサから対応するチャネルＣＣＩ（あるいはＣＣ０）のコマンド装置へ獲得信号を送信するという意味である。この同しビ・ノドＳＴＲが１である間に複数の条件が満たされるとエラーが起こる可能性もある。これは、例えばビットＡＲＣＨの内容が空である（この場合はＡＲＲＡＹ　ＣＨＡ　Ｉ　Ｎ　Ｉ　ＮＧモードを使用していないという意味である）と同時にカウンタＭＴＣ（後述）の内容も空であった場合などに起こり得る。また、ビットＳＡＢが１に等しい（ＳＡＢの意味については後述）あるいは問題のチャネルがすでに使用中になっている、あるいはそのチャネル上での転送は終わろうとしているような場合にもエラーは起こり得る。さらに、ＡＲＲＡＹ　ＣＨＡＩＮＩＮＧモードを使用している間にレジスタＢＴＣＩの中身が空になった場合にもエラーは起こり得る（レジスタＢＴＣＩについては後述）。

エラーが生した場合、レジスタＣ３ＲＩ　（後述。同時に、エラーの意味はこの同しレジスタ内で示される）のエラービットを１にする。この場合、０ＣＲＩ　（あるいはＣＣＲＯ）に格納されているビットＩＮＴＥが１であるならばマイクロプロセッサに割り込み通知を送る。仮にエラーが生じても、このレジスタ内のその他のビットはその時は書き込まれないので変わらずに残る。

ビットＳＡＢは、マイクロプロセッサＭＰＵによって１になっている時に、対応するチャネルを未使用にして最後のパケットの最後のワードを所望の宛先（ＶＲＡＭ、ＳＲＡＭ、あるいはＭＰＣ）に転送した直後にブロックする順番を意味する。この場合、レジスタＣ３ＲＩあるいはＣ３ＲＯに格納されたビットＥＲＲも同時に１になり、マイクロプロセッサによって対応するチャネルを未使用にする順番を示す。

ビットＩＮＴＥは、マイクロプロセッサＭＰＵによって１になっている時に、現在かかっているものもそうでないものも含めて全ての割り込みを対応するチャネル上で有効にすることを意味する。このビットの値は、対応するチャネルが未使用状態になった時にのみ変化する（レジスタＣ３ＲＴあるいはＣ３ＲＯ内のビットＡＣＴ＝０）。

マイクロプロセッサＭＰＵによって１になっているビットＡＲＣＨは、対応するチャネル上でのＤＭＡタイプの転送用に「ＡＲＲＡＹ　ＣＩＩＡＩＮＩＮＧＪモードの使用を有効にする。

このビットが０である時には通常モードを使用する。このビットの値は、対応するチャネルが未使用になった時にのみ変化する（ＡＣＴ＝Ｏ１後述）。

出力チャネルのみて使用されるビットＰＴＹＤは、マイクロプロセッサによって１になると、メモリＶＲＡＭとコブロセ・ソサとの間でのデータ転送用のパリティ制御を無効にする。このビットがＯである時には、パリティ制御は有効である。このビットは対応するチャネルが未使用になった時にのみ変化する（ＡＣＴ＝０）。

マイクロプロセッサＭＰＵによって１になっているビットＥＮＤＪＡＮは、２つのメモリＳＲＡＭおよびＶＲＡＭ１７）ｌ、Ｔずれか一方とコプロセッサとの間でのデータ転送用に［ｂｉｇ　ｅｎｄ　ｉ　ａｎＪモードを選択することを意味する。このビットが０である時には、ｒｌｉｔｔｌｅ　ｅｎｄｉａｎＪモードが選択される。２本のチャネルのうちの一方がｂｉｇ　ｅｎｄｉａｎで動作している時には他方のモードは逆であることに注意されたい。このビットＥＮＤ　Ｉ　ＡＮの値はチャネルが未使用になった時にのみ変化する。

ビットＤＢＫ　（単一のＤｕａｌ　Ｂａｎｋ　Ｍｏｄｅである）は、デュアルポートメモリＶＲＡＭへの転送にのみ使用される。

このビットは、各チャネルに別々の記憶装置を割り当てることに鑑みてマイクロプロセッサによって１にされる。このビ・ソトＤＢＫが０である場合、それは単一装置モードにあるという意味になる。すなわち、データを両方のチャネルで転送することはできない。

ビットＨＰは、入力チャネルでのみ利用可能な高優先順位モード（Ｈｉｇｈ　Ｐｒ１ｏｒｉｔｙ　Ｍｏｄｅ）と呼ばれる機能モードを規定する。出力チャネルはブロックされる（ブロックされたチャネルは使用中のチャネルであり、コプロセッサＭＰＣからのＤＭＡ要求はマスクすなわちブロックされる。従って、この要求を見ないので応答することもできない）。この高優先順位モードでは、ビットＨＰはＭＰＵによって１にされる。

ＨＰが０である場合は通常モードにあたる。

図７を参照する。

入力チャネルの状態に関するレジスタＣ３ＲＩ（出力チャネルの場合はＣ３ＲＯ）は、以下のような８ビツトに対応するチャネルの機能状態を示す。

ビ　ノ　ト　ＣＯＣ（Ｃｈａｎｎｅｌ　０ｐｅｒａｔｉｏｎ　Ｃ。

ｍｐｌｅｔｅｄという英語の略）はチャネル制御装置ｃｃｒ（あるいはＣＣ０）によって１にされる。これはこのチャネル上での転送は終了したということに相当する。従って、通常モードでデータパケットの転送が終了した時、あるいはＡＲＲＡＹ　ＣＨＡ　Ｉ　Ｎ　Ｉ　Ｎ　Ｇモードでの転送が終了した時、あるいはＣＣＲＩ　（あるいはＣＣＲＯ）内のビットＳＡＢが１である時、転送中にパリティエラーが生じなかった時（出力チャネルでのみ）、ごくありふれたエラーが生じた場合（例えば対応するチャネルが使用中でＣＣＲＩあるいはＣ３ＲＩに再書き込みを行いたい場合など）、あるいはカウントエラーが生じた場合にこのビットは１になる。ＣＯＣが１である時には、ビットＩＮＴＥも１である時に限ってマイクロプロセッサに割り込み通知が送られる。

制御装置ＣＣＩ（あるいはＣＣ０）によって１になっているビットＡＣＴは、問題のチャネルが使用中であることを意味する。このビットがＯになると、このチャネルでの転送は終了する。転送を終了させる条件はビットＣＯＣについての段落で述べたものと同様である。

ビットＥＲＲはエラーが起こっていることを意味する。エラーが生じるとこのビットは装置ｃｃｌ　（ＣＣＯ）によって１になる。すなわち、このビットが１になるのは、ＳＡＢが１である時、パリティエラーが存在する時、動作継続中にエラーが生じた時、カウント用レジスタＢＴＣＩおよびＭＴＣＩのいずれかにおいてカウントエラーが生じた時である。

２つのビットＥＲＲＯおよびＥＲＲＩは、２つ一組でどのようなエラーが起こったかを示す。２つとも同時に０になった場合には、転送中に起こったエラーに関する。ＥＲＲｌは０でＥＲＲＯは１である場合には、カウントエラー、またはレジスタＭ　Ｔ　Ｃ＋　（アロ　１．１１！　Ｍ　Ｔ　ＣＯ）　テ（７）エラー、またはＢＴＣ１（あるいはＢＴＣＯ）のエラーに関係している。

ＥＲＲＩが１てＥＲＲＯは０である場合には、パリティエラーに関する。２つのエラービットがいずれも１である場合には、マイクロプロセッサによって対応するチャネルを無効にすることに関する（ＳＡＩ３＝１）。

図８を参照する。

基本転送カウント用レジスタＢＴＣＩ（あるいはＢＴＣＯ）は、ＡＲＲＡＹ　ＣＴ（ＡＩＮＩＮＧモードにおける対応するチャネル上の識別子の数を示す８ビツトをカウントするためのレジスタである。ここに開示の実施例ではこのモードに基づく転送用に最高１５個までの識別子を割り当てることができる。

このレジスタでは、対応するレジスタＣＣＲＩ（あるいはＣＣＲＯ）でのピノｌ −Ｓ　Ｔ　Ｒが１ではなくなる前に０〜３桁のビットすなわちＢＴＣＯ〜ＢＴＣ３は空ビットでなく何らかの値を持たなければならない。このようにしないと、Ｃ３ＲＩのエラービットが１になり、カウントエラーが２つのビットＥＲＲＯおよびＥＲＲ１によって示される。カウンタＢＴＣＩは、制御装置ＣＣＩがレジスタＭＡＲＩおよびＭＴＣＩ内の識別子をロードする各単位時間毎にデクリメントされる（識別子の内容はＳＲＡＭにすでに読み込まれている）。転送サイクルが終了したためＢＴＣＩおよびＭＴＣＩが０になると（後者については後述）、ビットＣＯＣは対応するレジスタＣＲ３Ｉ（あるいはＣＲ３０）内で１になる。続いてビットＡＣＴが０になり、これが有効であるならばマイクロプロセッサに割り込み通知が送られる。

図９を参照する。

メモリ転送カウント用レジスタＭＴＣＩ（あるいはＭＴＣＯ）は、通常モードが選択されている時の転送長をバイト単位で示す１８ビツトのレジスタである。ＡＲＲＡＹ　ＣＨＡＩＮＴＮＧモードの間は、このレジスタは対応するチャネルの制御装置ＣＣＩによってメモリＳＲＡＭ内の識別子を与えられる。下位２桁のビット、すなわち０桁目と１桁目のビットは常に０である。このような場合、カウンタＭＴＣＩ　（ＭＴＣＯ）は３２ビツトのワードしかカウントしない。特に、０桁目と１桁目のビットが０であるため、１６ビツトでカウントを行うＭＴＣＩは４つのバイトを全部カウントするだけである。従って、実際には３２ビツトのワードを十分カウントすることができる。０桁目と１桁目の空ではない値は無視される。

通常モードでの最大転送長は２５６キロバイトー４である。

一方、ＡＲＲＡＹ　ＣＨＡＩＮＩＮＧモードの場合には２メガバイト（本実施例ではＶＲＡＭの最大サイズ）である。対応するチャネルが通常モードで使用されている時にＭＴＣＩ（あるいはＭＴ　ＣＯ）の内容が０である場合、Ｃ３ＲＩ　（あるいはＣ３ＲＯ）にカウントエラーが示され、割り込みは起こらない。

与えられた識別子についてＭＴＣＩの内容が０である場合にも、対応するレジスタＣ３ＲＩあるいはＣ３ＲＯにおいて同じようにカウントエラーが示される。これはＭＴＣＩに対応する識別子をロードした時である（ＭＴＣＩのプリアンプルが０に等しい場合にしか識別子をロードすることはできない）。転送動作の間、ＭＴＣの内容はワードを転送する毎に４ずっデクリメントされる（４バイトからなる各３２ビツトワード）。

図１０を参照する。

ベースアドレスレジスタＢＡＲＩ　（あるいはＢＡＲＯ）は、対応するチャネルの識別子テーブルの開始アドレスでプログラムされた２１ビツトのレジスタである。もちろん、このレジスタはＡＲＲＡＹ　ＣＨＡＩＮＩＮＧモードで使用される。これらのビットをＢＡＲ２〜ＢＡＲ２０と呼び、このうち最初の２桁すなわち０桁目と１桁目のビットは常に０である。ビットＢＡＲＯ〜ＢＡＲ６はアドレスカウントであり、ビットＢＡＲ７〜ＢＡＲ２０はメモリＳＲＡＭ全体をアドレスするためのものである。各識別子は２つの部分からなり、各々３２ビツト（４バイト）のワードで形成されている。第１の部分はバッファのカウントを含む。

すなわち、メモリＶＲＡＭあるいはＳＲＡＭから、またはこれらのメモリへ転送しようとしているバッファ内の３２ビツトのワードの長さを示す。第２の部分はこの同じメモリ内のどのバッファに対して書き込みあるいは読み出しを行うかに関するアドレスを含む。同一テーブル内で最大１６個までの識別子をアドレスすることができるが、このうち１５個は実際にチャネルによって使用されている（例えば識別子０は使用されていない）。チャネル制御装置ＣＣＴによってテーブル内の識別子のワードが読み込まれると、ビットＢＡＲｏおよびＢＡＲ，は後続のワードのポインタ用に４だけインクリメントされる。このワードは、同一識別子の第２のワード（アドレスバッファ）であってもよいし、あるいは後続の識別子の最初のワードであってもよい。

図１１を参照する。

メモリアドレスレジスタＭＡＲＩ（あるいはＭＡＲＯ）は、通常モードにおいてＶＲＡＭに書き込まれたり同メモリから読み出されたりするデータパケットの同メモリ内の開始アドレスによってプログラムされた２３ビツトのレジスタである。ＡＲＲＡＹ　ＣＨＡＩＮＩＮＧモードでは、このレジスタＭＡＲ＋（あるいはＭＡＲＯ）はチャネル制御装置ＣＣＩ（あるいはＣＣｏ）によってメモリＳＲＡＭ内の識別子を与えられる。上述したように、１つのワードを転送し終わる毎にレジスタの内容は４ずつインクリメントされる。チャネル制御装置ＣＣ■は、ビットＭＡＲ２２によってメモリＶＲＡＭとＳＲＡＭとを区別することができる。

この最上位ビットが０である場合には、メモリＶＲＡＭを考える。このビットが１である場合には、メモリＳＲＡＭを考える。

メモリＶＲＡＭは２キロバイトのページで構成され（上述のフランス特許を参照のこと）、メモリアドレスレジスタ（ＭＡＲｌ、ＭＡＲＯ）は２つの別々のカウンタに分かれている。一方はワードアドレスＰＡＲカウンタであり、コプロセッサＭＰＣとメモリＶＲＡＭのポート系との間でのワードの転送毎にインクリメントされる。もう一方はページアドレス用のＷＡＲカウンタであり、先行するワードのカウント値が空内容であった場合にページの転送終了毎にインクリメントされる。メモリＳＲＡＭへの転送用に、２つの先行するカウント値は完全に接続されて１９ビツトのカウント値を形成している。

以下、図１２を参照してｒＡＲＲＡＹ　ＣＨＡＩＮｒＮＧＪモードでの転送用に識別子テーブルをどのように構成するかについて説明する。このメモリＳＲＡＭに格納されたテーブルは、例えば０〜１５までの番号のついた１６個の識別子を有する。

このテーブルは、最初の識別子Ｏがある部分のアドレスである開始アドレスを有する。慣用的にこの最初の識別子は空である。識別子１は、転送すべき最初のデータパケットに対するカウント値と相対アドレスとを有し、識別子１５までの連続部分には転送すべき１５番目までのデータパケットに対するカウント値と相対アドレスとが含まれる。

各識別子は、これに対応する転送すべきデータパケットのカウント値と相対アドレスとをＶＲＡＭあるいはＳＲＡＭ内に有し、カウント値はＭＴＣＩ（あるいはＭＴ　ＣＯ）において送信され、アドレスはＭＡＲＩ（あるいはＭＡＲＯ）において送信される。

ｒＡＲＲＡＹ　ＣＨＡＩＮＩＮＧＪモードでは、バッファパケットが転送されると、チャネル制御装置ＣＣＩ（あるいはＣＣ０）は即座にメモリＳＲＡＭ内の識別子テーブルにおいて後続の識別子のアドレスを検索する。

偶数値の識別子を奇数値のものに続けて置かなければならないこと以外、メモリＳＲＡＭ内で決められたチャネルに対応する識別子テーブルを置く場所については特に制限はない。

転送を行おうとする場合、レジスタＢＡＲＩ（あるいはＢＡＲＯ）をＳＲＡＭの識別子テーブルにおける第１の識別子のアドレスでプログラムする。このレジスタは、後続の識別子のアドレスを得るために８ずつ増加する。要求ＤＭＡが多重転送制御装置に送られると、そのチャネル制御装置ＣＣＩは、バッファのカウントを示すレジスタＢＡＲＴ（あるいはＢＡＲＯ）によってポイントされた第１の識別子の第１のワードをＭＴＣＩにロードする。次に、そのＢＡＲＩ（あるいはＢＡＲＯ）の内容は４ずつインクリメントされ、識別子の第２のワードはｃｃＩによってメモリＳＲＡＭから読み出されてレジスタＭＡＲＩ（あるいはＭＡＲＯ）にロードされる。従って、これはメモリＶＲＡＭあるいはＳＲＡＭにおいて問題のバッファでの書き込まれる、あるいは読み出される場所のアドレスに関係している。

すなわち、ＢＡＲＩあるいはＢＡＲＯは後続の識別子をポイントするために４ずつインクリメントされ、レジスタＢＴＣ１（あるいはＢＴＣＯ）は１ずつインクリメントされる。次にＣＴＭＩによってバッファのカウントを検査し、このカウントが空きでなかった場合には列を検査する。空の場合には、レジスタＣ３ＲＩ　（あるいはＣ３ＲＯ）内のエラービットＥＲＲを１にする。これによってチャネルは未使用状態になる。ビットＣＯＣは１になり、これが有効であればマイクロプロセッサに割り込みが送られる。

ＣＢＣＢ補正書の写しく翻訳文）提出書（特許法第１８４条の８）平成６年６月１７日り

Claims

【特許請求の範囲】

１．少なくとも１つはマイクロプロセッサに接続されている複数のメモリ（ＶＲＡＭ，ＳＲＡＭ）と、バス（ＭＰＣ）の特定のインタフェースによってこの制御装置に接続されたコンピュータバス（ＰＳＢ）との間でマイクロプロセッサ（ＭＰＵ）によって統括され、データ入力用の第１のチャネルおよびデータ出力用の第２のチャネル上でデータ転送を実行するデータ多重転送制御装置（ＣＴＭＩ）であって、情報を格納しており第１および第２のチャネルの各々においてそれぞれの伝送の統括を可能にするようマイクロプロセッサによってプログラムされた複数のレジスタ（ＲＥＧＩ，ＲＥＧＯ）を備え、前記インタフェースに接続されると共にマイクロプロセッサのバスおよび各メモリにも接続された中央バス（ＢＣ，ＢＣ１）であって、該中央バスに接続されたチャネルは各レジスタを接続された前記中央バスと、それぞれ対応する第１および第２のチャネルに接続されると共に、同一チャネルに接続された各レジスタにも接続された第１および第２のチャネル制御装置と、第２のインタフェースに接続されると共に各チャネル制御装置に接続された調停装置とを備え、調停装置は、別々のメモリあるいはマイクロプロセッサに送られるデータのパスに対する各チャネルの割り当てを予め定められた優先順位に基づいてデータを調停し、チャネル制御装置は、チャネルに接続されたレジスタヘのマイクロプロセッサの書き込みアクセスと、前記メモリの各々へのダイレクトアクセスメモリ中のデータの転送とを各チャネルに指示することを特徴とするデータ多重転送制御装置。
２．入力チャネルと出力チャネルの２本のチャネルのうちのいずれか一方とメモリとに宛てられたデータパケットを時分割多重化するためのマルチプレクサ（ＭＵＬＴ）を備え、該マルチプレクサは、前記インタフェースに接続されると共に２つのチャネル制御装置の各々にも接続されていることを特徴とする請求項１に記載の転送制御装置。
３．転送制御装置に対して入出力される異なる信号の同期を取る同期装置（ＳＹＮ）であって、前記インタフェースに接続されると共に第１および第２のチャネル制御装置にも接続された同期装置を備えることを特徴とする請求項１または２に記載の転送制御装置。
４．コンピュータバスの特定のインタフェースに対するマイクロプロセッサによるアクセスを管理する管理装置（ＭＰＵＣＢ）であって、前記インタフェースに接続されると共に第２のインタフェースを介してマイクロプロセッサの内部バスにも接続されている管理装置を備えることを特徴とする請求項１、２および３のいずれか１項に記載の転送制御装置。
５．第１のチャネル制御装置は、スレーブ状態処理装置（ＣＣＩＳ）およびマスター状態処理装置（ＣＣＩＭ）を有し、スレーブ状態処理装置は対応するチャネルの全レジスタヘのマイクロプロセッサによる書き込みアクセスを管理し、このチャネルに接続された特定のレジスタ（ＣＳＲＩ）内でエラー指示管理を実行することを特徴とする請求項１に記載の転送制御装置。
６．第２のチャネル制御装置は、スレーブ状態処理装置（ＣＣＯＳ）およびマスター状態処理装置（ＣＣＯＭ）を有し、スレーブ状態処理装置は対応するチャネルの全レジスタヘのマイクロプロセッサ（ＭＰＵ）による書き込みアクセスを管理し、このチャネルに接続された特定のレジスタ（ＣＳＲＯ）内でエラー指示管理を実行することを特徴とする請求項１または５に記載の多重転送制御装置。
７．ｎ個のデータパケット列をメモリから他のデータパケット列に自動的に転送する識別子連鎖すなわち「ＡｒｒａｙＣｈａｉｎｉｎｇ」モードで機能し、ｎ個のデータパケットはそれぞれパケットデータの識別子に関連し、マイクロプロセッサに接続されると共にその内部バスを介してデータパケットにも接続されるメモリ内にこれらのパケットの各々に関連した識別子の群を登録したことを特徴とする請求項１、５および６のいずれか１項に記載の制御装置。
８．各識別子は２つの部分からなり、第１の部分は長さすなわち転送すべき各パケットデータを含むバイナリー情報の数を示すデータパケットのカウント値を有し、識別子の第２の部分は前記パケットデータを所望のメモリ内でアドレスする位置を示すアドレスを有することを特徴とする請求項７に記載の多重転送制御装置。
９．各チャネルについて接続されたレジスタは、どのように転送するか、すなわちＤＭＡタイプ通常転送モードであるか、あるいは自動「Ａｒｒａｙ　Ｃｈａｉｎｉｎｇ」モードであるかを示す、チャネル制御装置（ＣＣＩ，ＣＣＯ）に必要なパラメータを有するチャネル制御レジスタ（ＣＣＲＩ，ＣＣＲＯ）と、対応するチャネルの機能状態を示すチャネル状態レジスタ（ＣＳＲＩ，ＣＳＲＯ）と、転送制御装置が「Ａｒｒａｙ　Ｃｈａｉｎｉｎｇ」モードで機能している時に、対応するチャネル上の識別子の数を示す基本転送カウントレジスタ（ＢＴＣＩ，ＢＴＣＯ）と、ＤＭＡ転送の通常モードであろうと「Ａｒｒａｙ　Ｃｈａｉｎｉｎｇ」モードであろうと、データパケットの転送長を示すメモリ転送カウントレジスタ（ＭＴＣＩ，ＭＴＣＯ）と、「Ａｒｒａｙ　Ｃｈａｉｎｉｎｇ」モードを使用している時の各識別子のメモリＳＲＡＭ内での位置を示すベースアドレスレジスタ（ＢＡＲＩ，ＢＡＲＯ）と、決められたデータパケットを読み出しあるいは書き込みすべき場所のアドレスを備えるメモリアドレスレジスタ（ＭＡＲＩ，ＭＡＲＯ）とを有し、入力チャネル制御装置のマスター状態処理装置（ＣＣＩＭ）は、「Ａｒｒａｙ　Ｃｈａｌｎｉｎｇ」モードが使用されている時に、マイクロプロセッサに接続されたメモリに格納された識別子内の情報を検索する全動作を管理し、出力チャネルのマスター状態処理装置（ＣＣＯＭ）は、「Ａｒｒａｙ　Ｃｈａｉｎｉｎｇ」モードで機能している場合に、同メモリに格納された識別子内の情報を検索する動作を管理することを特徴とする請求項８に記載の多重転送制御装置。
１０．制御装置が物理的に接続された特定の接続網を介して互いに接続された周辺装置群制御装置（ＤＥＡ）をコンピュータバス（ＰＳＢ）に結合するための汎用結合装置（ＧＰＵＩ）であって、固有の開発システムを有する少なくとも１つのメモリ（ＳＲＡＭ）に接続されたマイクロプロセッサ（ＭＰＵ）と、接続網あるいはパスヘのフレームデータの転送を保証する周辺装置群制御装置（ＤＥＡ）との間の接続インタフェース（ＩＨＡ）と、第１のパス（Ｂ１）を介して前記インタフェース（ＩＨＡ）に接続されると共に前記コンピュータバスにも接続されたデュアルポート式の揮発性バッファメモリ（ＶＲＡＭ）とを備え、接続網インタフェース（ＩＨＡ）とデュアルポートメモリとの間、さらに該メモリ（ＶＲＡＭ）とコンピュータバス（ＰＳＢ）との間でのデータ転送は、マイクロプロセッサ（ＭＰＵ）によって統括される汎用結合装置であって、デュアルポートメモリとコンピュータバスとの間、さらにコンピュータバスとマイクロプロセッサに接続されたメモリとの間での情報の転送は、請求項１から９のいずれか１項に記載の多重転送制御装置による制御下で実行され、該多重転送制御装置はコンピュータバスの前記特定のインタフェースと揮発性のデュアルポートメモリ（ＶＲＡＭ）とに直列に配置され、多重転送制御装置の内部バスは第２のバス（Ｂ２）を介してデュアルポートメモリに接続されると共に、第３のバス（Ｂ３）を介して特定のインタフェースに接続されることを特徴とする汎用結合装置。