JPH065085A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH065085A JPH065085A JP15783192A JP15783192A JPH065085A JP H065085 A JPH065085 A JP H065085A JP 15783192 A JP15783192 A JP 15783192A JP 15783192 A JP15783192 A JP 15783192A JP H065085 A JPH065085 A JP H065085A
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- 235000010627 Phaseolus vulgaris Nutrition 0.000 abstract 1
- 244000046052 Phaseolus vulgaris Species 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 本発明は、ページの切り替り点でのランダム
リード動作を不要として読み出しの高速化を図ることを
目的とする。 【構成】 メモリ手段１からのデータ読み出し時に所定
単位のデータをランダムリード動作によりラッチしてデ
ータ出力線に読み出すとともに複数の所定単位のデータ
の連続読み出しに際し一方がラッチされた先の所定単位
のデータをデータ出力線に読み出している間に他方が次
の所定単位のデータをランダムリード動作によりラッチ
する複数のラッチ手段２Ａ，２Ｂを有することを特徴と
する。
リード動作を不要として読み出しの高速化を図ることを
目的とする。 【構成】 メモリ手段１からのデータ読み出し時に所定
単位のデータをランダムリード動作によりラッチしてデ
ータ出力線に読み出すとともに複数の所定単位のデータ
の連続読み出しに際し一方がラッチされた先の所定単位
のデータをデータ出力線に読み出している間に他方が次
の所定単位のデータをランダムリード動作によりラッチ
する複数のラッチ手段２Ａ，２Ｂを有することを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置、特にＮＡＮＤ型ＥＥＰＲＯＭに関する。
置、特にＮＡＮＤ型ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤセルのドレイン側は選択ゲートを介してビット線
に接続され、ソース側はやはり選択ゲートを介して、ソ
ース線（基準電位配線）に接続される。メモリセルの制
御ゲートは、行方向に連続的に接続されてワード線とな
る。通常同一ワード線につながるメモリセルの集合を１
ページと呼び、一組のドレイン側及びソース側の選択ゲ
ートに挟まれたページの集合を１ＮＡＮＤブロック又は
単に１ブロックと呼ぶ。通常１ブロックは独立に消去可
能な最小単位となる。
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤセルのドレイン側は選択ゲートを介してビット線
に接続され、ソース側はやはり選択ゲートを介して、ソ
ース線（基準電位配線）に接続される。メモリセルの制
御ゲートは、行方向に連続的に接続されてワード線とな
る。通常同一ワード線につながるメモリセルの集合を１
ページと呼び、一組のドレイン側及びソース側の選択ゲ
ートに挟まれたページの集合を１ＮＡＮＤブロック又は
単に１ブロックと呼ぶ。通常１ブロックは独立に消去可
能な最小単位となる。
【０００３】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶＳＳとし、ｐ
型ウェル及びｎ型基板に高電圧ＶＰＰ（例えば２０Ｖ）
を印加する。これにより、全てのメモリセルにおいて浮
遊ゲートから基板に電子が放出され、しきい値は負の方
向にシフトする。通常この状態を”１”状態と定義す
る。またチップ消去は全ＮＡＮＤブロックを選択状態に
することによりなされる。
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶＳＳとし、ｐ
型ウェル及びｎ型基板に高電圧ＶＰＰ（例えば２０Ｖ）
を印加する。これにより、全てのメモリセルにおいて浮
遊ゲートから基板に電子が放出され、しきい値は負の方
向にシフトする。通常この状態を”１”状態と定義す
る。またチップ消去は全ＮＡＮＤブロックを選択状態に
することによりなされる。
【０００４】データの書き込み動作は、ビット線から最
も離れた位置のメモリセルから順に行われる。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧ＶＰＰ
（例えば２０Ｖ）を印加し、他の非選択ゲートには中間
電位ＶＭ（例えば１０Ｖ）を与える。またビット線には
データに応じて、ＶＳＳ又はＶＭを与える。ビット線に
ＶＳＳが与えられたとき（”０”書き込み）、その電位
は選択メモリセルに伝達され、浮遊ゲートに電子注入が
生ずる。これによりその選択メモリセルのしきい値は正
方向にシフトする。通常この状態を”０”状態と定義す
る。ビット線にＶＭが与えられた（”１”書き込み）メ
モリセルには電子注入は起らず、従ってしきい値は変化
せず負に留まる。データの読み出し動作はＮＡＮＤブロ
ック内の選択されたメモリセルの制御ゲートをＶＳＳと
して、それ以外の制御ゲート及び選択ゲートをＶＣＣと
し選択メモリセルで電流が流れるか否かを検出すること
により行われる。ＮＡＮＤ型ＥＥＰＲＯＭではメモリセ
ルを直列に接続しているためにセル電流が小さく、ビッ
ト線の放電には数μｓの時間を要する。よってランダム
リードには約１０μｓかかる。データは１ページ分、セ
ンスアンプ兼データラッチ回路にラッチされる。ページ
リードは、このラッチデータを読み出すだけであるから
約１００ｎｓで読める。例えばページ長が２５６バイト
のもので、１ページのデータを読み出すには、ランダム
リード１回とページリード２５５回で（１０＋０．１×
２５５）μｓで約３５μｓの時間を要する。よって複数
のページのデータを読み出す場合には、ページの切り替
え部で１０μｓのランダムリード動作を必要とする。
も離れた位置のメモリセルから順に行われる。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧ＶＰＰ
（例えば２０Ｖ）を印加し、他の非選択ゲートには中間
電位ＶＭ（例えば１０Ｖ）を与える。またビット線には
データに応じて、ＶＳＳ又はＶＭを与える。ビット線に
ＶＳＳが与えられたとき（”０”書き込み）、その電位
は選択メモリセルに伝達され、浮遊ゲートに電子注入が
生ずる。これによりその選択メモリセルのしきい値は正
方向にシフトする。通常この状態を”０”状態と定義す
る。ビット線にＶＭが与えられた（”１”書き込み）メ
モリセルには電子注入は起らず、従ってしきい値は変化
せず負に留まる。データの読み出し動作はＮＡＮＤブロ
ック内の選択されたメモリセルの制御ゲートをＶＳＳと
して、それ以外の制御ゲート及び選択ゲートをＶＣＣと
し選択メモリセルで電流が流れるか否かを検出すること
により行われる。ＮＡＮＤ型ＥＥＰＲＯＭではメモリセ
ルを直列に接続しているためにセル電流が小さく、ビッ
ト線の放電には数μｓの時間を要する。よってランダム
リードには約１０μｓかかる。データは１ページ分、セ
ンスアンプ兼データラッチ回路にラッチされる。ページ
リードは、このラッチデータを読み出すだけであるから
約１００ｎｓで読める。例えばページ長が２５６バイト
のもので、１ページのデータを読み出すには、ランダム
リード１回とページリード２５５回で（１０＋０．１×
２５５）μｓで約３５μｓの時間を要する。よって複数
のページのデータを読み出す場合には、ページの切り替
え部で１０μｓのランダムリード動作を必要とする。
【０００５】
【発明が解決しようとする課題】上述のように従来のＮ
ＡＮＤ型ＥＥＰＲＯＭにおいては、複数のページにわた
るデータを読み出す際に、ページの切り替わり部分で１
０μｓのランダムリード動作を必要とするため、読み出
しに時間がかかるという問題があった。
ＡＮＤ型ＥＥＰＲＯＭにおいては、複数のページにわた
るデータを読み出す際に、ページの切り替わり部分で１
０μｓのランダムリード動作を必要とするため、読み出
しに時間がかかるという問題があった。
【０００６】本発明は以上のような問題に鑑みなされた
もので、その目的とするところは、ページの切り替わり
点でのランダムリード動作が不要で読み出しの高速化を
図ることができる不揮発性半導体記憶装置を提供するこ
とにある。
もので、その目的とするところは、ページの切り替わり
点でのランダムリード動作が不要で読み出しの高速化を
図ることができる不揮発性半導体記憶装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するために、所定単位に分割されたデータ書き込み領域
を備えたメモリ手段と、該メモリ手段からのデータ読み
出し時に所定単位のデータをランダムリード動作により
ラッチしてデータ出力線に読み出すとともに複数の所定
単位のデータの連続読み出しに際し一方がラッチされた
先の所定単位のデータをデータ出力線に読み出している
間に他方が次の所定単位のデータをランダムリード動作
によりラッチする複数のラッチ手段とを有することを要
旨とする。
するために、所定単位に分割されたデータ書き込み領域
を備えたメモリ手段と、該メモリ手段からのデータ読み
出し時に所定単位のデータをランダムリード動作により
ラッチしてデータ出力線に読み出すとともに複数の所定
単位のデータの連続読み出しに際し一方がラッチされた
先の所定単位のデータをデータ出力線に読み出している
間に他方が次の所定単位のデータをランダムリード動作
によりラッチする複数のラッチ手段とを有することを要
旨とする。
【０００８】
【作用】上記構成において、複数の所定単位、例えば複
数ページ分のデータの連続読み出しに際し、ページの切
り替りでのランダムリード動作が不要となる。これによ
り、最初のランダムリード動作を除けば、見かけ上ペー
ジリードのサイクルで複数ページのデータを読み出すこ
とが可能となり、高速読み出しが実現される。
数ページ分のデータの連続読み出しに際し、ページの切
り替りでのランダムリード動作が不要となる。これによ
り、最初のランダムリード動作を除けば、見かけ上ペー
ジリードのサイクルで複数ページのデータを読み出すこ
とが可能となり、高速読み出しが実現される。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１０】図１は、本実施例に係るＮＡＮＤ型ＥＥＰ
ＲＯＭを用いた不揮発性半導体記憶装置の構成を示すブ
ロック図である。同図中、１はメモリ手段としてのメモ
リセルアレイであり、所定単位のデータ書き込み領域で
あるページの集合からなるブロックに分割され、このブ
ロックを最小消去単位として構成されている。このメモ
リセルアレイ１に対し、データ書き込み、読み出しを行
うためのラッチ手段としてのセンスアンプ兼ラッチ回路
２が設けられている。このセンスアンプ兼ラッチ回路２
は、２Ａ，２Ｂに２分割されている。本実施例では、１
ページを２５６ビットとしたとき、センスアンプ兼ラッ
チ回路２は１２８ビットずつに分割されているとする。
センスアンプ兼ラッチ回路２はデータ入出力バッファ６
につながり、アドレスバッファ４からのアドレス信号を
うけるカラムデコーダ３の出力を入力として受けるよう
になっている。またメモリセルアレイ１に対して、制御
ゲート及び選択ゲートを制御するためにロウデコーダ５
が設けられ、メモリセルアレイ１が形成されるｐ型基板
（またはｐ型ウェル）の電位を制御するための基板電位
制御回路７が設けられている。
ＲＯＭを用いた不揮発性半導体記憶装置の構成を示すブ
ロック図である。同図中、１はメモリ手段としてのメモ
リセルアレイであり、所定単位のデータ書き込み領域で
あるページの集合からなるブロックに分割され、このブ
ロックを最小消去単位として構成されている。このメモ
リセルアレイ１に対し、データ書き込み、読み出しを行
うためのラッチ手段としてのセンスアンプ兼ラッチ回路
２が設けられている。このセンスアンプ兼ラッチ回路２
は、２Ａ，２Ｂに２分割されている。本実施例では、１
ページを２５６ビットとしたとき、センスアンプ兼ラッ
チ回路２は１２８ビットずつに分割されているとする。
センスアンプ兼ラッチ回路２はデータ入出力バッファ６
につながり、アドレスバッファ４からのアドレス信号を
うけるカラムデコーダ３の出力を入力として受けるよう
になっている。またメモリセルアレイ１に対して、制御
ゲート及び選択ゲートを制御するためにロウデコーダ５
が設けられ、メモリセルアレイ１が形成されるｐ型基板
（またはｐ型ウェル）の電位を制御するための基板電位
制御回路７が設けられている。
【００１１】図２は、センスアンプ兼ラッチ回路２Ａと
メモリセルアレイ１との接続を示している。Ｃ2 ＭＯＳ
フリップフロップからなるセンスアンプ兼データラッチ
回路ＦＦＡがあり、その第１の出力がΦＦＡにより制御
されるＥタイプｎチャネルＭＯＳトランジスタＱｎ７を
介して、ビット線ＢＬｉに接続されている。またビット
線をプリチャージするＥタイプｐチャネルＭＯＳトラン
ジスタＱｐ５とビット線を放電するＥタイプｎチャネル
ＭＯＳトランジスタＱｎ１０が接続されている。ＦＦＡ
の２個の出力ノードはカラム選択信号ＣＳＬｉにより制
御されるＥタイプｎチャネルＭＯＳトランジスタＱｎ
１，Ｑｎ２を介してデータ入出力線Ｉ／Ｏ’，Ｉ／Ｏに
接続されている。Ｉ／Ｏ’，Ｉ／Ｏは各センスアンプ兼
ラッチ回路に共通に接続され、Ｉ／Ｏセンスアンプに入
力されている。センスアンプ兼ラッチ回路２Ａとセンス
アンプ兼ラッチ回路２Ｂではその回路構成は同じであ
る。ＦＦの活性化信号ΦＳＰ，ΦＳＮ，ΦＲＰ，ΦＲＮ
及びΦＦの活性化のタイミングが異なる。
メモリセルアレイ１との接続を示している。Ｃ2 ＭＯＳ
フリップフロップからなるセンスアンプ兼データラッチ
回路ＦＦＡがあり、その第１の出力がΦＦＡにより制御
されるＥタイプｎチャネルＭＯＳトランジスタＱｎ７を
介して、ビット線ＢＬｉに接続されている。またビット
線をプリチャージするＥタイプｐチャネルＭＯＳトラン
ジスタＱｐ５とビット線を放電するＥタイプｎチャネル
ＭＯＳトランジスタＱｎ１０が接続されている。ＦＦＡ
の２個の出力ノードはカラム選択信号ＣＳＬｉにより制
御されるＥタイプｎチャネルＭＯＳトランジスタＱｎ
１，Ｑｎ２を介してデータ入出力線Ｉ／Ｏ’，Ｉ／Ｏに
接続されている。Ｉ／Ｏ’，Ｉ／Ｏは各センスアンプ兼
ラッチ回路に共通に接続され、Ｉ／Ｏセンスアンプに入
力されている。センスアンプ兼ラッチ回路２Ａとセンス
アンプ兼ラッチ回路２Ｂではその回路構成は同じであ
る。ＦＦの活性化信号ΦＳＰ，ΦＳＮ，ΦＲＰ，ΦＲＮ
及びΦＦの活性化のタイミングが異なる。
【００１２】ここで２ページに書き込まれたデータを読
み出す場合を例にとり、図４のタイミングチャートを用
いて、本実施例の読み出し動作を説明する。
み出す場合を例にとり、図４のタイミングチャートを用
いて、本実施例の読み出し動作を説明する。
【００１３】まず１ページ目はセンスアンプ兼ラッチ回
路２Ａ，２Ｂとも同時に動作する。ΦＦＡ，ΦＦＢを”
Ｈ”とし、ΦＳＰＡ，ΦＳＰＢを”Ｈ”、ΦＳＮＡ，Φ
ＳＮＢを”Ｌ”、ΦＲＰＡ，ΦＲＰＢを”Ｈ”、ΦＲＮ
Ａ，ΦＲＮＢを”Ｌ”としてＣ2 ＭＯＳフリップフロッ
プＦＦＡ，ＦＦＢを非活性としたのち、ΦＰ’を”Ｌ”
としてビット線をＶＣＣにプリチャージする。次に選択
された制御ゲートをＶＳＳに非選択の制御ゲートをＶＣ
Ｃに、選択された選択ゲートをＶＣＣにする。ここで、
選択されたメモリセルが消去されており、負のしきい値
を持っていれば、セル電流が流れビット線はＶＳＳに放
電される。またメモリセルが正のしきい値を持っていれ
ばセル電流は流れずビット線はＶＣＣレベルを維持す
る。次いで、ΦＳＰＡ，ΦＳＰＢを”Ｌ”、ΦＳＮＡ，
ΦＳＮＢを”Ｈ”としてビット線電位を検知し、ΦＲＰ
Ａ，ΦＲＰＢを”Ｌ”、ΦＲＮＡ，ΦＲＮＢを”Ｈ”と
することによってデータをラッチする。そのあと、ΦＦ
Ａ，ΦＦＢを”Ｌ”とする。
路２Ａ，２Ｂとも同時に動作する。ΦＦＡ，ΦＦＢを”
Ｈ”とし、ΦＳＰＡ，ΦＳＰＢを”Ｈ”、ΦＳＮＡ，Φ
ＳＮＢを”Ｌ”、ΦＲＰＡ，ΦＲＰＢを”Ｈ”、ΦＲＮ
Ａ，ΦＲＮＢを”Ｌ”としてＣ2 ＭＯＳフリップフロッ
プＦＦＡ，ＦＦＢを非活性としたのち、ΦＰ’を”Ｌ”
としてビット線をＶＣＣにプリチャージする。次に選択
された制御ゲートをＶＳＳに非選択の制御ゲートをＶＣ
Ｃに、選択された選択ゲートをＶＣＣにする。ここで、
選択されたメモリセルが消去されており、負のしきい値
を持っていれば、セル電流が流れビット線はＶＳＳに放
電される。またメモリセルが正のしきい値を持っていれ
ばセル電流は流れずビット線はＶＣＣレベルを維持す
る。次いで、ΦＳＰＡ，ΦＳＰＢを”Ｌ”、ΦＳＮＡ，
ΦＳＮＢを”Ｈ”としてビット線電位を検知し、ΦＲＰ
Ａ，ΦＲＰＢを”Ｌ”、ΦＲＮＡ，ΦＲＮＢを”Ｈ”と
することによってデータをラッチする。そのあと、ΦＦ
Ａ，ΦＦＢを”Ｌ”とする。
【００１４】次に、カラムゲートＣＳＬｉが開き、セン
スアンプ兼ラッチ回路２Ａの最下位アドレスから１ペー
ジ目のページ読み出しを行う。１２８アドレス分（カラ
ムアドレス０〜１２７）読み出したところで、センスア
ンプ兼ラッチ回路２Ａ側のメモリセルに対し、２ページ
目のロウアドレスに対するランダムリード動作を行う。
これはアドレスが１２８であることを検知して行われ
る。ΦＦＡを”Ｈ”とし、ΦＳＰＡを”Ｈ”、ΦＳＮＡ
を”Ｌ”、ΦＲＰＡを”Ｈ”、ΦＲＮＡを”Ｌ”、ΦＲ
ＰＡを”Ｈ”、ΦＲＮＡを”Ｌ”としてＣ2 ＭＯＳフリ
ップフロップＦＦＡを非活性としたのち、ΦＰ’を”
Ｌ”としてビット線をＶＣＣにプリチャージする。次に
選択された制御ゲートをＶＳＳに、非選択の制御ゲート
をＶＣＣに、選択された選択ゲートをＶＣＣにする。次
にΦＳＰＡを”Ｌ”、ΦＳＮＡを”Ｈ”としてビット線
電位を検知し、ΦＲＰＡを”Ｌ”、ΦＲＮＡを”Ｈ”と
することによってデータをラッチする。そのあとΦＦＡ
を”Ｌ”とする。１ページ目のページ読み出しが２５６
アドレス分進んだところでは既に次の２ページ目の１２
８カラムアドレス分はセンスアンプ兼ラッチ回路２Ａに
データがラッチされているので、ランダムリード動作を
する必要はない。ここで、センスアンプ兼ラッチ回路２
Ａから２ページ目のカラムアドレス０〜１２７までをペ
ージリードしている間に、センスアンプ兼ラッチ回路２
Ｂ側のメモリセルに対し、２ページ目の残りのアドレス
に対するランダムリード動作を行う。ΦＦＢを”Ｈ”と
し、ΦＳＰＢを”Ｌ”、ΦＲＰＢを”Ｈ”、ΦＲＮＢ
を”Ｌ”としてＣ2 ＭＯＳフリップフロップＦＦＢを非
活性としたのち、ΦＰ’を”Ｌ”としてビット線をＶＣ
Ｃにプリチャージする。次に選択された制御ゲートをＶ
ＳＳに、非選択の制御ゲートをＶＣＣに、選択された選
択ゲートをＶＣＣにする。次にΦＳＰＢを”Ｌ”、ΦＳ
ＮＢを”Ｈ”としてビット線電位を検知し、ΦＲＰＢ
を”Ｌ”、ΦＲＮＢを”Ｈ”とすることによってデータ
をラッチする。そのあとΦＦＢを”Ｌ”とする。
スアンプ兼ラッチ回路２Ａの最下位アドレスから１ペー
ジ目のページ読み出しを行う。１２８アドレス分（カラ
ムアドレス０〜１２７）読み出したところで、センスア
ンプ兼ラッチ回路２Ａ側のメモリセルに対し、２ページ
目のロウアドレスに対するランダムリード動作を行う。
これはアドレスが１２８であることを検知して行われ
る。ΦＦＡを”Ｈ”とし、ΦＳＰＡを”Ｈ”、ΦＳＮＡ
を”Ｌ”、ΦＲＰＡを”Ｈ”、ΦＲＮＡを”Ｌ”、ΦＲ
ＰＡを”Ｈ”、ΦＲＮＡを”Ｌ”としてＣ2 ＭＯＳフリ
ップフロップＦＦＡを非活性としたのち、ΦＰ’を”
Ｌ”としてビット線をＶＣＣにプリチャージする。次に
選択された制御ゲートをＶＳＳに、非選択の制御ゲート
をＶＣＣに、選択された選択ゲートをＶＣＣにする。次
にΦＳＰＡを”Ｌ”、ΦＳＮＡを”Ｈ”としてビット線
電位を検知し、ΦＲＰＡを”Ｌ”、ΦＲＮＡを”Ｈ”と
することによってデータをラッチする。そのあとΦＦＡ
を”Ｌ”とする。１ページ目のページ読み出しが２５６
アドレス分進んだところでは既に次の２ページ目の１２
８カラムアドレス分はセンスアンプ兼ラッチ回路２Ａに
データがラッチされているので、ランダムリード動作を
する必要はない。ここで、センスアンプ兼ラッチ回路２
Ａから２ページ目のカラムアドレス０〜１２７までをペ
ージリードしている間に、センスアンプ兼ラッチ回路２
Ｂ側のメモリセルに対し、２ページ目の残りのアドレス
に対するランダムリード動作を行う。ΦＦＢを”Ｈ”と
し、ΦＳＰＢを”Ｌ”、ΦＲＰＢを”Ｈ”、ΦＲＮＢ
を”Ｌ”としてＣ2 ＭＯＳフリップフロップＦＦＢを非
活性としたのち、ΦＰ’を”Ｌ”としてビット線をＶＣ
Ｃにプリチャージする。次に選択された制御ゲートをＶ
ＳＳに、非選択の制御ゲートをＶＣＣに、選択された選
択ゲートをＶＣＣにする。次にΦＳＰＢを”Ｌ”、ΦＳ
ＮＢを”Ｈ”としてビット線電位を検知し、ΦＲＰＢ
を”Ｌ”、ΦＲＮＢを”Ｈ”とすることによってデータ
をラッチする。そのあとΦＦＢを”Ｌ”とする。
【００１５】以上のように、１ページを１２８ビットず
つに分割したメモリセルの一方をページ読み出ししてい
る間に、他方のランダムリード動作を行うことによっ
て、ページの切り替り点でもランダムリード動作を挟む
ことなくページリードのタイミングを保ったまま複数の
ページにわたるデータの読み出しが可能となる。
つに分割したメモリセルの一方をページ読み出ししてい
る間に、他方のランダムリード動作を行うことによっ
て、ページの切り替り点でもランダムリード動作を挟む
ことなくページリードのタイミングを保ったまま複数の
ページにわたるデータの読み出しが可能となる。
【００１６】本発明は上記実施例に限られない。上記実
施例では、各ページ、即ちメモリセルアレイを２分割し
たが、例えば４分割にしてもかまわないし、任意の数に
分割してよい。また４分割したうちの２個のみが交互に
読み出しを行なうようにしてもよく、分割したもの全て
が順に動作する必要もない。またこれらの分割はメモリ
セルアレイ上の物理的に連続のものを１つの分割単位と
しなくてもよい。例えば１バイトが８ビット線からなる
場合に、ビット線８本ごとに、第１の分割単位に属する
もの、第２の分割単位に属するものと交互に分割を行な
ってもよい。また図４のタイミングチャートは一例を示
したにすぎない。例えば、図４ではカラムアドレスが１
２８になったら、次にランダムリードを始めているが、
このランダムリードの開始のタイミングは大きな任意性
を有する。アドレスの１２８の入力を検知してもよい
し、アドレス１２７の読み出し終了を検知してもよい
し、アドレス１２８以降の任意のアドレスを検知しても
よい。チップ内部にアドレスを自動発生する手段をもっ
て、タイミングを決定してもよい。またカラムアドレス
は最下位から順に読む必要もない。またビット線のプリ
チャージ信号は共通になっているが、別々にしてもよ
い。その他本発明の主旨を逸脱しない範囲で種々変形し
て利用することができる。
施例では、各ページ、即ちメモリセルアレイを２分割し
たが、例えば４分割にしてもかまわないし、任意の数に
分割してよい。また４分割したうちの２個のみが交互に
読み出しを行なうようにしてもよく、分割したもの全て
が順に動作する必要もない。またこれらの分割はメモリ
セルアレイ上の物理的に連続のものを１つの分割単位と
しなくてもよい。例えば１バイトが８ビット線からなる
場合に、ビット線８本ごとに、第１の分割単位に属する
もの、第２の分割単位に属するものと交互に分割を行な
ってもよい。また図４のタイミングチャートは一例を示
したにすぎない。例えば、図４ではカラムアドレスが１
２８になったら、次にランダムリードを始めているが、
このランダムリードの開始のタイミングは大きな任意性
を有する。アドレスの１２８の入力を検知してもよい
し、アドレス１２７の読み出し終了を検知してもよい
し、アドレス１２８以降の任意のアドレスを検知しても
よい。チップ内部にアドレスを自動発生する手段をもっ
て、タイミングを決定してもよい。またカラムアドレス
は最下位から順に読む必要もない。またビット線のプリ
チャージ信号は共通になっているが、別々にしてもよ
い。その他本発明の主旨を逸脱しない範囲で種々変形し
て利用することができる。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
複数の所定単位のデータの連続読み出しに際し、一方が
ラッチされた先の所定単位のデータをデータ出力線に読
み出している間に他方が次の所定単位のデータをランダ
ムリード動作によりラッチする複数のラッチ手段を具備
させたため、複数の所定単位、例えば複数のページ分の
データの連続読み出しに際し、ページの切り替りでのラ
ンダムリード動作が不要となり、見かけ上ページリード
のサイクルで複数ページのデータを読み出すことが可能
となって読み出しの高速化を図ることができる。
複数の所定単位のデータの連続読み出しに際し、一方が
ラッチされた先の所定単位のデータをデータ出力線に読
み出している間に他方が次の所定単位のデータをランダ
ムリード動作によりラッチする複数のラッチ手段を具備
させたため、複数の所定単位、例えば複数のページ分の
データの連続読み出しに際し、ページの切り替りでのラ
ンダムリード動作が不要となり、見かけ上ページリード
のサイクルで複数ページのデータを読み出すことが可能
となって読み出しの高速化を図ることができる。
【図１】本発明に係る不揮発性半導体記憶装置の実施例
を示すブロック図である。
を示すブロック図である。
【図２】本実施例における一方のセンスアンプ兼ラッチ
回路の回路図である。
回路の回路図である。
【図３】本実施例における他方のセンスアンプ兼ラッチ
回路の回路図である。
回路の回路図である。
【図４】本実施例のデータ読み出し動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
１ メモリセルアレイ（メモリ手段） ２Ａ，２Ｂ センスアンプ兼ラッチ回路（ラッチ手段） ６ データ入出力バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 岡本 豊 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内
Claims (1)
- 【請求項１】 所定単位に分割されたデータ書き込み領
域を備えたメモリ手段と、該メモリ手段からのデータ読
み出し時に所定単位のデータをランダムリード動作によ
りラッチしてデータ出力線に読み出すとともに複数の所
定単位のデータの連続読み出しに際し一方がラッチされ
た先の所定単位のデータをデータ出力線に読み出してい
る間に他方が次の所定単位のデータをランダムリード動
作によりラッチする複数のラッチ手段とを有することを
特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15783192A JPH065085A (ja) | 1992-06-17 | 1992-06-17 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15783192A JPH065085A (ja) | 1992-06-17 | 1992-06-17 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065085A true JPH065085A (ja) | 1994-01-14 |
Family
ID=15658287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15783192A Pending JPH065085A (ja) | 1992-06-17 | 1992-06-17 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065085A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263012B2 (en) | 2003-02-25 | 2007-08-28 | Rohm Co., Ltd. | Semiconductor storage device |
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-
1992
- 1992-06-17 JP JP15783192A patent/JPH065085A/ja active Pending
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