JPH0646097Y2 - Transistor output circuit - Google Patents
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- JPH0646097Y2 JPH0646097Y2 JP1987145717U JP14571787U JPH0646097Y2 JP H0646097 Y2 JPH0646097 Y2 JP H0646097Y2 JP 1987145717 U JP1987145717 U JP 1987145717U JP 14571787 U JP14571787 U JP 14571787U JP H0646097 Y2 JPH0646097 Y2 JP H0646097Y2
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Description
【考案の詳細な説明】 ［考案の目的］ （産業上の利用分野） この考案は、例えば音響機器用集積回路のプッシュプル
増幅回路として有効なトランジスタ出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a transistor output circuit effective as a push-pull amplifier circuit of an integrated circuit for audio equipment, for example.
（従来の技術） 第３図は、従来のトランジスタ出力回路であり、入力信
号sinは、入力端子11に供給され、トランジスタQ16のベ
ース・コレクタ、トランジスタQ19のベース・コレク
タ、トランジスタQ14のベース・エミッタへと導出され
る。トランジスタQ14のエミッタ出力は、出力端子12に
導出される。(Prior Art) FIG. 3 shows a conventional transistor output circuit, in which an input signal sin is supplied to an input terminal 11, a base / collector of a transistor Q16, a base / collector of a transistor Q19, and a base / emitter of a transistor Q14. Is derived to. The emitter output of the transistor Q14 is led to the output terminal 12.
トランジスタQ16,Q15は差動対を成し、共通エミッタは
電源ラインに接続される。トランジスタQ15のベースに
はバイアス電圧V1が印加され、コレクタは、カレントミ
ラー回路を形成するトランジスタQ17のコレクタ及びト
ランジスタQ17,Q18のベースに接続される。トランジス
タQ17,Q18のエミッタは接地ライン（GND）に接続され、
トランジスタQ18のコレクタは、トランジスタQ16のコレ
クタ及びトランジスタQ19のベースに接続される。The transistors Q16 and Q15 form a differential pair, and the common emitter is connected to the power supply line. A bias voltage V1 is applied to the base of the transistor Q15, and the collector is connected to the collector of the transistor Q17 and the bases of the transistors Q17 and Q18 forming a current mirror circuit. The emitters of transistors Q17 and Q18 are connected to the ground line (GND),
The collector of the transistor Q18 is connected to the collector of the transistor Q16 and the base of the transistor Q19.
トランジスタQ19のエミッタは、接地ライン（GND）に接
続され、コレクタは、トランジスタQ14のベースに接続
されるとともに、ダイオード接続のトランジスタQ12,Q1
1を逆方向に介して、トランジスタQ13のベース及びトラ
ンジスタQ20のコレクタに接続されている。トランジス
タQ20のベースにはバイアス電圧V2が印加され、エミッ
タは電源ラインに接続される。トランジスタQ13のコレ
クタは電源ラインに接続され、エミッタはトランジスタ
Q14のエミッタに接続されるとともに、負帰還用抵抗RNF
を介してトランジスタQ16のベースに接続される。The emitter of the transistor Q19 is connected to the ground line (GND), the collector is connected to the base of the transistor Q14, and the diode-connected transistors Q12 and Q1.
1 is connected in the reverse direction to the base of the transistor Q13 and the collector of the transistor Q20. A bias voltage V2 is applied to the base of the transistor Q20, and the emitter is connected to the power supply line. The collector of transistor Q13 is connected to the power supply line, and the emitter is transistor
It is connected to the emitter of Q14 and also has a negative feedback resistor RNF.
Is connected to the base of the transistor Q16 via.
トランジスタQ14のコレクタは、トランジスタQA1のベー
スに接続される。トランジスタQA1は、出力端子12に直
流電位を設定するもので、エミッタは接地ライン（GN
D）へ、コレクタは出力端子12に接続される。The collector of the transistor Q14 is connected to the base of the transistor QA1. The transistor QA1 sets a DC potential at the output terminal 12, and its emitter is a ground line (GN
To D), the collector is connected to the output terminal 12.
上記の出力回路は、入力端子11の信号をトランジスタQ1
6,Q19,Q14を介して出力端子12に導出するのであるが、
無信号入力時のアイドリング電流が、集積回路の素子の
ばらつきに影響を受けやすいという問題がある。In the above output circuit, the signal at the input terminal 11 is transferred to the transistor Q1.
It is led to the output terminal 12 via 6, Q19, Q14.
There is a problem that the idling current at the time of no signal input is easily affected by the variations in the elements of the integrated circuit.
（発明が解決しようとする問題点） まず、集積回路の内部でダイオードを形成する場合、ト
ランジスタのベース・コレクタを短絡して形成する。出
力端子12の電圧平衡式を求めると、 VBE（Q11）＋VBE（Q12）＝VBE（Q13）＋VBE（Q14） …
（１） ＶBEは、（）内のトランジスタのベース・エミッタ間電
圧となる。(Problems to be Solved by the Invention) First, when forming a diode inside an integrated circuit, the base and collector of a transistor are short-circuited. Obtaining the voltage balance formula for the output terminal 12, V BE (Q11) + V BE (Q12) = V BE (Q13) + V BE (Q14) ...
(1) V BE is the base-emitter voltage of the transistor in ().
（１）式を展開すると、 ICは（）内トランジスタのコレクタ電流 VTは熱起電力 ISは逆方向飽和電流 集積回路内部でトランジスタのペア性をとりIS（Q12）
＝IS（Q14），IS（Q13）＝IS（Q11）とすると、 （４）式は、 となる。Expanding equation (1), I C is the collector current of the transistor in () V T is the thermoelectromotive force I S is the reverse saturation current Takes transistor pairing inside the integrated circuit I S (Q12)
= I S (Q14), I S (Q13) = I S (Q11) Becomes
ここで、 IC（Q14）＝IC（Q13）−IC（QA1） …（６） なる関係があるので、（５）式を書き直すと、 が成立する。ここで、（７）式に着目した場合、トラン
ジスタQA1は、独立であり、ペア性を得る素子が存在し
ない。このため、トランジスタQA1の独立要素のため
に、上記回路のアイドリング電流は、この素子によって
非常にばらつきやすいという問題がある。Here, since there is a relation of I C (Q14) = I C (Q13) −I C (QA1) (6), rewriting the formula (5), Is established. Here, when focusing on the expression (7), the transistor QA1 is independent, and there is no element that obtains pairing. Therefore, there is a problem that the idling current of the above circuit is very likely to vary depending on this element because of the independent element of the transistor QA1.
そこで、この考案は、集積回路化した素子のばらつきに
より、アイドリング電流が影響を受けないようなトラン
ジスタ出力回路を提供することを目的とする。Therefore, an object of the present invention is to provide a transistor output circuit in which the idling current is not affected by the variation in the integrated circuit elements.
［考案の構成］ （問題点を解決するための手段） 第１の電流源と、前記第１の電流源の電流を伝送する第
２の電流源と、前記第２の電流源の出力電流がベースに
供給されるとともに、該第２の電流源と同一の導電型で
プッシュプル構成した第１および第２の出力トランジス
タと、前記第１および第２の出力トランジスタのベース
・エミッタ間にそれぞれ接続した第１および第２の抵抗
と、無信号時に前記第１および第２の出力トランジスタ
の出力電流を前記第１の電流源の電流によって決定する
手段とを備えるものである。[Configuration of the Invention] (Means for Solving the Problems) A first current source, a second current source that transmits the current of the first current source, and an output current of the second current source are The first and second output transistors, which are supplied to the base and have the same conductivity type as the second current source and are configured to be push-pull, are connected to the base and the emitter of the first and second output transistors, respectively. And a means for determining the output currents of the first and second output transistors by the current of the first current source when there is no signal.
（作用） 上記の手段により、出力トランジスタのベース・エミッ
タ間に接続された第１および第２の抵抗により、出力ト
ランジスタの動作領域が設定され、しかも、前記抵抗に
対しては、出力トランジスタ周辺の回路と同様な構成、
特に出力トランジスタと同一の導電型のトランジスタで
構成される第２の電流源からの出力電流が流し込まれ
る。そして、第２の電流源は、定電流源（第１の電流
源）のみに依存性を有する。従って、この依存性は、出
力トランジスタ回路に対しても同様であり、出力トラン
ジスタのアイドリング電流は、定電流源のみに依存し、
集積回路の素子のばらつきに影響を受けなくなる。(Operation) By the above means, the operating region of the output transistor is set by the first and second resistors connected between the base and emitter of the output transistor, and moreover, the operating region of the output transistor is set with respect to the resistor. The same configuration as the circuit,
In particular, the output current from the second current source, which is composed of the same conductivity type transistor as the output transistor, is supplied. The second current source has a dependency only on the constant current source (first current source). Therefore, this dependency is the same for the output transistor circuit, and the idling current of the output transistor depends only on the constant current source,
It is not affected by variations in the elements of the integrated circuit.
（実施例） 以下この考案の実施例を図面を参照して説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例であり、電源ライン21に
は、第１の電流源としての定電流源22の一端が接続さ
れ、定電流源22の他端は、第２の電流源を構成するトラ
ンジスタQ1のコレクタ及びトランジスタQAのベースに接
続される。トランジスタQ1のエミッタは、接地ライン
（GND）に接続され、トランジスタQAのエミッタは、ト
ランジスタQ1のベースに接続されるとともに、抵抗R1を
介して接地ライン（GND）に接続される。FIG. 1 shows an embodiment of the present invention. One end of a constant current source 22 as a first current source is connected to a power supply line 21, and the other end of the constant current source 22 is a second current source. Is connected to the collector of the transistor Q1 and the base of the transistor QA. The emitter of the transistor Q1 is connected to the ground line (GND), the emitter of the transistor QA is connected to the base of the transistor Q1, and is also connected to the ground line (GND) via the resistor R1.
トランジスタQAの出力であるコレクタ電流は、トランジ
スタQ1及び抵抗R1によって決定され、この電流IC（QA）
は、カレントミラー回路23を構成するトランジスタQ4の
ベース及びコレクタ、トランジスタQ5のベースに供給さ
れる。トランジスタQ4及びQ5のエミッタは、電源ライン
21に接続され、トランジスタQ5のコレクタは、トランジ
スタQ6,Q7の共通エミッタに接続される。The collector current, which is the output of the transistor QA, is determined by the transistor Q1 and the resistor R1, and this current I C (QA)
Are supplied to the base and collector of the transistor Q4 and the base of the transistor Q5 that form the current mirror circuit 23. The emitters of transistors Q4 and Q5 are power lines
21 and the collector of the transistor Q5 is connected to the common emitter of the transistors Q6 and Q7.
トランジスタQ6のベースには、バイアス電圧V1が与えら
れ、トランジスタQ7のベースには、入力端子24からの入
力信号が供給される。トランジスタQ6,Q7のコレクタ
は、カレントミラー回路25を形成するトランジスタQ8,Q
9のコレクタに接続されるとともに、トランジスタQ10,Q
11のベースに接続される。トランジスタQ8,Q9のベース
は共通接続され、また、各々のトランジスタQ8,Q9のベ
ース・コレクタ間には抵抗R10,R11が接続されている。
また、トランジスタQ8,Q9のエミッタは接地ライン（GN
D）に接続されている。トランジスタQ10,Q11のエミッタ
は、接地ライン（GND）に接続され、各々のコレクタ
は、更にカレントミラー回路26を形成するトランジスタ
Q12,Q13のベースに接続されるとともに、トランジスタQ
14,Q15のコレクタに接続される。トランジスタQ12〜Q15
のエミッタは、電源ライン21に接続され、トランジスタ
Q14,Q15のベースは共通接続されている。また、トラン
ジスタQ14,Q15のベース及びコレクタ間には、抵抗R12,R
13が接続されている。A bias voltage V1 is applied to the base of the transistor Q6, and an input signal from the input terminal 24 is supplied to the base of the transistor Q7. The collectors of the transistors Q6 and Q7 are the transistors Q8 and Q forming the current mirror circuit 25.
It is connected to the collector of 9 and transistors Q10 and Q
Connected to 11 bases. The bases of the transistors Q8 and Q9 are commonly connected, and resistors R10 and R11 are connected between the bases and collectors of the transistors Q8 and Q9.
The emitters of the transistors Q8 and Q9 are the ground line (GN
Connected to D). The emitters of the transistors Q10 and Q11 are connected to the ground line (GND), and the collectors of the transistors Q10 and Q11 further form a current mirror circuit 26.
It is connected to the bases of Q12 and Q13, and the transistor Q
Connected to the collector of 14, Q15. Transistors Q12 to Q15
The emitter of the transistor is connected to the power line 21
The bases of Q14 and Q15 are commonly connected. In addition, resistors R12 and R15 are placed between the base and collector of the transistors Q14 and Q15.
13 are connected.
従って、トランジスタQAのコレクタ電流IC（QA）は、カ
レントミラー回路23とトランジスタQ6,Q7で分流され、
それぞれの電流は、カレントミラー回路25,26に流入
し、トランジスタQ12,Q13のコレクタから導出されるこ
とになる。Therefore, the collector current I C (QA) of the transistor QA is shunted by the current mirror circuit 23 and the transistors Q6 and Q7,
The respective currents flow into the current mirror circuits 25 and 26 and are derived from the collectors of the transistors Q12 and Q13.
トランジスタQ12,Q13のコレクタ電流の供給先は、抵抗R
3,R2である。ここで、抵抗R3は、トランジスタQ3のベー
スと接地ライン（GND）間に接続されており、トランジ
スタQ3のエミッタは、接地ライン（GND）へ、コレクタ
は出力端子27に接続される。一方抵抗R2は、トランジス
タQ2のベースと出力端子27間に接続され、トランジスタ
Q2のエミッタは出力端子27へ、コレクタは、電源ライン
21に接続される。The collector current of the transistors Q12 and Q13 is supplied to the resistor R
3, R2. Here, the resistor R3 is connected between the base of the transistor Q3 and the ground line (GND), the emitter of the transistor Q3 is connected to the ground line (GND), and the collector is connected to the output terminal 27. On the other hand, the resistor R2 is connected between the base of the transistor Q2 and the output terminal 27,
The emitter of Q2 is to output terminal 27, and the collector is the power supply line.
Connected to 21.
本考案回路は上記の如く構成され、出力トランジスタQ
2,Q3の周辺回路と、トランジスタQ1の周辺回路、特にベ
ースバイアス回路とは、類似しており、半導体集積回路
内ではペア性をとりやすい。The circuit of the present invention is configured as described above, and the output transistor Q
The peripheral circuits of 2, Q3 and the peripheral circuit of the transistor Q1, especially the base bias circuit, are similar to each other, and are easily paired in the semiconductor integrated circuit.
無信号時におけるトランジスタQ2,Q3に流れる電流を算
出すると以下の通りである。The current flowing through the transistors Q2 and Q3 when there is no signal is calculated as follows.
抵抗R1に流れる電流は、トランジスタQAのコレクタ電流
IC（QA）にほぼ等しいので、 ICは、（ ）内に示したトランジスタのコレクタ電流 VBEは（ ）内に示したトランジスタのベース・エミッ
タ間電圧 ISは、（ ）内に示したトランジスタの逆飽和電流 Iconstは、定電流源の電流 上記電流IC（QA）は、ミラー比1:2のカレントミラー回
路23を介してトランジスタQ6,Q7に入力される。The current flowing through the resistor R1 is the collector current of the transistor QA.
Since it is almost equal to I C (QA), I C is the base-emitter voltage I S of the transistor collector current V BE is shown in () of the transistor shown in () is the inverse saturation current Iconst of the transistor shown in () is a constant current Source Current The current I C (QA) is input to the transistors Q6 and Q7 via the current mirror circuit 23 having a mirror ratio of 1: 2.
無信号時は、トランジスタQ6,Q7のベース電位は、バラ
ンス状態にあり、トランジスタQ6,Q7のコレクタにはそ
れぞれIC（QA）と同じ値の電流が流れる。When there is no signal, the base potentials of the transistors Q6 and Q7 are in a balanced state, and a current of the same value as I C (QA) flows through the collectors of the transistors Q6 and Q7.
実施例の回路では、カレントミラー回路25,26は電流利
得が１よりも大きい回路として示しているが、ミラー比
1:1のカレントミラー回路として動作するので、トラン
ジスタQ6,Q7のコレクタ電流は、抵抗R2,R3に流入するこ
とになる。In the circuit of the embodiment, the current mirror circuits 25 and 26 are shown as circuits having a current gain larger than 1, but the mirror ratio
Since it operates as a 1: 1 current mirror circuit, the collector currents of the transistors Q6 and Q7 flow into the resistors R2 and R3.
このとき、 VBE（Q2）＝IC（QA）・R2 …（10） （10）式に（８），（９），（11）式を代入すると、 となる。At this time, V BE (Q2) = I C (QA) · R2… (10) Substituting equations (8), (9), and (11) into equation (10), Becomes
ここで、集積回路の特質を利用し、内部でペア性をと
り、R1＝R2,IS（Q2）＝IS（Q1）とすると、 IC（Q2）＝Iconst …（14） となり、出力のアイドリング電流は、定電流Iconstだけ
に依存する。よって、集積回路内部素子の個個のばらつ
きによる影響を受けにくい回路となる。Here, by taking advantage of the characteristics of the integrated circuit and taking internal pairing and assuming that R1 = R2, I S (Q2) = I S (Q1), I C (Q2) = Iconst… (14) and output The idling current of depends only on the constant current Iconst. Therefore, the circuit is less likely to be affected by individual variations in the internal elements of the integrated circuit.
更に、上記の実施例は、出力ダイナミックレンジをみた
場合、トランジスタQ2側がVBE（Q2）＋Vsat,トランジス
タQ3側がVsatで決定され、従来の回路に比べてVBE分
（約0.7V）大きくなる。なおVsatは、トランジスタが正
常動作するコレクタ・エミッタ間の限界電圧である。Further, in the above embodiment, when the output dynamic range is viewed, the transistor Q2 side is determined by V BE (Q2) + Vsat and the transistor Q3 side is determined by Vsat, which is larger than the conventional circuit by V BE (about 0.7 V). Note that Vsat is the limit voltage between the collector and emitter at which the transistor operates normally.
第２図は、本考案の他の実施例である。この実施例の場
合は、定電流源31の一端が電源ライン21に接続され、他
端がトランジスタQ23のベースに接続される。定電流源3
1の他端は更にダイオード接続されたトランジスタQ23,Q
24を介して、トランジスタQ25のコレクタに接続され
る。トランジスタQ25のベースには、信号入力端子32が
設けられ、エミッタは接地ライン（GND）に接続され
る。トランジスタQ25のコレクタには、トランジスタQ28
のベースが接続される。トランジスタQ28のエミッタ
は、トランジスタQ27のエミッタに接続されるとともに
出力端子33に接続されている。FIG. 2 shows another embodiment of the present invention. In the case of this embodiment, one end of the constant current source 31 is connected to the power supply line 21, and the other end is connected to the base of the transistor Q23. Constant current source 3
The other end of 1 is a diode-connected transistor Q23, Q
Connected via 24 to the collector of transistor Q25. A signal input terminal 32 is provided at the base of the transistor Q25, and the emitter is connected to the ground line (GND). The collector of transistor Q25 has transistor Q28
The base of is connected. The emitter of the transistor Q28 is connected to the emitter of the transistor Q27 and the output terminal 33.
トランジスタQ27のコレクタは、カレントミラー回路を
形成するトランジスタQ26のベース及びコレクタに接続
され、かつトランジスタQ29のベースに接続される。ト
ランジスタQ26,Q29のエミッタは電源ライン21に接続さ
れる。トランジスタQ29のコレクタは、トランジスタQ21
に接続されるとともに、抵抗R21を介して出力端子33に
接続される。これによって、定電流源31に依存するカレ
ントミラー電流は、抵抗R21に流入することになる。The collector of the transistor Q27 is connected to the base and collector of the transistor Q26 forming the current mirror circuit, and is also connected to the base of the transistor Q29. The emitters of the transistors Q26 and Q29 are connected to the power supply line 21. The collector of transistor Q29 is transistor Q21.
And is also connected to the output terminal 33 via the resistor R21. As a result, the current mirror current depending on the constant current source 31 flows into the resistor R21.
また、トランジスタQ28のコレクタは、トランジスタQ22
のベースに接続されるとともに、抵抗R22を介して接地
ライン（GND）に接続される。Also, the collector of the transistor Q28 is
It is connected to the base of and also to the ground line (GND) via a resistor R22.
上記の回路は、シングルエンドプッシュプル回路であ
り、定電流源31に依存するアイドリング電流は、抵抗R2
1,R22に流入する。この回路においても、先の実施例と
同様に、 IC（Q21）＝Iconst …（15） の結果を得ることができ、集積回路素子のばらつきに影
響を受けにくい。The circuit above is a single-ended push-pull circuit, and the idling current depending on the constant current source 31 is
Inflow to 1, R22. Also in this circuit, the result of I C (Q21) = Iconst ... (15) can be obtained as in the previous embodiment, and it is hardly affected by the variation of the integrated circuit elements.
［考案の効果］ 以上説明したように本考案は、集積回路化した場合に素
子のばらつきによりアイドリング電流が影響を受けない
ようにしたトランジスタ出力回路を提供できる。[Advantages of the Invention] As described above, the present invention can provide a transistor output circuit in which the idling current is not affected by variations in elements when integrated into a circuit.
第１図はこの考案の一実施例を示す回路図、第２図はこ
の考案の他の実施例を示す回路図、第３図は従来の出力
回路を示す図である。 Q1〜Q15,QA,Q21〜Q29……トランジスタ、22,31……定電
流源、23,25,26……カレントミラー回路。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing another embodiment of the present invention, and FIG. 3 is a diagram showing a conventional output circuit. Q1 to Q15, QA, Q21 to Q29 …… Transistor, 22,31 …… Constant current source, 23,25,26 …… Current mirror circuit.
Claims (1)
出力電流を第１のトランジスタおよび第１の抵抗により
決定する第２の電流源と、 前記第２の電流源の出力電流が折り返して供給され、前
記第２の電流源と同一構成の第２のトランジスタおよび
第２の抵抗から構成される第１の出力回路と、 前記第２の電流源の出力電流が折り返して供給され、前
記第２の電流源と同一構成の第３のトランジスタおよび
第３の抵抗から構成され、第１の出力回路とはプッシュ
プルの関係にある第２の出力回路とを具備し、 無信号時に前記第２および第３のトランジスタの出力電
流が前記第１の電流源の電流によって決定されるように
構成されたことを特徴とするトランジスタ出力回路。1. A first current source, and a second current source that receives the current of the first current source as input and determines an output current based on the current by a first transistor and a first resistor. A first output circuit that is supplied with the output current of the second current source by folding back, and includes a second transistor and a second resistor that have the same configuration as the second current source; The output current of the current source is folded back and supplied, and is composed of a third transistor and a third resistor having the same configuration as that of the second current source, and has a push-pull relationship with the first output circuit. An output circuit, wherein the output currents of the second and third transistors are determined by the current of the first current source when there is no signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987145717U JPH0646097Y2 (en) | 1987-09-24 | 1987-09-24 | Transistor output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987145717U JPH0646097Y2 (en) | 1987-09-24 | 1987-09-24 | Transistor output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6451316U JPS6451316U (en) | 1989-03-30 |
| JPH0646097Y2 true JPH0646097Y2 (en) | 1994-11-24 |
Family
ID=31414551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987145717U Expired - Lifetime JPH0646097Y2 (en) | 1987-09-24 | 1987-09-24 | Transistor output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646097Y2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295149A (en) * | 1976-02-06 | 1977-08-10 | Sony Corp | Complementary otl circuit |
| JPS5587017U (en) * | 1978-12-11 | 1980-06-16 | ||
| JPS58127416A (en) * | 1982-01-23 | 1983-07-29 | Sony Corp | Idling current set circuit at push pull output stage |
-
1987
- 1987-09-24 JP JP1987145717U patent/JPH0646097Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6451316U (en) | 1989-03-30 |
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