JPH06349275A

JPH06349275A - 半導体記憶装置

Info

Publication number: JPH06349275A
Application number: JP5138498A
Authority: JP
Inventors: Kenji Sakagami; 上健二坂
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1993-06-10
Filing date: 1993-06-10
Publication date: 1994-12-22

Abstract

(57)【要約】【構成】３ポート同時アクセス可能な３ポートセル部
２０８と、１個のアクセスポートを有する１ポートセル
部２０１とを設け、これらを少なくとも１対のビット線
ｂｌ１，ｂｌ１Ｂに共通に接続する。両セル部２０１，
２０８の配置領域は、小さい方の１ポートセル部配置領
域の長辺と大きい方の３ポートセル部配置領域の短辺と
を対向させるように、前者を横長、後者を縦長に配置す
る。このとき、１ポートセル部配置領域の長辺と３ポー
トセル部配置領域の短辺とが同じ寸法であるのが最も望
ましい。なお、混在させるポート数は上記に限らず任意
に決めることができる。また、ポート数が３種以上のセ
ル部を混在させても良い。【効果】ハードウエア資源の増大を抑制しながらポー
ト数の増大が図れる。また、両セルアレイ領域の配置に
あたってデッドスペースを削減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関する
もので、特にＤＳＰ(Digital Signal Processor)などの
情報処理装置に用いるデータＲＡＭに関する。

【０００２】

【従来の技術】従来、複数個のアドレスで同時アクセス
が可能な複数ポートＲＡＭが知られている。

【０００３】図４はその一例を示すものである。４０１
はその複数ポートを有するデータＲＡＭ、４０２，４０
３はそれぞれＲＡＭ４０１からのリードデータを保持す
るレジスタ、４０４はレジスタ４０２，４０３に保持さ
れたデータに基づいて演算処理を行うＡＬＵ、４０５は
ＡＬＵ４０４の演算結果を保持するレジスタ、４０６は
レジスタ４０５からＲＡＭ４０１へのライトデータの転
送路を開閉するトライステートバッファ、４０７はこれ
ら記憶装置構成要素４０１〜４０６の制御を行うＣＰＵ
である。

【０００４】この記憶装置にて、情報処理、例えばパイ
プライン演算処理が行われる場合について説明する。

【０００５】まず、ＣＰＵ４０７が、それぞれ１２ビッ
トずつ独立したアドレスＡ1 〜Ａ3のうち２個、例えば
Ａ1 ，Ａ2 を用いてＲＡＭ４０１に対しリードアクセス
を行う。すると、ＲＡＭ４０１からの各アドレスからの
リードデータＲ1 ，Ｒ2 が各レジスタ４０２，４０３に
ストアされる。ＡＬＵ４０４はそれらレジスタ４０２，
４０３に格納されたデータに基づいて演算処理を行い、
その結果をレジスタ４０５にストアする。ＣＰＵ４０７
は、このレジスタ４０５へのデータセットが完了したこ
とを知ると、アドレスＡ1 〜Ａ3 の少なくとも１個、例
えばＡ3 を用いてＲＡＭ４０１に対しライトアクセスを
行うと同時にトライステートバッファ４０６をｏｎ状態
とし、ＲＡＭ４０１にレジスタ４０５の内容をライトす
る。その後、少なくとも前ステップでライトしたデータ
を含むデータリードのため、アドレスＡ1 〜Ａ3 のうち
２個を用いてＲＡＭ４０１に対しリードアクセスを行
う。このようなサイクルを繰返すことでパイプライン演
算処理が達成されることとなる。パイプライン演算処理
の最終結果は、レジスタ４０５からトライステートバッ
ファ４０６を通して図外のデータバスへ送出されるか、
ＲＡＭ４０１にいったん格納されることとなる。

【０００６】そして、この記憶装置によれば、最大３ポ
ートの同時アクセスが可能である。例えば、レジスタ４
０２，４０３にリードデータＲ1 ，Ｒ2 をストアするた
めにアドレスＡ1 ，Ａ2 によってＲＡＭ４０１をアクセ
スしている時、同時にアドレスＡ3 を用いてＲＡＭ４０
１をアクセスし、そのリードデータＲ3 をデータバスへ
送出することが可能とされているもので、それだけ高級
なアプリケーションの実行が可能である。

【０００７】

【発明が解決しようとする課題】しかし、アプリケーシ
ョンによっては全ポートのうち一部のポートしか必要と
しない場合が多々ある。ポート数の増加は、メモリセル
１個あたりに接続されるビット線、ワード線などの金属
配線が増加、そして、チップ上でのパターン面積の増大
を伴い、更に消費電力の増大も伴ってくる。そのため、
一部のアプリケーションでしかフルにポートを使用しな
い場合、ハードウエア資源の冗長性が高まり、経済性を
考えた場合にはポート数を削減してそれより多くのポー
ト数を必要とする一部のアプリケーションの実行を犠牲
にするしかない。

【０００８】また、オンチップ化できるデータＲＡＭの
メモリ容量がデータＲＡＭのパターン面積で制限される
ため、必要なメモリ容量が確保できない場合もある。

【０００９】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところはハード
ウエア資源の増大を抑制しながらポート数の増大を図る
ことができる半導体記憶装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明の半導体記憶装置
は、ｍ（正の整数）個のアクセスポートを有するｍポー
トセル部と、ｎ（ｍより大きい正の整数）個のアクセス
ポートを有するｎポートセル部と、上記ｍポートセル部
と上記ｎポートセル部とに共通に接続される少なくとも
１対のビット線とを備えていることを特徴としている。

【００１１】そして、半導体基板上に、少なくとも一辺
において寸法を同じくする第１、第２の矩形領域を設
け、ｍポートセル部はその第１の矩形領域に形成し、ｎ
ポートセル部は、第１の矩形領域と同一寸法の辺同士が
対向するようにレイアウト配置された第２の矩形領域に
形成するのが望ましい。

【００１２】

【作用】本発明によれば、それぞれ相異なる数であるｍ
個、ｎ個の各ポートを有するセル部を有し、これらを共
通のビット線で連結するようにしたため、ｎポートセル
部で必要最小限のポート数を確保し、それ以外はｍポー
トセル部として構成することで、ハードウエア資源の増
大を抑制しながらポート数の増大を図ることができるこ
ととなる。

【００１３】また、ｍポートセル部とｎポートセル部と
を少なくとも一辺において同一寸法を持つ矩形領域上に
形成し、その同一寸法の辺同士を対向させ、幅を揃えて
レイアウトすることで、両セル部の配置にあたってデッ
ドスペースが生ずるのを防ぐことができる。

【００１４】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。

【００１５】図１は本発明の一実施例に係るデータＲＡ
Ｍの大略構成を示すものである。

【００１６】この図において、１０１はアドレス１個ず
つでアクセス可能な１ポートセル部、１０２は３個のア
ドレスで同時アクセス可能な３ポートセル部、１０３は
ロウデコーダ、１０４はカラムデコーダ及びＩ／Ｏバッ
ファ、１０５は制御部である。１ポートセル部１０１は
アドレス領域の下位半分のワードで構成され、３ポート
セル部１０２はアドレス領域の上位半分のワードで構成
される。ロウデコーダ１０３はアドレスに従ってワード
線の選択制御を行うものであり、カラムデコーダ１０４
はアドレスに従ってビット線の選択制御を行うものであ
り、制御部１０５は、制御信号Ｃによりビット線のプリ
チャージ、リード／ライトイネーブルの制御を行う機
能、ＲＡＭの動作をクロック信号ＣＬＫに同期させる機
能、アドレスＡ1 〜Ａ3 をロウアドレスとカラムアドレ
スとに分離して各デコーダ１０３，１０４に供給する機
能を有する。アドレスＡ1 はデータＲＡＭのセル部１０
１，１０２全アドレス領域にアクセスすることが可能で
ある。アドレスＡ2 ，Ａ3 はデータＲＡＭのセル部１０
１、つまり下位半分のアドレス領域のみにアクセスする
ことが可能である。このデータＲＡＭを１ポートとして
使う場合はアドレスＡ1 だけでアクセスするようになっ
ており、このときリード／ライトされるデータはリード
データＲ1 ／ライトデータＷとなる。データＲＡＭは３
ポートとして使う場合はアドレスＡ1 〜Ａ3 でアクセス
する。この時リード／ライトされるデータはリードデー
タＲ1 〜Ｒ3 とライトデータＷとなる。

【００１７】図２は図１に示すデータＲＡＭのセル部１
０１，１０２の構成を示すものである。

【００１８】この図において、１ポートセル部１０１は
セル２０１を備え、このセル２０１はセルインバータ２
０２，２０３とｎｃｈトランジスタ２０４，２０５とか
ら構成されている。セルインバータ２０２の入力端とセ
ルインバータ２０３の出力端との共通接続点はトランジ
スタ２０４のソース・ドレイン間（以下、信号伝送路と
いう。）の一端に接続され、同信号伝送路の他端はビッ
ト線ｂｌ１に接続され、セルインバータ２０２の出力端
とセルインバータ２０３の入力端との共通接続点はトラ
ンジスタ２０５の信号伝送路の一端に接続され、同信号
伝送路の他端はビット線ｂｌ１Ｂに接続されている。こ
れらトランジスタ２０４，２０５のゲートは対応するワ
ード線に接続されている。図示するものの場合にはワー
ド線ｗｌ１に接続されている。２０６，２０６´はビッ
ト線ｂｌ１，ｂｌ１Ｂのプリチャージを行うためのｎｃ
ｈトランジスタであり、そのゲートはプリチャージ信号
線ｐｒ１に接続されている。

【００１９】３ポートセル部１０２はセル２０８を備
え、このセル２０８はセルインバータ２０９，２１０と
スイッチ用のｎｃｈトランジスタ２１１〜２１６とから
構成されている。

【００２０】トランジスタ２１１，２１２のゲートはワ
ード線ｗｌ２に接続されている。セルインバータ２０９
の入力端とセルインバータ２１０の出力端との共通接続
点は、トランジスタ２１１の信号伝送路の一端に接続さ
れ、同信号伝送路の他端は上記セルインバータ２０２，
２０３と共通のビット線ｂｌ１に接続されている。セル
インバータ２０９の出力端とセルインバータ２１０の入
力端との共通接続点はトランジスタ２１２の信号伝送路
の一端に接続され、同信号伝送路の他端は上記セルイン
バータ２０２，２０３と共通のビット線ｂｌ１Ｂに接続
されている。

【００２１】トランジスタ２１３のゲートにはセルイン
バータ２０９の入力端とセルインバータ２１０の出力端
との共通接続点が接続され、トランジスタ２１４のゲー
トにはセルインバータ２０９の出力端とセルインバータ
２１０の入力端との共通接続点が接続されており、これ
らトランジスタ２１３，２１４の信号伝送路は互いに直
列に接続されている。トランジスタ２１５のゲートはワ
ード線ｗｌ４に接続され、このトランジスタ２１５の信
号伝送路の一端はビット線ｂｌ２に接続され、他端はト
ランジスタ２１３の信号伝送路の他端と接続されてい
る。トランジスタ２１６のゲートはワード線ｗｌ３に接
続され、このトランジスタ２１６の信号伝送路の一端は
ビット線ｂｌ２Ｂに接続され、他端はトランジスタ２１
４の他端と接続されている。２０７，２０７´はビット
線ｂｌ２，ｂｌ２Ｂのプリチャージ用ｎｃｈトランジス
タであり、それらのゲートはプリチャージ信号線ｐｒ２
に接続されている。

【００２２】リード制御部はセンスアンプ２１７と出力
バッファ２１８〜２２１とを含んでいる。センスアンプ
２１７はビット線ｂｌ１，ｂｌ１Ｂのデータをセンスす
るものであり、その出力はバッファ２１８を介して外部
データバスへ出力される。このバッファ２１８はトライ
ステートバッファからなり、リードイネーブル信号線ｒ
ｅによってｏｎ／ｏｆｆ制御される。出力バッファ２１
９，２２０はインバータにより構成されており、両者は
ビット線ｂｌ２において縦続接続されている。出力バッ
ファ２２１もインバータにより構成されており、ビット
線ｂｌ２Ｂに接続されている。

【００２３】ライト制御部はライトイネーブル／デセイ
ブル制御用のｎｃｈトランジスタ２２１，２２２及び入
力バッファ２２３，２２４からなっている。トランジス
タ２２１，２２２のゲートはライトイネーブル信号線ｗ
ｅに接続され、ビット線ｂｌ２にはトランジスタ２２１
の信号伝送路の一端が接続され、ビット線ｂｌ２Ｂには
トランジスタ２２２の信号伝送路の一端が接続されてい
る。バッファ２２３，２２４はインバータとして構成さ
れ、両者はバッファ２２３をライトデータｗ入力端側に
して縦続接続されている。トランジスタ２２１の他端は
バッファ２２４の出力端に接続され、トランジスタ２２
２の他端はバッファ２２３，２２４の共通接続点に接続
されている。

【００２４】以上のように構成された本実施例のデータ
ＲＡＭは次のように動作する。

【００２５】プリチャージ信号ｐｒ１，ｐｒ２、ワード
線ｗｌ１〜ｗｌ４、ｒｅ、ｗｅは全てアクティブ“Ｈ”
である。［１］データＲＡＭを１ポートとして使いデータのリ
ードを行う場合プリチャージ信号ｐｒ１でビット線ｂｌ１，ｂｌ１Ｂを
プリチャージする。プリチャージ後、アドレスＡ1 によ
りワード線ｗｌ１（またはｗｌ２）が選択されアクティ
ブとなる。

【００２６】仮に、ワード線ｗｌ1 が選択されたとする
と、セル２０１のトランジスタ２０４，２０５がｏｎと
なり、セルインバータ２０２，２０３の非反転データ及
び反転データがビット線ｂｌ１，ｂｌ１Ｂに送出され、
そのデータがセンスアンプ２１７で増幅され、リードイ
ネーブル信号線ｒｅが“Ｈ”になっていることを条件
に、リードデータＲ1 の１ビットをなすリードデータと
して出力端ｒ１から出力される。

【００２７】また、ワード線ｗｌ２が選択されたとする
と、セル２０８のトランジスタ２０９，２１０の非反転
データ及び反転データがビット線ｂｌ１，ｂｌ１Ｂに送
出され、そのデータがセンスアンプ２１７で増幅され、
リードイネーブル信号線ｒｅが“Ｈ”になっていること
を条件に出力端ｒ1 からリードデータとして出力され
る。［２］データＲＡＭを１ポートとして使いデータのラ
イトを行う場合プリチャージ信号ｐｒ１でビット線ｂｌ１，ｂｌ１Ｂを
プリチャージする。プリチャージ後、リード時と同様に
アドレスＡ1 によりワード線ｗｌ１（またはｗｌ２）が
選択されアクティブとなる。

【００２８】また、ライトイネーブル信号線ｗｅを
“Ｈ”とし、入力端ｗよりライトデータを入力する。す
ると、バッファ２２３，２２４によってその非反転デー
タがトランジスタ２２１を通じてビット線ｂｌ１に入力
され、同時にバッファ２２３によって反転データがビッ
ト線ｂｌ１Ｂに入力される。

【００２９】例として、ビット線ｂｌ１への入力が
“Ｈ”、ビット線ｂｌ１Ｂへの入力が“Ｌ”の場合を考
えると、ビット線ｂｌ１はプリチャージレベル、つまり
“Ｈ”が保持され、ビット線ｂｌ１Ｂはレベルが“Ｌ”
に降下する。

【００３０】ここで、ワード線ｗｌ１が選択されたとす
ると、セル２０１のインバータ２０２の出力が“Ｌ”、
インバータ２０３の出力が“Ｈ”で安定するため、セル
２０１にはビット線ｂｌ１側へ“Ｈ”、ビット線ｂｌ１
Ｂ側へ“Ｌ”を出力状態が書込まれることとなる。

【００３１】ワード線ｗｌ２が選択された場合も同様
に、セル２０８にはビット線ｂｌ１側へ“Ｈ”、ビット
線ｂｌ１Ｂ側へ“Ｌ”を出力状態が書込まれることとな
る。［３］データＲＡＭを３ポートとして使い１ライト、
２リードを同時に行う場合プリチャージ信号ｐｒ１，ｐｒ２でビット線ｂｌ１，ｂ
ｌ１Ｂ，ｂｌ２，ｂｌ２Ｂをプリチャージする。

【００３２】プリチャージ後、ライトイネーブル信号線
ｗｅを“Ｈ”とし、入力端ｗよりライトデータを入力す
る。すると、バッファ２２３，２２４によってその非反
転データがトランジスタ２２１を通じてビット線ｂｌ１
に入力され、同時にバッファ２２３によって反転データ
がビット線ｂｌ１Ｂに入力される。このとき、アドレス
Ａ1 によりワード線ｗｌ２が選択されアクティブになる
と、ビット線ｂｌ１，ｂｌ１Ｂのデータがｗｌ２で選択
されたセル２０８にライトされる。

【００３３】同じくプリチャージ後、アドレスＡ2 ，Ａ
3 によりワード線ｗｌ３，ｗｌ４が選択され、アクティ
ブとなると、ワード線ｗｌ３，ｗｌ４で選択されたセル
２０８のデータがビット線ｂｌ２，ｂｌ２Ｂに出力さ
れ、リードデータＲ2 ，Ｒ3 の１ビットを構成するデー
タが出力端子ｒ２，ｒ３端子から出力される。

【００３４】以上のように本実施例によれば、それぞれ
相異なる数である１個、３個の各ポートを有するセル部
２０１，２０８を有し、これらを共通のビット線ｂｌ
１，ｂｌ１Ｂで連結するようにしたため、３ポートセル
部２０８で必要最小限の同時アクセス容量を確保し、そ
れ以外は１ポートセル部２０１として構成することで、
ハードウエア資源の増大を抑制しながらポート数の増大
を図ることができることとなる。

【００３５】次に図３は上記セル部２０１，２０８の半
導体基板上へのレイアウト例を示すものである。

【００３６】図示するところから明らかなように、結論
から言うと、図３（ｂ）に示すレイアウトが望ましいこ
ととなる。

【００３７】すなわち、１ポートセル部２０１が形成さ
れる１ポートセル部配置領域３０１と、３ポートセル部
２０８が形成される３ポートセル部配置領域３０２とは
両者共に長方形とされているが、図３（ａ）に示すレイ
アウトは両領域３０１，３０２を共に横長に配置するも
のである。そのため、セル部２０１の側方に、このセル
２０１，２０８の長辺の差寸法とセル部２０１の短辺寸
法との積に相当するデッドスペースが生じてしまう。

【００３８】そこで、小さい方の１ポートセル部配置領
域３０１の長辺と大きい方の３ポートセル部配置領域３
０２の短辺とを対向させるように、前者３０１を横長、
後者３０２を縦長に配置する。このとき、１ポートセル
部配置領域３０１の長辺と３ポートセル部配置領域３０
２の短辺とが同じである場合、理想的で図３（ｂ）に示
すようにデッドスペースが全く生じないこととなる。

【００３９】なお、１ポートセル部配置領域３０１の長
辺と３ポートセル部配置領域３０２の短辺とが同じでな
くとも、デッドスペース削減の効果は得られる。

【００４０】また、上記実施例では１ポート及び３ポー
トのセル部を混在させるケースであるが、そのポート数
は任意に決めることができる。また、２種のポートのセ
ル部を混在させるに限らず、ポート数が３種以上のセル
部を混在させるようにしても良い。

【００４１】更に、データＲＡＭの周辺回路として、外
部制御信号によりアドレスデコード方法を変更する機能
を付加することにより、各ポート数のセル部として割当
てるアドレス領域をデータＲＡＭ使用中に変更すること
も可能である。つまり、一の処理と他の処理とで３ポー
ト同時アクセスの対象となるアドレス領域が異なってい
る場合でも、外部制御信号の状態によって、異なるアド
レス値でもハードウエア的には同じ場所を指すようにデ
コード方法を変更すればソフトウエア的には異なるアド
レス領域を各ポート数のセル部として割当てることがで
きることとなるのである。

【００４２】

【発明の効果】以上説明したように本発明によれば、そ
れぞれ相異なる数であるｍ個、ｎ個の各ポートを有する
セル部を有し、これらを共通のビット線で連結するよう
にしたため、ｎポートセル部で必要最小限のポート数を
確保し、それ以外はｍポートセル部として構成すること
で、ハードウエア資源の増大を抑制しながらポート数の
増大を図ることができることとなる。

【００４３】また、ｍポートセル部とｎポートセル部と
を少なくとも一辺において同一寸法を持つ矩形領域上に
形成し、その同一寸法の辺同士を対向させ、幅を揃えて
レイアウトすることで、両セルアレイ領域の配置にあた
ってデッドスペースが生ずるのを防ぐことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータＲＡＭの大略構
成を示すブロック図。

【図２】図１に示すデータＲＡＭのセル部の構成を示す
回路図。

【図３】図１、２に示すセル部のレイアウト配置例を示
す説明図。

【図４】従来の複数ポートデータＲＡＭの構成を示すブ
ロック図。

【符号の説明】

１０１１ポートセル部１０２３ポートセル部１０３ロウデコーダ１０４カラムデコーダ及びＩ／Ｏバッファ１０５リード／ライト制御部２０１１ポートセル部のセル２０６，２０６´，２０７，２０７´ ビット線プリチ
ャージ制御用ｎｃｈトランジスタ２０８３ポートセル部のセル２１７センスアンプ２１８〜２２１リードデータ出力用バッファ２２３，２２４ライトデータ入力用バッファ３０１１ポートセル部配置領域３０２３ポートセル部配置領域Ｒ1 ，Ｒ2 ，Ｒ3 リードデータＷライトデータＡ1 １ポートアクセス用１２ビットアドレスＡ2 ，Ａ3 ３ポートアクセス用１１ビットアドレスｂｌ１，ｂｌ１Ｂ１ポート、３ポートセル部共通のビ
ット線ｂｌ２，ｂｌ２Ｂ３ポートセル部用のビット線ｐｒ１，ｐｒ２プリチャージ信号線ｒ1 ，ｒ2 ，ｒ3 リードデータ出力端ｒｅリードイネーブル信号線ｗｅライトイネーブル信号線ｗｌ１，ｗｌ２，ｗｌ３，ｗｌ４ワード線ｗライトデータ入力端

Claims

【特許請求の範囲】

【請求項１】ｍ（正の整数）個のアクセスポートを有す
るｍポートセル部と、ｎ（ｍより小さい正の整数）個のアクセスポートを有す
るｎポートセル部と、前記ｍポートセル部と前記ｎポートセル部とに共通に接
続される少なくとも１対のビット線とを備えていること
を特徴とする半導体記憶装置。
【請求項２】半導体基板上に設けられ、ｍポートセル部
が形成された第１の矩形領域と、前記半導体基板上に設けられ、かつ前記第１の矩形領域
の短辺とその長辺とが対向するようにレイアウト配置さ
れ、ｎポートセル部が形成された第２の矩形領域とを備
えていることを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】第１の矩形領域の短辺と第２の矩形領域の
長辺とが同一寸法とされていることを特徴とする請求項
２記載の半導体記憶装置。