JPH06334445A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06334445A JPH06334445A JP5116783A JP11678393A JPH06334445A JP H06334445 A JPH06334445 A JP H06334445A JP 5116783 A JP5116783 A JP 5116783A JP 11678393 A JP11678393 A JP 11678393A JP H06334445 A JPH06334445 A JP H06334445A
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- semiconductor integrated
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路を構成するＦＥＴの直流特性
のばらつきにかかわりなく、動作電流値が一定となるよ
うなゲートバイアス回路を有するものを得る。 【構成】 増幅動作を行うＦＥＴ(1) １と同一プロセス
で作製し、同一構造で総ゲート幅の小さいＦＥＴ(2) ４
を同一チップ内のゲートバイアス回路に配置し、ＦＥＴ
(2) ４のドレイン電流Ｉd2とＦＥＴ(2) ４のドレイン端
もしくはソース端に接続する抵抗値、あるいは前記抵抗
と直列に接続するダイオードとから決定される電圧値
を、ＦＥＴ(1) １のゲートバイアス端子に印加するよう
ゲートバイアス回路を構成した。 【効果】 ＦＥＴの直流特性がばらついた場合でも、Ｉ
Ｃチップ間で動作電流を一定とし、均一な高周波特性を
有するＩＣチップを得ることが可能である。
のばらつきにかかわりなく、動作電流値が一定となるよ
うなゲートバイアス回路を有するものを得る。 【構成】 増幅動作を行うＦＥＴ(1) １と同一プロセス
で作製し、同一構造で総ゲート幅の小さいＦＥＴ(2) ４
を同一チップ内のゲートバイアス回路に配置し、ＦＥＴ
(2) ４のドレイン電流Ｉd2とＦＥＴ(2) ４のドレイン端
もしくはソース端に接続する抵抗値、あるいは前記抵抗
と直列に接続するダイオードとから決定される電圧値
を、ＦＥＴ(1) １のゲートバイアス端子に印加するよう
ゲートバイアス回路を構成した。 【効果】 ＦＥＴの直流特性がばらついた場合でも、Ｉ
Ｃチップ間で動作電流を一定とし、均一な高周波特性を
有するＩＣチップを得ることが可能である。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に増幅用電界効果トランジスタの動作電流値を一定に
するようにゲートバイアス回路を構成した半導体集積回
路に関するものである。
特に増幅用電界効果トランジスタの動作電流値を一定に
するようにゲートバイアス回路を構成した半導体集積回
路に関するものである。
【０００２】
【従来の技術】図７は従来のゲートバイアス回路を用い
た１段増幅器の一例を示す半導体集積回路の等価回路図
であり、図において、１は電界効果トランジスタ（以
下、ＦＥＴと称す）、２は信号入力端子、３はキャパシ
タで、その一端を信号入力端子２に接続され、その他端
をＦＥＴ１のゲートに接続されている。１０は接地面、
１１２，１１３は抵抗Ｒ12，Ｒ13、１１４はゲートバイ
アス端子であり、抵抗Ｒ12の一端はＦＥＴ１のゲート及
びキャパシタ３の他端に接続され、その他端はゲートバ
イアス端子１１４に接続され、抵抗Ｒ13の一端はＦＥＴ
１のゲート及びキャパシタ３の他端及び抵抗Ｒ12の一端
に接続され、その他端は接地面１０に接続されている。
２１，２２はそれぞれ出力整合回路としての第１の伝送
線路，第２の伝送線路であり、集積回路上においてマイ
クロストリップ線路やコプレーナ線路で形成されてい
る。２３はインダクタで、ある幅を有する金属薄膜をス
パイラル状、あるいはメアンダライン形状にして形成さ
れている。２４，２５はそれぞれキャパシタで、２６は
ドレインバイアス端子で、２７は信号出力端子である。
た１段増幅器の一例を示す半導体集積回路の等価回路図
であり、図において、１は電界効果トランジスタ（以
下、ＦＥＴと称す）、２は信号入力端子、３はキャパシ
タで、その一端を信号入力端子２に接続され、その他端
をＦＥＴ１のゲートに接続されている。１０は接地面、
１１２，１１３は抵抗Ｒ12，Ｒ13、１１４はゲートバイ
アス端子であり、抵抗Ｒ12の一端はＦＥＴ１のゲート及
びキャパシタ３の他端に接続され、その他端はゲートバ
イアス端子１１４に接続され、抵抗Ｒ13の一端はＦＥＴ
１のゲート及びキャパシタ３の他端及び抵抗Ｒ12の一端
に接続され、その他端は接地面１０に接続されている。
２１，２２はそれぞれ出力整合回路としての第１の伝送
線路，第２の伝送線路であり、集積回路上においてマイ
クロストリップ線路やコプレーナ線路で形成されてい
る。２３はインダクタで、ある幅を有する金属薄膜をス
パイラル状、あるいはメアンダライン形状にして形成さ
れている。２４，２５はそれぞれキャパシタで、２６は
ドレインバイアス端子で、２７は信号出力端子である。
【０００３】また、図９は図７に示す１段増幅器のＦＥ
Ｔ１の構造を図示する断面図であり、図において、３１
は例えばガリウム砒素（ＧａＡｓ）基板，３２はガリウ
ム砒素基板３１の一表面上にｎ形不純物シリコン（Ｓ
ｉ）を選択的にイオン注入して形成された活性層（ｎ
層）、３３はこの活性層３２の基板表面上に形成され
た、例えばタングステンシリサイド（ＷＳｉ）等からな
るゲート電極、３４はゲート電極３３の直下にある活性
層３２に隣接して、ｎ形不純物シリコンを選択的に活性
層３２より不純物濃度が高くなるようにイオン注入して
形成したソース領域（ｎ+ 層）、３５は同じく上記活性
層３２に隣接してｎ形不純物シリコンを選択的に活性層
３２より不純物濃度が高くなるようにイオン注入して形
成したドレイン領域（ｎ+ 層）、３６はソース領域３４
上に形成された、例えば金・ゲルマニウム（ＡｕＧｅ）
等からなるソース電極、３７はソース電極３６と同様に
形成されたドレイン電極である。
Ｔ１の構造を図示する断面図であり、図において、３１
は例えばガリウム砒素（ＧａＡｓ）基板，３２はガリウ
ム砒素基板３１の一表面上にｎ形不純物シリコン（Ｓ
ｉ）を選択的にイオン注入して形成された活性層（ｎ
層）、３３はこの活性層３２の基板表面上に形成され
た、例えばタングステンシリサイド（ＷＳｉ）等からな
るゲート電極、３４はゲート電極３３の直下にある活性
層３２に隣接して、ｎ形不純物シリコンを選択的に活性
層３２より不純物濃度が高くなるようにイオン注入して
形成したソース領域（ｎ+ 層）、３５は同じく上記活性
層３２に隣接してｎ形不純物シリコンを選択的に活性層
３２より不純物濃度が高くなるようにイオン注入して形
成したドレイン領域（ｎ+ 層）、３６はソース領域３４
上に形成された、例えば金・ゲルマニウム（ＡｕＧｅ）
等からなるソース電極、３７はソース電極３６と同様に
形成されたドレイン電極である。
【０００４】次に図７の回路の動作について説明する。
信号入力端子２より入力された高周波信号（以下、ＲＦ
信号と称す）はキャパシタ３を介し、ＦＥＴ１のゲート
に伝達される。ＦＥＴ１のゲートには、通常ゲートバイ
アス端子１１４に印加される電圧Ｖg0、及び抵抗Ｒ12及
び抵抗Ｒ13により次式(1) から定まる分圧電圧、即ちゲ
ート電圧Ｖg1が印加されている。 Ｖg1＝Ｖg0（Ｒ13／（Ｒ12＋Ｒ13）） …(1) さらにＦＥＴ１のドレインにはドレインバイアス端子２
６よりドレイン電圧Ｖddが印加されている。よってＦＥ
Ｔ１のソース・ドレイン間に、ドレイン電圧Ｖdd、ゲー
ト電圧Ｖg1、及びＦＥＴ１のＤＣ特性より定まるドレイ
ン電流Ｉd1が流れることにより、ＦＥＴ１のゲートに入
力されたＲＦ信号は増幅され、第１の伝送線路２１、第
２の伝送線路２２及びキャパシタ２５を介し、信号出力
端子２７より増幅されたＲＦ信号が出力される。
信号入力端子２より入力された高周波信号（以下、ＲＦ
信号と称す）はキャパシタ３を介し、ＦＥＴ１のゲート
に伝達される。ＦＥＴ１のゲートには、通常ゲートバイ
アス端子１１４に印加される電圧Ｖg0、及び抵抗Ｒ12及
び抵抗Ｒ13により次式(1) から定まる分圧電圧、即ちゲ
ート電圧Ｖg1が印加されている。 Ｖg1＝Ｖg0（Ｒ13／（Ｒ12＋Ｒ13）） …(1) さらにＦＥＴ１のドレインにはドレインバイアス端子２
６よりドレイン電圧Ｖddが印加されている。よってＦＥ
Ｔ１のソース・ドレイン間に、ドレイン電圧Ｖdd、ゲー
ト電圧Ｖg1、及びＦＥＴ１のＤＣ特性より定まるドレイ
ン電流Ｉd1が流れることにより、ＦＥＴ１のゲートに入
力されたＲＦ信号は増幅され、第１の伝送線路２１、第
２の伝送線路２２及びキャパシタ２５を介し、信号出力
端子２７より増幅されたＲＦ信号が出力される。
【０００５】図８は、上記ＦＥＴ１のドレイン電流Ｉd
とゲート電圧Ｖg のＤＣ特性を示している。ＦＥＴ１の
ドレイン電流Ｉd1は、ＦＥＴ１のしきい値電圧Ｖth、利
得係数Ｋ、及びゲート電圧Ｖg1より近似的に次式(2) に
より定められる。 Ｉd1＝Ｋ（Ｖg1−Ｖth）2 …(2) 図７に示すゲートバイアス回路の構成によると、式(2)
におけるゲート電圧Ｖg1は、式(1) により決まる固定の
ゲート電圧値であり、上で述べた増幅動作は、式(1) ，
(2) によるドレイン電流Ｉd1の状態で行われる。
とゲート電圧Ｖg のＤＣ特性を示している。ＦＥＴ１の
ドレイン電流Ｉd1は、ＦＥＴ１のしきい値電圧Ｖth、利
得係数Ｋ、及びゲート電圧Ｖg1より近似的に次式(2) に
より定められる。 Ｉd1＝Ｋ（Ｖg1−Ｖth）2 …(2) 図７に示すゲートバイアス回路の構成によると、式(2)
におけるゲート電圧Ｖg1は、式(1) により決まる固定の
ゲート電圧値であり、上で述べた増幅動作は、式(1) ，
(2) によるドレイン電流Ｉd1の状態で行われる。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
におけるゲートバイアス回路は以上のように構成されて
おり、ＦＥＴのゲート電極に印加される電圧Ｖg1は、Ｖ
g0が一定の場合、固定された電圧値となる。ところが、
従来の半導体集積回路では、ＦＥＴ１におけるｎ型活性
層３２の不純物濃度や層厚、あるいはゲート電極３３の
長さ等を、ウエハ間，ロット間で全く等しく製造するこ
とは不可能であり、式(2) のＩd1＝Ｋ（Ｖg1−Ｖth）2
におけるしきい値電圧Ｖth、利得係数Ｋ値などに素子間
のばらつきが存在する。このため、ドレイン電流Ｉd に
ばらつきが生じ、図８の実線のＤＣ特性によって増幅動
作点Ｑを得るように設計されているものが、例えば図８
の破線ａの特性となると増幅動作点は点Ｑ1 、図８の破
線ｂの特性となると増幅動作点は点Ｑ2 となり、半導体
集積回路チップ間で、その入出力特性などの高周波特性
がばらつくという問題点があった。
におけるゲートバイアス回路は以上のように構成されて
おり、ＦＥＴのゲート電極に印加される電圧Ｖg1は、Ｖ
g0が一定の場合、固定された電圧値となる。ところが、
従来の半導体集積回路では、ＦＥＴ１におけるｎ型活性
層３２の不純物濃度や層厚、あるいはゲート電極３３の
長さ等を、ウエハ間，ロット間で全く等しく製造するこ
とは不可能であり、式(2) のＩd1＝Ｋ（Ｖg1−Ｖth）2
におけるしきい値電圧Ｖth、利得係数Ｋ値などに素子間
のばらつきが存在する。このため、ドレイン電流Ｉd に
ばらつきが生じ、図８の実線のＤＣ特性によって増幅動
作点Ｑを得るように設計されているものが、例えば図８
の破線ａの特性となると増幅動作点は点Ｑ1 、図８の破
線ｂの特性となると増幅動作点は点Ｑ2 となり、半導体
集積回路チップ間で、その入出力特性などの高周波特性
がばらつくという問題点があった。
【０００７】本発明は上記のような問題点を解消するた
めになされたもので、半導体集積回路を構成するＦＥＴ
のドレイン電流値のばらつきにかかわりなく、該半導体
集積回路の各ＦＥＴの動作電流値が常に一定となるよう
なゲートバイアス回路を有する半導体集積回路を提供す
ることを目的としている。
めになされたもので、半導体集積回路を構成するＦＥＴ
のドレイン電流値のばらつきにかかわりなく、該半導体
集積回路の各ＦＥＴの動作電流値が常に一定となるよう
なゲートバイアス回路を有する半導体集積回路を提供す
ることを目的としている。
【０００８】
【課題を解決するための手段】本発明に係る半導体集積
回路は、増幅動作を行う第１のＦＥＴと同一構造でかつ
総ゲート幅の小さい第２のＦＥＴを同一チップ内のゲー
トバイアス回路の一構成素子として配置し、該第２のＦ
ＥＴのドレイン電流と、該第２のＦＥＴのドレイン端，
ソース端に接続する抵抗、あるいはさらに該抵抗と直列
に接続するダイオードとから決定される電流値を、上記
第１のＦＥＴのゲートバイアス電圧となるようバイアス
回路を構成したものである。
回路は、増幅動作を行う第１のＦＥＴと同一構造でかつ
総ゲート幅の小さい第２のＦＥＴを同一チップ内のゲー
トバイアス回路の一構成素子として配置し、該第２のＦ
ＥＴのドレイン電流と、該第２のＦＥＴのドレイン端，
ソース端に接続する抵抗、あるいはさらに該抵抗と直列
に接続するダイオードとから決定される電流値を、上記
第１のＦＥＴのゲートバイアス電圧となるようバイアス
回路を構成したものである。
【０００９】また、本発明に係る半導体集積回路は、上
記ゲートバイアス回路を構成する第２のＦＥＴを、上記
第１のＦＥＴの近傍に、ゲートフィンガー方向を平行に
するよう配置し、この第２のＦＥＴのバイアスパッド
を、そのソース端より、もしくはその一端を該ソース端
に接続した抵抗、及びその一端をそのゲート端に接続し
た抵抗が接続される接続点より、外側のチップ周辺部に
配置するようにしたものである。
記ゲートバイアス回路を構成する第２のＦＥＴを、上記
第１のＦＥＴの近傍に、ゲートフィンガー方向を平行に
するよう配置し、この第２のＦＥＴのバイアスパッド
を、そのソース端より、もしくはその一端を該ソース端
に接続した抵抗、及びその一端をそのゲート端に接続し
た抵抗が接続される接続点より、外側のチップ周辺部に
配置するようにしたものである。
【００１０】
【作用】この発明においては、増幅動作を行う第１のＦ
ＥＴと同一構造でかつ総ゲート幅の小さい第２のＦＥＴ
を同一チップ内に近接して、ゲートバイアス回路の一構
成素子として配置し、上記第２のＦＥＴのドレイン電流
Ｉd2と抵抗値等により得られるドレイン端の電圧値を、
上記第１のＦＥＴのゲートバイアス電圧となるよう構成
したから、ＩＣチップ間で第１のＦＥＴのＤＣ特性がば
らついた場合、該ＦＥＴ１の近傍に同一プロセスにより
作製された上記第２のＦＥＴにおいても同様にＤＣ特性
がばらつくこととなる。即ち、第１のＦＥＴの飽和電流
値Ｉdss1が所定値より大きいと、第２のＦＥＴのドレイ
ン電流Ｉd2も増加し、このドレイン電流Ｉd2と抵抗Ｒに
よる電圧降下も増加するため、ゲートバイアス電圧Ｖg1
が負方向にシフトし、また第１のＦＥＴの飽和電流値Ｉ
dss1が所定の値より小さいと、第２のＦＥＴのドレイン
電流Ｉd2が減少し、このドレイン電流Ｉd2と抵抗Ｒによ
る電圧降下が減少するため、ゲートバイアス電圧Ｖg1が
正方向にシフトする。この第２のＦＥＴの動作により上
記第１のＦＥＴの動作点が所定の値に補償されるので、
ＦＥＴのドレイン電流値のばらつきにかかわりなく、上
記半導体集積回路における第１のＦＥＴの動作電流値Ｉ
d1を常に一定にすることができ、入力出力特性などの高
周波特性をＩＣチップ間で均一にすることができる。
ＥＴと同一構造でかつ総ゲート幅の小さい第２のＦＥＴ
を同一チップ内に近接して、ゲートバイアス回路の一構
成素子として配置し、上記第２のＦＥＴのドレイン電流
Ｉd2と抵抗値等により得られるドレイン端の電圧値を、
上記第１のＦＥＴのゲートバイアス電圧となるよう構成
したから、ＩＣチップ間で第１のＦＥＴのＤＣ特性がば
らついた場合、該ＦＥＴ１の近傍に同一プロセスにより
作製された上記第２のＦＥＴにおいても同様にＤＣ特性
がばらつくこととなる。即ち、第１のＦＥＴの飽和電流
値Ｉdss1が所定値より大きいと、第２のＦＥＴのドレイ
ン電流Ｉd2も増加し、このドレイン電流Ｉd2と抵抗Ｒに
よる電圧降下も増加するため、ゲートバイアス電圧Ｖg1
が負方向にシフトし、また第１のＦＥＴの飽和電流値Ｉ
dss1が所定の値より小さいと、第２のＦＥＴのドレイン
電流Ｉd2が減少し、このドレイン電流Ｉd2と抵抗Ｒによ
る電圧降下が減少するため、ゲートバイアス電圧Ｖg1が
正方向にシフトする。この第２のＦＥＴの動作により上
記第１のＦＥＴの動作点が所定の値に補償されるので、
ＦＥＴのドレイン電流値のばらつきにかかわりなく、上
記半導体集積回路における第１のＦＥＴの動作電流値Ｉ
d1を常に一定にすることができ、入力出力特性などの高
周波特性をＩＣチップ間で均一にすることができる。
【００１１】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１はこの発明の第１の実施例による半導体
集積回路を示す等価回路図であり、図７〜図９と同一符
号は同一又は相当部分を示し、増幅用の第１の電界効果
トランジスタとしてのＦＥＴ１に対し、４はこのＦＥＴ
１のゲートバイアス用電界効果トランジスタとしての第
２のＦＥＴであり、ＦＥＴ１と同一構造でかつ総ゲート
幅がＦＥＴ１より２桁ないし４桁小さく、同一チップ内
に近接して配置されている。また、９はＦＥＴ４のバイ
アス印加端子で、５〜８は第１〜第４の抵抗Ｒ1 〜Ｒ4
である。
る。 実施例１．図１はこの発明の第１の実施例による半導体
集積回路を示す等価回路図であり、図７〜図９と同一符
号は同一又は相当部分を示し、増幅用の第１の電界効果
トランジスタとしてのＦＥＴ１に対し、４はこのＦＥＴ
１のゲートバイアス用電界効果トランジスタとしての第
２のＦＥＴであり、ＦＥＴ１と同一構造でかつ総ゲート
幅がＦＥＴ１より２桁ないし４桁小さく、同一チップ内
に近接して配置されている。また、９はＦＥＴ４のバイ
アス印加端子で、５〜８は第１〜第４の抵抗Ｒ1 〜Ｒ4
である。
【００１２】次に、ＦＥＴ１のゲートバイアス回路の構
成について説明する。上記ＦＥＴ４のゲート端を抵抗Ｒ
3 を介してＦＥＴ４のバイアス印加端子９に接続すると
ともに、このゲート端を抵抗Ｒ4 を介して接地面１０に
接続する。またＦＥＴ４のソース端を抵抗Ｒ1 を介して
上記バイアス印加端子９に接続する。さらにＦＥＴ４の
ドレイン端を抵抗Ｒ2 を介して接地面１０に接続すると
ともに、このドレイン端を上記ＦＥＴ１のゲートバイア
ス端子に接続する。ＦＥＴ１のドレイン側は、第１の伝
送線路２１、第２の伝送線路２２、インダクタ２３、キ
ャパシタ２４，２５、ドレインバイアス端子２６及び信
号出力端子２７により、従来例と同様に接続されてい
る。
成について説明する。上記ＦＥＴ４のゲート端を抵抗Ｒ
3 を介してＦＥＴ４のバイアス印加端子９に接続すると
ともに、このゲート端を抵抗Ｒ4 を介して接地面１０に
接続する。またＦＥＴ４のソース端を抵抗Ｒ1 を介して
上記バイアス印加端子９に接続する。さらにＦＥＴ４の
ドレイン端を抵抗Ｒ2 を介して接地面１０に接続すると
ともに、このドレイン端を上記ＦＥＴ１のゲートバイア
ス端子に接続する。ＦＥＴ１のドレイン側は、第１の伝
送線路２１、第２の伝送線路２２、インダクタ２３、キ
ャパシタ２４，２５、ドレインバイアス端子２６及び信
号出力端子２７により、従来例と同様に接続されてい
る。
【００１３】次に動作について説明する。信号入力端子
２より入力されたＲＦ信号は、キャパシタ３を介し、Ｆ
ＥＴ１のゲート端に伝達される。このＦＥＴ１のゲート
端に入力されたＲＦ信号は増幅され、ＦＥＴ１のドレイ
ン端より伝送線路２１、伝送線路２２、及びキャパシタ
２５を介し、信号出力端子２７より出力される。
２より入力されたＲＦ信号は、キャパシタ３を介し、Ｆ
ＥＴ１のゲート端に伝達される。このＦＥＴ１のゲート
端に入力されたＲＦ信号は増幅され、ＦＥＴ１のドレイ
ン端より伝送線路２１、伝送線路２２、及びキャパシタ
２５を介し、信号出力端子２７より出力される。
【００１４】上に述べたＲＦ信号の増幅動作の場合のＦ
ＥＴ１の動作点について、次に詳細に説明する。なおＦ
ＥＴ１及びＦＥＴ４の断面構造の一例は図９に示すもの
と同じである。ＦＥＴ４のゲート端（Ｇ）には、バイア
ス印加端子９に印加される電圧Ｖbb、抵抗Ｒ3 （７）及
び抵抗Ｒ4 （８）により次式(3) から定まる分圧電圧Ｖ
g2がゲート電圧として印加されている。 Ｖg2＝Ｖbb（Ｒ4 ／（Ｒ3 ＋Ｒ4 ）） …(3) さらにバイアス電圧Ｖbbは、抵抗Ｒ2 （６）、ＦＥＴ４
のドレイン（Ｄ）とソース（Ｓ）間，及び抵抗Ｒ1
（５）の直列接続部分にも印加されている。ＦＥＴ４の
ドレイン・ソース間電流Ｉd22 とバイアス電圧Ｖbbは、
図３の実線ａに示すようなＤＣ特性となり、式(3) より
定まるゲート電圧Ｖg2がＦＥＴ４のゲート端に印加さ
れ、これによりＦＥＴ４のドレイン電流Ｉd2が決定され
る。さらにＦＥＴ４のドレイン端はこのドレイン端と抵
抗Ｒ2 （６）の間よりＦＥＴ１のゲート電極に接続され
ているので、このＦＥＴ１のゲートバイアス電圧Ｖg1は
次式(4)により定められる。 Ｖg1＝Ｉd2・Ｒ2 …(4) ＦＥＴ１における動作点はこの式(4) より定まるゲート
電圧Ｖg1となり、増幅動作を行う。
ＥＴ１の動作点について、次に詳細に説明する。なおＦ
ＥＴ１及びＦＥＴ４の断面構造の一例は図９に示すもの
と同じである。ＦＥＴ４のゲート端（Ｇ）には、バイア
ス印加端子９に印加される電圧Ｖbb、抵抗Ｒ3 （７）及
び抵抗Ｒ4 （８）により次式(3) から定まる分圧電圧Ｖ
g2がゲート電圧として印加されている。 Ｖg2＝Ｖbb（Ｒ4 ／（Ｒ3 ＋Ｒ4 ）） …(3) さらにバイアス電圧Ｖbbは、抵抗Ｒ2 （６）、ＦＥＴ４
のドレイン（Ｄ）とソース（Ｓ）間，及び抵抗Ｒ1
（５）の直列接続部分にも印加されている。ＦＥＴ４の
ドレイン・ソース間電流Ｉd22 とバイアス電圧Ｖbbは、
図３の実線ａに示すようなＤＣ特性となり、式(3) より
定まるゲート電圧Ｖg2がＦＥＴ４のゲート端に印加さ
れ、これによりＦＥＴ４のドレイン電流Ｉd2が決定され
る。さらにＦＥＴ４のドレイン端はこのドレイン端と抵
抗Ｒ2 （６）の間よりＦＥＴ１のゲート電極に接続され
ているので、このＦＥＴ１のゲートバイアス電圧Ｖg1は
次式(4)により定められる。 Ｖg1＝Ｉd2・Ｒ2 …(4) ＦＥＴ１における動作点はこの式(4) より定まるゲート
電圧Ｖg1となり、増幅動作を行う。
【００１５】このような本実施例１では、ＩＣチップ間
でＦＥＴ１のＤＣ特性がばらつき、そのドレイン・ソー
ス間電流が設計値より大きい場合には、図８の破線ａの
ようなＤＣ特性となり、ＦＥＴ１のドレイン電流に比例
したＦＥＴ４のドレイン・ソース間電流Ｉd2も大きい。
このため、式(4) のＶg1＝Ｉd2・Ｒ2 より定まるＦＥＴ
2 （４）のドレイン端電圧、即ちＦＥＴ１のゲートバイ
アス電圧も規定のバイアス電圧Ｖbb（＝−Ｖgg）を印加
した場合、Ｖg1からＶg1' へ、即ち負方向にシフトし
て、ＦＥＴ１の動作点を所定の設計値Ｉd1に補償するこ
とができる。
でＦＥＴ１のＤＣ特性がばらつき、そのドレイン・ソー
ス間電流が設計値より大きい場合には、図８の破線ａの
ようなＤＣ特性となり、ＦＥＴ１のドレイン電流に比例
したＦＥＴ４のドレイン・ソース間電流Ｉd2も大きい。
このため、式(4) のＶg1＝Ｉd2・Ｒ2 より定まるＦＥＴ
2 （４）のドレイン端電圧、即ちＦＥＴ１のゲートバイ
アス電圧も規定のバイアス電圧Ｖbb（＝−Ｖgg）を印加
した場合、Ｖg1からＶg1' へ、即ち負方向にシフトし
て、ＦＥＴ１の動作点を所定の設計値Ｉd1に補償するこ
とができる。
【００１６】また逆にＦＥＴ１のドレイン・ソース間電
流が設計値より小さい場合には、そのＤＣ特性は図８の
破線ｂのようなＤＣ特性となり、ＦＥＴ４のドレイン・
ソース間電流Ｉd22 も小さいことから、式(4) より定ま
るＦＥＴ４のドレイン端電圧、即ちＦＥＴ１のゲートバ
イアス電圧も規定のバイアス電圧Ｖbb（＝−Ｖgg）を印
加した場合、Ｖg1からＶg1''へ、即ち正方向にシフトす
るので、同様にＦＥＴ１の動作点を所定の設計値Ｉd1に
補償することができる。
流が設計値より小さい場合には、そのＤＣ特性は図８の
破線ｂのようなＤＣ特性となり、ＦＥＴ４のドレイン・
ソース間電流Ｉd22 も小さいことから、式(4) より定ま
るＦＥＴ４のドレイン端電圧、即ちＦＥＴ１のゲートバ
イアス電圧も規定のバイアス電圧Ｖbb（＝−Ｖgg）を印
加した場合、Ｖg1からＶg1''へ、即ち正方向にシフトす
るので、同様にＦＥＴ１の動作点を所定の設計値Ｉd1に
補償することができる。
【００１７】ところで従来、特開平２−８４７６４号の
第２図には、ゲートリセス部を有するＭＥＳＦＥＴ用の
ゲートバイアス回路において、本発明と同じくＭＥＳＦ
ＥＴと抵抗とを用い、かつ該ゲートバイアス回路におい
て、増幅用ＦＥＴのゲートリセスエッチングと、ゲート
バイアス用ＦＥＴのリセスエッチングとを同時に行うこ
とにより、リセス深さが所定深さより深く、あるいは浅
くなった場合、増幅用ＦＥＴでは飽和電流が減少、ある
いは増加し、バイアス用ＦＥＴではゲートバイアス電圧
が正方向、あるいは負方向にシフトすることとなり、こ
れにより増幅器のバイアス電位を常に一定にしようとす
るものが記載されている。しかるに、この公報記載のゲ
ートバイアス回路は、上述のように、その製造における
バラツキを補正しようとするもので、しかも両者の回路
図からも明らかなように、回路構成上の違いがあり、こ
の回路構成上の違いはその補償の動作における違いを生
じているものである。即ち、該公報記載の回路では、ゲ
ートバイアス用のＦＥＴ５は、ゲートとソースが短絡さ
れており、ゲート電圧が０Ｖのときのドレイン電流ＩDS
S のみを使っているため、そのゲートバイアス点は抵抗
ＲB2のみによって決まり、ゲートバイアス用ＦＥＴの動
作点としては、図１０におけるＶg ＝０Ｖ上の点しか使
っておらず、ゲート電圧が０Ｖのときのドレイン電流Ｉ
DSS のみを使っている。このＶg ＝０上の点の傾きはプ
ロセスのバラツキによって変わってくるものであり、上
記公報記載のゲートバイアス回路はこれをゲートバイア
ス用ＦＥＴのリセスエッチングを増幅用ＦＥＴのそれと
同時に行うことによって補償しようとするものである
が、これにおいては、バイアス点を任意のバイアス点に
持ってくることができず、両ＦＥＴの動作点が異なるた
め十分な補償が出来ないのに対し、本発明においては、
ゲートバイアス用ＦＥＴ４の動作点として、実際の増幅
用ＦＥＴ１の動作点と同じ電圧電流特性を有する、図１
０のＡの範囲を使っており、これによりＦＥＴ１の動作
の補償をより正確に行うことができるものとなってい
る。
第２図には、ゲートリセス部を有するＭＥＳＦＥＴ用の
ゲートバイアス回路において、本発明と同じくＭＥＳＦ
ＥＴと抵抗とを用い、かつ該ゲートバイアス回路におい
て、増幅用ＦＥＴのゲートリセスエッチングと、ゲート
バイアス用ＦＥＴのリセスエッチングとを同時に行うこ
とにより、リセス深さが所定深さより深く、あるいは浅
くなった場合、増幅用ＦＥＴでは飽和電流が減少、ある
いは増加し、バイアス用ＦＥＴではゲートバイアス電圧
が正方向、あるいは負方向にシフトすることとなり、こ
れにより増幅器のバイアス電位を常に一定にしようとす
るものが記載されている。しかるに、この公報記載のゲ
ートバイアス回路は、上述のように、その製造における
バラツキを補正しようとするもので、しかも両者の回路
図からも明らかなように、回路構成上の違いがあり、こ
の回路構成上の違いはその補償の動作における違いを生
じているものである。即ち、該公報記載の回路では、ゲ
ートバイアス用のＦＥＴ５は、ゲートとソースが短絡さ
れており、ゲート電圧が０Ｖのときのドレイン電流ＩDS
S のみを使っているため、そのゲートバイアス点は抵抗
ＲB2のみによって決まり、ゲートバイアス用ＦＥＴの動
作点としては、図１０におけるＶg ＝０Ｖ上の点しか使
っておらず、ゲート電圧が０Ｖのときのドレイン電流Ｉ
DSS のみを使っている。このＶg ＝０上の点の傾きはプ
ロセスのバラツキによって変わってくるものであり、上
記公報記載のゲートバイアス回路はこれをゲートバイア
ス用ＦＥＴのリセスエッチングを増幅用ＦＥＴのそれと
同時に行うことによって補償しようとするものである
が、これにおいては、バイアス点を任意のバイアス点に
持ってくることができず、両ＦＥＴの動作点が異なるた
め十分な補償が出来ないのに対し、本発明においては、
ゲートバイアス用ＦＥＴ４の動作点として、実際の増幅
用ＦＥＴ１の動作点と同じ電圧電流特性を有する、図１
０のＡの範囲を使っており、これによりＦＥＴ１の動作
の補償をより正確に行うことができるものとなってい
る。
【００１８】また、特開平２−１０１８０８号の第２図
に、やはり第１のＦＥＴのゲートバイアス回路に第２の
ＦＥＴを設け、第１の増幅用ＦＥＴの出力信号レベルの
減少とともに、第２のＦＥＴのドレイン電流を増加さ
せ、これにより第１のＦＥＴのゲートバイアスを深くさ
せて、ソース・ドレイン電流を減少させ、低信号レベル
での効率を向上させるようにしたものが記載されてい
る。しかるに、この公報記載の回路は、本発明のよう
に、製造プロセスのバラツキを吸収するものではなく、
むしろ、信号の増幅された出力からフィードバック信号
をとってきてゲートにかけ、実動作状態における入力電
力の増加，減少によって出力電力が変化するのを補償す
るものである。従って、第２のＦＥＴは第１のＦＥＴの
近傍に設けると記載されており、また混成集積回路に組
み込んでもよいと記載されているが、近傍に設けること
の効果はコンパクトになるということであり、本発明の
ようにモノリシックに同一基板上に構成したものではな
く、またプロセスのバラツキを同一動作点上で動作させ
ることにより補償するというものでもない。
に、やはり第１のＦＥＴのゲートバイアス回路に第２の
ＦＥＴを設け、第１の増幅用ＦＥＴの出力信号レベルの
減少とともに、第２のＦＥＴのドレイン電流を増加さ
せ、これにより第１のＦＥＴのゲートバイアスを深くさ
せて、ソース・ドレイン電流を減少させ、低信号レベル
での効率を向上させるようにしたものが記載されてい
る。しかるに、この公報記載の回路は、本発明のよう
に、製造プロセスのバラツキを吸収するものではなく、
むしろ、信号の増幅された出力からフィードバック信号
をとってきてゲートにかけ、実動作状態における入力電
力の増加，減少によって出力電力が変化するのを補償す
るものである。従って、第２のＦＥＴは第１のＦＥＴの
近傍に設けると記載されており、また混成集積回路に組
み込んでもよいと記載されているが、近傍に設けること
の効果はコンパクトになるということであり、本発明の
ようにモノリシックに同一基板上に構成したものではな
く、またプロセスのバラツキを同一動作点上で動作させ
ることにより補償するというものでもない。
【００１９】また、特開平２−１５１１０９号の第１図
には、同様のゲートバイアス回路において、ゲートバイ
アスＦＥＴ１２と、抵抗１０ａ，１０ｂ等を用いたもの
が記載されている。しかるに、この回路では、ゲートバ
イアスＦＥＴ１２は抵抗として用いており、上述した特
開平２−８４７６４号の第２図の回路と同様に、ゲート
とドレイン、またはゲートとソースとを直結しているの
は、Ｉd −Ｖg 特性でいうゲート電圧が０Ｖのポイント
のみを使っているものであり、上述のように、両ＦＥＴ
の動作点が異なるため十分な補償が出来ないのに対し、
本発明では、両ＦＥＴ同じ動作点で動作させることによ
って、動作の補償をより正確に行うことができるものと
なっている。
には、同様のゲートバイアス回路において、ゲートバイ
アスＦＥＴ１２と、抵抗１０ａ，１０ｂ等を用いたもの
が記載されている。しかるに、この回路では、ゲートバ
イアスＦＥＴ１２は抵抗として用いており、上述した特
開平２−８４７６４号の第２図の回路と同様に、ゲート
とドレイン、またはゲートとソースとを直結しているの
は、Ｉd −Ｖg 特性でいうゲート電圧が０Ｖのポイント
のみを使っているものであり、上述のように、両ＦＥＴ
の動作点が異なるため十分な補償が出来ないのに対し、
本発明では、両ＦＥＴ同じ動作点で動作させることによ
って、動作の補償をより正確に行うことができるものと
なっている。
【００２０】ここで、上述の特開平２−８４７６４号お
よび特開平２−１５１１０９号における補償のメカニズ
ムと、本実施例１における補償のメカニズムとを比較す
ると以下のようになる。まず、特開平２−８４７６４号
において、図２に示されているＦＥＴ４，ＦＥＴ５のそ
れぞれのドレイン飽和電流をＩdss1, Ｉdss2とすると、
動作状態における増幅用ＦＥＴ４の設定ドレイン電流Ｉ
d1は次式(5) となる。 Ｉd1＝Ｉdss1−ｇｍ1 ・Ｉdss2・Ｒb2 …（５） 上記式（５） においてｇｍ1 はＦＥＴ４の伝達コンダ
クタンスであり、Ｒb2は図２におけるバイアス抵抗ＲB
の抵抗値である。
よび特開平２−１５１１０９号における補償のメカニズ
ムと、本実施例１における補償のメカニズムとを比較す
ると以下のようになる。まず、特開平２−８４７６４号
において、図２に示されているＦＥＴ４，ＦＥＴ５のそ
れぞれのドレイン飽和電流をＩdss1, Ｉdss2とすると、
動作状態における増幅用ＦＥＴ４の設定ドレイン電流Ｉ
d1は次式(5) となる。 Ｉd1＝Ｉdss1−ｇｍ1 ・Ｉdss2・Ｒb2 …（５） 上記式（５） においてｇｍ1 はＦＥＴ４の伝達コンダ
クタンスであり、Ｒb2は図２におけるバイアス抵抗ＲB
の抵抗値である。
【００２１】上記設定ドレイン電流Ｉd1が、ばらつきに
より、その電流特性が異なった場合は、次式(5) ’のよ
うになる。 Ｉd1’＝Ｉdss1’−ｇｍ1 ’・Ｉdss2’・Ｒb2 ≒（１＋δ）Ｉdss1−ｇｍ1 ・（１＋δ）Ｉdss2・Ｒb2 …(5) ’ ここでδは、ばらつきによる変化量であり、このばらつ
きによるドレイン電流の変化分をΔＩd1とすると、ΔＩ
d1は次式(6) で表される。 ΔＩd1＝Ｉd1’−Ｉd1＝δＩdss1−ｇｍ1 ・δＩdss2・Ｒb2 ＝δＩd1 …(6) そして、例えば上記増幅用ＦＥＴ４をＡ級動作させると
きには、Ｉd1を１／２Ｉdss1に設定するため、上記式
(6) は、次式(7) となる。 ΔＩd1＝δ（１／２Ｉdss1） …(7) つまり、上記式(7) から、動作電流Ｉd1をＩdss1の何％
かに設定すると、変化分ΔＩd1だけ動作電流Ｉd1が追随
して変化することがわかる。
より、その電流特性が異なった場合は、次式(5) ’のよ
うになる。 Ｉd1’＝Ｉdss1’−ｇｍ1 ’・Ｉdss2’・Ｒb2 ≒（１＋δ）Ｉdss1−ｇｍ1 ・（１＋δ）Ｉdss2・Ｒb2 …(5) ’ ここでδは、ばらつきによる変化量であり、このばらつ
きによるドレイン電流の変化分をΔＩd1とすると、ΔＩ
d1は次式(6) で表される。 ΔＩd1＝Ｉd1’−Ｉd1＝δＩdss1−ｇｍ1 ・δＩdss2・Ｒb2 ＝δＩd1 …(6) そして、例えば上記増幅用ＦＥＴ４をＡ級動作させると
きには、Ｉd1を１／２Ｉdss1に設定するため、上記式
(6) は、次式(7) となる。 ΔＩd1＝δ（１／２Ｉdss1） …(7) つまり、上記式(7) から、動作電流Ｉd1をＩdss1の何％
かに設定すると、変化分ΔＩd1だけ動作電流Ｉd1が追随
して変化することがわかる。
【００２２】次に、特開平２−１５１１０９号におい
て、図１に示されている増幅用ＦＥＴ６，バイアス用Ｆ
ＥＴ１２のそれぞれのドレイン飽和電流をＩdss1, Ｉds
s2とし、それぞれの伝達コンダクタンスをｇｍ1 ，ｇｍ
2 とすると、上記バイアス用ＦＥＴ１２のピンチオフ電
圧Ｖp2は、近似的に次式(8) で与えられる。 Ｖp2≒−ｇｍ2 ・Ｉdss2 …(8) そして、上記増幅用ＦＥＴ６の設定ドレイン電流Ｉd1
は、ゲートバイアス抵抗１０ａ，１０ｂの抵抗値をＲ10
a,Ｒ10b とすると、次式(9) となる。 Ｉd1＝Ｉdss1＋ｇｍ1 ・Ｖg1 ＝Ｉdss1＋ｇｍ1 ・（Ｒ10a ／Ｒ10a ＋Ｒ10b ）・Ｖp2 ≒Ｉdss1−ｇｍ1 ・（Ｒ10a ／Ｒ10a ＋Ｒ10b ）・ｇｍ2 ・Ｉdss2 …(9) 上記式(9) において上記式(5) と同様に、設定ドレイン
電流Ｉd1が、ばらつきによりその電流特性が異なった場
合は、 Ｉd1’＝Ｉdss1’−ｇｍ1 ’ ・（Ｒ10a ／Ｒ10a ＋Ｒ10b ）・ｇｍ2 ’・Ｉdss2’ ≒（１＋δ）Ｉdss1−ｇｍ1 ・（Ｒ10a ／Ｒ10a ＋Ｒ10b ）・ｇｍ2 ・（１＋δ）Ｉdss2 ＝Ｉd1＋δＩd1 …(9) ’ となり、ばらつきによるドレイン電流の変化分ΔＩd1
は、上記特開平２−８４７６４号における上記式(6) と
同様になり、補償の効果もほぼ同等であることがわか
る。
て、図１に示されている増幅用ＦＥＴ６，バイアス用Ｆ
ＥＴ１２のそれぞれのドレイン飽和電流をＩdss1, Ｉds
s2とし、それぞれの伝達コンダクタンスをｇｍ1 ，ｇｍ
2 とすると、上記バイアス用ＦＥＴ１２のピンチオフ電
圧Ｖp2は、近似的に次式(8) で与えられる。 Ｖp2≒−ｇｍ2 ・Ｉdss2 …(8) そして、上記増幅用ＦＥＴ６の設定ドレイン電流Ｉd1
は、ゲートバイアス抵抗１０ａ，１０ｂの抵抗値をＲ10
a,Ｒ10b とすると、次式(9) となる。 Ｉd1＝Ｉdss1＋ｇｍ1 ・Ｖg1 ＝Ｉdss1＋ｇｍ1 ・（Ｒ10a ／Ｒ10a ＋Ｒ10b ）・Ｖp2 ≒Ｉdss1−ｇｍ1 ・（Ｒ10a ／Ｒ10a ＋Ｒ10b ）・ｇｍ2 ・Ｉdss2 …(9) 上記式(9) において上記式(5) と同様に、設定ドレイン
電流Ｉd1が、ばらつきによりその電流特性が異なった場
合は、 Ｉd1’＝Ｉdss1’−ｇｍ1 ’ ・（Ｒ10a ／Ｒ10a ＋Ｒ10b ）・ｇｍ2 ’・Ｉdss2’ ≒（１＋δ）Ｉdss1−ｇｍ1 ・（Ｒ10a ／Ｒ10a ＋Ｒ10b ）・ｇｍ2 ・（１＋δ）Ｉdss2 ＝Ｉd1＋δＩd1 …(9) ’ となり、ばらつきによるドレイン電流の変化分ΔＩd1
は、上記特開平２−８４７６４号における上記式(6) と
同様になり、補償の効果もほぼ同等であることがわか
る。
【００２３】しかし、本実施例１においては、ＦＥＴ
１，ＦＥＴ４のそれぞれのドレイン飽和電流をＩdss1,
Ｉdss2とすると、動作状態におけるＦＥＴ１の設定ドレ
イン電流Ｉd1は次式(5) となる。 Ｉd1＝Ｉdss1−ｇｍ1 ・Ｉd22 ・Ｒ2 …(10) 上記式(10)においてｇｍ1 はＦＥＴ１の伝達コンダクタ
ンスであり、また、動作状態におけるＦＥＴ４のドレイ
ン・ソース間電流Ｉd22 は次式(11)で表される。
１，ＦＥＴ４のそれぞれのドレイン飽和電流をＩdss1,
Ｉdss2とすると、動作状態におけるＦＥＴ１の設定ドレ
イン電流Ｉd1は次式(5) となる。 Ｉd1＝Ｉdss1−ｇｍ1 ・Ｉd22 ・Ｒ2 …(10) 上記式(10)においてｇｍ1 はＦＥＴ１の伝達コンダクタ
ンスであり、また、動作状態におけるＦＥＴ４のドレイ
ン・ソース間電流Ｉd22 は次式(11)で表される。
【００２４】
【数１】
【００２５】上記式(11)においてｇｍ2 はＦＥＴ４の伝
達コンダクタンスである。上記設定ドレイン電流Ｉd1
が、ばらつきにより、その電流特性が異なった場合は、
次式(10)’のようになる。 Ｉd1’＝Ｉdss1’−ｇｍ1 ’・Ｉd22 ’・Ｒ2 …(10)’ ここで上記各電流値Ｉd1’，Ｉdss1’，ｇｍ1 ’，Ｉd2
2 ’は、設計値Ｉd1，Ｉdss1，ｇｍ1 ，Ｉd22 にそれぞ
ればらつきによる変化量δが含まれたものであり、設計
値Ｉd1とのばらつきによる変化分をΔＩd1とすると、上
記式(11)，(10)’および変化量δより、ΔＩd1は次式(1
2)で表される。
達コンダクタンスである。上記設定ドレイン電流Ｉd1
が、ばらつきにより、その電流特性が異なった場合は、
次式(10)’のようになる。 Ｉd1’＝Ｉdss1’−ｇｍ1 ’・Ｉd22 ’・Ｒ2 …(10)’ ここで上記各電流値Ｉd1’，Ｉdss1’，ｇｍ1 ’，Ｉd2
2 ’は、設計値Ｉd1，Ｉdss1，ｇｍ1 ，Ｉd22 にそれぞ
ればらつきによる変化量δが含まれたものであり、設計
値Ｉd1とのばらつきによる変化分をΔＩd1とすると、上
記式(11)，(10)’および変化量δより、ΔＩd1は次式(1
2)で表される。
【００２６】
【数２】
【００２７】つまり、本実施例１では上記式(12)の第２
項の抵抗Ｒ2 〜Ｒ4 を、ドレイン電流の設計値Ｉd1との
ばらつきによる変化分ΔＩd1を抑えるように選択するこ
とが可能となり、先行技術である特開平２−８４７６４
号，特開平２−１５１１０９号よりも大きな補償効果を
得ることができる。
項の抵抗Ｒ2 〜Ｒ4 を、ドレイン電流の設計値Ｉd1との
ばらつきによる変化分ΔＩd1を抑えるように選択するこ
とが可能となり、先行技術である特開平２−８４７６４
号，特開平２−１５１１０９号よりも大きな補償効果を
得ることができる。
【００２８】以下に、本実施例１における該ＦＥＴ１の
ゲートバイアス回路を含む半導体集積回路の半導体集積
回路チップのチップパターン図の一例を示す。図２にお
いて、図１、図７及び図９と同一符号は同一又は相当部
分を示し、１１はバイアホール、１２は配線金属、１３
は信号入力端子２なる信号入力パッド、１４はバイアス
印加端子９なるバイアスパッド、２０は伝送線路２１，
２２、インダクタ２３、キャパシタ２４，２５、ドレイ
ンバイアス端子２６及び信号出力端子２７などを構成要
素とするＦＥＴ１の出力整合／ドレインバイアス回路で
ある。
ゲートバイアス回路を含む半導体集積回路の半導体集積
回路チップのチップパターン図の一例を示す。図２にお
いて、図１、図７及び図９と同一符号は同一又は相当部
分を示し、１１はバイアホール、１２は配線金属、１３
は信号入力端子２なる信号入力パッド、１４はバイアス
印加端子９なるバイアスパッド、２０は伝送線路２１，
２２、インダクタ２３、キャパシタ２４，２５、ドレイ
ンバイアス端子２６及び信号出力端子２７などを構成要
素とするＦＥＴ１の出力整合／ドレインバイアス回路で
ある。
【００２９】この例におけるゲートバイアス回路は、増
幅用ＦＥＴ１の総ゲート幅より２桁ないし４桁小さいゲ
ート幅を有するゲートバイアス用ＦＥＴ４をＦＥＴ１の
近傍にゲートフィンガー方向を平行となるように配置
し、ＦＥＴ１のソースＳ、ＦＥＴ４のドレインＤに接続
された抵抗Ｒ2 の他端、及びＦＥＴ４のゲートＧに接続
された抵抗Ｒ4 の他端をバイアホール１１により基板裏
面に金属膜より形成した接地面１０に接続し、さらに上
記抵抗Ｒ2 に接続されたＦＥＴ４のドレインＤ端とこの
抵抗Ｒ2 の接続点よりＦＥＴ１のゲートＧ端子に配線金
属１２により短絡し、さらに、ＦＥＴ４のソースＳ端よ
り抵抗Ｒ1 、及びＦＥＴ４のゲートＧ端より抵抗Ｒ3 を
それぞれ介して、抵抗Ｒ1 と抵抗Ｒ3 とが接続された接
続点より外側のチップ周辺部に、バイアスパッド１４を
配置して構成している。
幅用ＦＥＴ１の総ゲート幅より２桁ないし４桁小さいゲ
ート幅を有するゲートバイアス用ＦＥＴ４をＦＥＴ１の
近傍にゲートフィンガー方向を平行となるように配置
し、ＦＥＴ１のソースＳ、ＦＥＴ４のドレインＤに接続
された抵抗Ｒ2 の他端、及びＦＥＴ４のゲートＧに接続
された抵抗Ｒ4 の他端をバイアホール１１により基板裏
面に金属膜より形成した接地面１０に接続し、さらに上
記抵抗Ｒ2 に接続されたＦＥＴ４のドレインＤ端とこの
抵抗Ｒ2 の接続点よりＦＥＴ１のゲートＧ端子に配線金
属１２により短絡し、さらに、ＦＥＴ４のソースＳ端よ
り抵抗Ｒ1 、及びＦＥＴ４のゲートＧ端より抵抗Ｒ3 を
それぞれ介して、抵抗Ｒ1 と抵抗Ｒ3 とが接続された接
続点より外側のチップ周辺部に、バイアスパッド１４を
配置して構成している。
【００３０】このように本実施例によれば、増幅用の第
１のＦＥＴと、この第１のＦＥＴと同一構造でかつ総ゲ
ート幅がこの第１のＦＥＴより小さく同一プロセスによ
り作製したゲートバイアス用第２のＦＥＴを、同一チッ
プ内で近接して構成し、ゲートバイアス回路の一構成素
子として配置し、この第２のＦＥＴのドレイン電流と、
ドレイン端に接続された抵抗により得られるドレイン端
の電圧値を第１のＦＥＴのゲートバイアス電圧となるよ
うにゲートバイアス回路を構成したので、ＩＣチップの
ウェハ間，ロット間で増幅用ＦＥＴのドレイン電流Ｉd
にばらつきが生じた場合、該ＦＥＴ１の近傍に同一プロ
セスにより作製された第２のＦＥＴにおいても同様にば
らつくことから、第１のＦＥＴの動作点が所定の値に補
償され、第１のＦＥＴのドレイン電流値のばらつきにか
かわりなく、半導体集積回路における第１のＦＥＴの動
作電流値Ｉd1を常に一定にすることができ、入力出力特
性などの高周波特性をＩＣチップ間で均一にすることが
できる。
１のＦＥＴと、この第１のＦＥＴと同一構造でかつ総ゲ
ート幅がこの第１のＦＥＴより小さく同一プロセスによ
り作製したゲートバイアス用第２のＦＥＴを、同一チッ
プ内で近接して構成し、ゲートバイアス回路の一構成素
子として配置し、この第２のＦＥＴのドレイン電流と、
ドレイン端に接続された抵抗により得られるドレイン端
の電圧値を第１のＦＥＴのゲートバイアス電圧となるよ
うにゲートバイアス回路を構成したので、ＩＣチップの
ウェハ間，ロット間で増幅用ＦＥＴのドレイン電流Ｉd
にばらつきが生じた場合、該ＦＥＴ１の近傍に同一プロ
セスにより作製された第２のＦＥＴにおいても同様にば
らつくことから、第１のＦＥＴの動作点が所定の値に補
償され、第１のＦＥＴのドレイン電流値のばらつきにか
かわりなく、半導体集積回路における第１のＦＥＴの動
作電流値Ｉd1を常に一定にすることができ、入力出力特
性などの高周波特性をＩＣチップ間で均一にすることが
できる。
【００３１】実施例２．図４はこの発明の第２の実施例
による半導体集積回路を示す等価回路図であり、図１、
図７及び図９と同一符号は同一又は相当部分を示し、Ｆ
ＥＴ１のドレイン側は、図７に示すように、第１の伝送
線路２１、第２の伝送線路２２、インダクタ２３、キャ
パシタ２４，２５、ドレインバイアス端子２６、及び信
号出力端子２７により、従来例と同様に接続されてい
る。
による半導体集積回路を示す等価回路図であり、図１、
図７及び図９と同一符号は同一又は相当部分を示し、Ｆ
ＥＴ１のドレイン側は、図７に示すように、第１の伝送
線路２１、第２の伝送線路２２、インダクタ２３、キャ
パシタ２４，２５、ドレインバイアス端子２６、及び信
号出力端子２７により、従来例と同様に接続されてい
る。
【００３２】本実施例２のゲートバイアス回路は、ＦＥ
Ｔ４のソースＳとバイアス印加端子９との間に上記実施
例１における抵抗Ｒ1 （５）はなく、ＦＥＴ４のソース
Ｓを直接バイアス印加端子９に接続し、その他の抵抗Ｒ
2 （２），Ｒ3 （７），Ｒ4（８）、及びＦＥＴ2
（４）は上記実施例１と同様に接続している。
Ｔ４のソースＳとバイアス印加端子９との間に上記実施
例１における抵抗Ｒ1 （５）はなく、ＦＥＴ４のソース
Ｓを直接バイアス印加端子９に接続し、その他の抵抗Ｒ
2 （２），Ｒ3 （７），Ｒ4（８）、及びＦＥＴ2
（４）は上記実施例１と同様に接続している。
【００３３】このような本実施例２の回路の動作は、上
記実施例１のそれとほぼ同様であり、ＦＥＴ2 （４）の
ドレイン・ソース間電流Ｉd22 とバイアス電圧Ｖbb間の
ＤＣ特性は、図３の破線(b) に示すような特性となり、
上記式(3) よりゲート電圧Ｖg2がＦＥＴ４のゲートに印
加されている実施例１と同様に、上記式(4) によりＦＥ
Ｔ１のゲートバイアス電圧Ｖg1の動作点においてＦＥＴ
１が増幅動作を行う。このように実施例２においても、
上記実施例１と同様な効果を奏する。
記実施例１のそれとほぼ同様であり、ＦＥＴ2 （４）の
ドレイン・ソース間電流Ｉd22 とバイアス電圧Ｖbb間の
ＤＣ特性は、図３の破線(b) に示すような特性となり、
上記式(3) よりゲート電圧Ｖg2がＦＥＴ４のゲートに印
加されている実施例１と同様に、上記式(4) によりＦＥ
Ｔ１のゲートバイアス電圧Ｖg1の動作点においてＦＥＴ
１が増幅動作を行う。このように実施例２においても、
上記実施例１と同様な効果を奏する。
【００３４】実施例３．図５はこの発明の第３の実施例
による半導体集積回路を示す等価回路図であり、図１、
図７及び図９と同一符号は同一又は相当部分を示し、Ｆ
ＥＴ１のドレイン側は、図７に示す従来例と同様に接続
されている。本実施例３のゲートバイアス回路では、そ
のゲート端及びそのソース側の回路構成は上記実施例１
と同様であり、そのドレイン端は抵抗Ｒ4 と接地面１０
との間にダイオードＤ1 （１１）を挿入し、そのカソー
ドを抵抗Ｒ4 に、そのアノードを接地面１０に接続して
構成する。
による半導体集積回路を示す等価回路図であり、図１、
図７及び図９と同一符号は同一又は相当部分を示し、Ｆ
ＥＴ１のドレイン側は、図７に示す従来例と同様に接続
されている。本実施例３のゲートバイアス回路では、そ
のゲート端及びそのソース側の回路構成は上記実施例１
と同様であり、そのドレイン端は抵抗Ｒ4 と接地面１０
との間にダイオードＤ1 （１１）を挿入し、そのカソー
ドを抵抗Ｒ4 に、そのアノードを接地面１０に接続して
構成する。
【００３５】本実施例３において、ＦＥＴ４のドレイン
・ソース間電流Ｉd22 とバイアス電圧Ｖbb間の特性は、
図３の実線(c) に示すような特性となり、実施例１，２
で述べたものと同様に、ＦＥＴ１のゲートバイアス電圧
Ｖg1の動作点を定めて増幅動作を行う。本実施例では上
記実施例１，２と異なり、図中(c) に示すオフセット電
圧Ｖosを有したＤＣ特性となり、Ｖg1の設定電圧範囲を
上記実施例１，２と変えることができる。
・ソース間電流Ｉd22 とバイアス電圧Ｖbb間の特性は、
図３の実線(c) に示すような特性となり、実施例１，２
で述べたものと同様に、ＦＥＴ１のゲートバイアス電圧
Ｖg1の動作点を定めて増幅動作を行う。本実施例では上
記実施例１，２と異なり、図中(c) に示すオフセット電
圧Ｖosを有したＤＣ特性となり、Ｖg1の設定電圧範囲を
上記実施例１，２と変えることができる。
【００３６】実施例４．図６はこの発明の第４の実施例
による半導体集積回路を示す等価回路図であり、図１、
図７及び図９と同一符号は同一又は相当部分を示し、Ｆ
ＥＴ１のドレイン側は、図７に示すように、従来例と同
様に接続され、ＦＥＴ４のゲート端及びソース端の接続
は上記実施例２と同様であり、そのドレイン端は抵抗Ｒ
4 （６）と接地面１０との間にダイオードＤ1 （１１）
を挿入し、そのカソードを抵抗Ｒ4 に、そのアノードを
接地面１０に接続してゲートバイアス回路を構成する。
本実施例４の動作については上記実施例３と同様であ
る。
による半導体集積回路を示す等価回路図であり、図１、
図７及び図９と同一符号は同一又は相当部分を示し、Ｆ
ＥＴ１のドレイン側は、図７に示すように、従来例と同
様に接続され、ＦＥＴ４のゲート端及びソース端の接続
は上記実施例２と同様であり、そのドレイン端は抵抗Ｒ
4 （６）と接地面１０との間にダイオードＤ1 （１１）
を挿入し、そのカソードを抵抗Ｒ4 に、そのアノードを
接地面１０に接続してゲートバイアス回路を構成する。
本実施例４の動作については上記実施例３と同様であ
る。
【００３７】上記実施例３，４においては、ダイオード
Ｄ1 （１１）を１個接続した場合について述べたが、２
以上の複数個のダイオードを使用し、オフセット電圧Ｖ
osをｎ個のダイオードでｎ・Ｖbi〔Ｖ〕と設定可能であ
る。ダイオードをＧａＡｓ基板を用いたショットキダイ
オードで形成した場合、Ｖbi＝０．６〜０．７５〔Ｖ〕
程度が得られている。
Ｄ1 （１１）を１個接続した場合について述べたが、２
以上の複数個のダイオードを使用し、オフセット電圧Ｖ
osをｎ個のダイオードでｎ・Ｖbi〔Ｖ〕と設定可能であ
る。ダイオードをＧａＡｓ基板を用いたショットキダイ
オードで形成した場合、Ｖbi＝０．６〜０．７５〔Ｖ〕
程度が得られている。
【００３８】実施例５．なお上記実施例では、増幅用Ｆ
ＥＴ１を１段として用いる１段増幅器の場合について述
べたが、これを多段接続して多段増幅器の構成とした場
合についても各段に該補償回路を各々設けることにより
同様の効果を奏することができる。
ＥＴ１を１段として用いる１段増幅器の場合について述
べたが、これを多段接続して多段増幅器の構成とした場
合についても各段に該補償回路を各々設けることにより
同様の効果を奏することができる。
【００３９】
【発明の効果】以上のように本発明によれば、増幅用Ｆ
ＥＴと同一構造でかつ総ゲート幅の小さいゲートバイア
ス用ＦＥＴを同一チップ内に近接して構成して、ゲート
バイアス回路の一構成素子として配置し、ゲートバイア
ス用ＦＥＴのドレイン電流Ｉd2とこのＦＥＴのソース端
もしくはドレイン端に接続する抵抗値、あるいは上記抵
抗と直列に接続するダイオードとから決定される電圧値
を、増幅用ＦＥＴのゲートバイアス電圧となるようゲー
トバイアス回路を構成したので、ＩＣチップ間で増幅用
ＦＥＴのＤＣ特性がばらついた場合、該ＦＥＴの近傍に
同一プロセスにより作製された上記ゲートバイアス用Ｆ
ＥＴにおいても同様にばらつくことにより、ＦＥＴのド
レイン電流値のばらつきにかかわりなく、上記半導体集
積回路における増幅用ＦＥＴの動作電流値Ｉd1を常に一
定にすることができ、入出力特性などの高周波特性をＩ
Ｃチップ間で均一にすることができ、ＩＣチップ間で均
一な特性の半導体集積回路を得ることができる効果があ
る。
ＥＴと同一構造でかつ総ゲート幅の小さいゲートバイア
ス用ＦＥＴを同一チップ内に近接して構成して、ゲート
バイアス回路の一構成素子として配置し、ゲートバイア
ス用ＦＥＴのドレイン電流Ｉd2とこのＦＥＴのソース端
もしくはドレイン端に接続する抵抗値、あるいは上記抵
抗と直列に接続するダイオードとから決定される電圧値
を、増幅用ＦＥＴのゲートバイアス電圧となるようゲー
トバイアス回路を構成したので、ＩＣチップ間で増幅用
ＦＥＴのＤＣ特性がばらついた場合、該ＦＥＴの近傍に
同一プロセスにより作製された上記ゲートバイアス用Ｆ
ＥＴにおいても同様にばらつくことにより、ＦＥＴのド
レイン電流値のばらつきにかかわりなく、上記半導体集
積回路における増幅用ＦＥＴの動作電流値Ｉd1を常に一
定にすることができ、入出力特性などの高周波特性をＩ
Ｃチップ間で均一にすることができ、ＩＣチップ間で均
一な特性の半導体集積回路を得ることができる効果があ
る。
【図１】この発明の第１の実施例による半導体集積回路
の等価回路図である。
の等価回路図である。
【図２】実施例１の半導体集積回路のチップパターンの
一例を示す図である。
一例を示す図である。
【図３】ゲートバイアス用電界効果トランジスタのドレ
イン・ソース間電流Ｉd22 とバイアス電圧ＶbbのＩ−Ｖ
特性例を示す図である。
イン・ソース間電流Ｉd22 とバイアス電圧ＶbbのＩ−Ｖ
特性例を示す図である。
【図４】この発明の第２の実施例による半導体集積回路
の等価回路図である。
の等価回路図である。
【図５】この発明の第３の実施例による半導体集積回路
の等価回路図である。
の等価回路図である。
【図６】この発明の第４の実施例による半導体集積回路
の等価回路図である。
の等価回路図である。
【図７】従来のゲートバイアス回路を用いた半導体集積
回路の等価回路図である。
回路の等価回路図である。
【図８】増幅用電界効果トランジスタのドレイン・ソー
ス間電流Ｉd とゲート電圧ＶgのＩ−Ｖ特性を示す図で
ある。
ス間電流Ｉd とゲート電圧ＶgのＩ−Ｖ特性を示す図で
ある。
【図９】従来の１段増幅器の電界効果トランジスタの構
造を示す要部断面図である。
造を示す要部断面図である。
【図１０】従来のゲートバイアス用電界効果トランジス
タのドレイン・ソース間電流Ｉdとゲート電圧Ｖg のＩ
−Ｖ特性例を示す図である。
タのドレイン・ソース間電流Ｉdとゲート電圧Ｖg のＩ
−Ｖ特性例を示す図である。
１ 増幅用ＦＥＴ（ＦＥＴ1 ） ２ 信号入力端子 ３ キャパシタ ４ ゲートバイアス用ＦＥＴ（ＦＥＴ2 ） ９ バイアス印加端子 １０ 接地面 １１ バイアホール １２ 配線金属 １３ 信号入力パッド １４ バイアスパッド １５ ゲートバイアス端子 ２０ 出力整合／ドレインバイアス回路 ２１ 第１の伝送線路 ２２ 第２の伝送線路 ２３ インダクタ ２４ キャパシタ ２５ キャパシタ ２６ ドレインバイアス端子 ２７ 信号出力端子 ３１ ＧａＡｓ基板 ３２ 活性層（ｎ層） ３３ ゲート電極 ３４ ソース領域（ｎ+ 層） ３５ ドレイン領域（ｎ+ 層） ３６ ソース電極 ３７ ドレイン電極 Ｒ1 〜Ｒ6 抵抗 Ｄ1 ダイオード
Claims (8)
- 【請求項１】 半導体基板の一表面上に、トランジス
タ、抵抗、キャパシタ、伝送線路などの構成要素をモノ
リシックに集積化して構成してなる半導体集積回路にお
いて、 ソース，ゲート，ドレインを有し、増幅動作を行う第１
の電界効果トランジスタと、 該第１の電界効果トランジスタより総ゲート幅が小さ
く、該第１の電界効果トランジスタと同一プロセスによ
り作製した第２の電界効果トランジスタとを備え、 該第２の電界効果トランジスタのソース端を、第１の抵
抗を介して該第２の電界効果トランジスタのバイアス印
加端子に接続し、 上記第２の電界効果トランジスタのゲート端を、第３の
抵抗を介して上記バイアス印加端子に接続するととも
に、第４の抵抗を介して接地に接続し、 上記第２の電界効果トランジスタのドレイン端を第２の
抵抗を介して接地に接続するとともに、上記第１の電界
効果トランジスタのゲートバイアス端子に接続し、 上記第１の電界効果トランジスタの動作電流値を上記第
２の電界効果トランジスタのドレイン端電圧により補償
するようゲートバイアス回路を構成してなることを特徴
とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 上記第２の電界効果トランジスタのソース端を、第１の
抵抗を介してでなく、直接該第２の電界効果トランジス
タのバイアス印加端子に接続してなることを特徴とする
半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 上記第２の電界効果トランジスタの上記第１の電界効果
トランジスタのゲートバイアス端子に接続されたドレイ
ン端と、上記第２の抵抗との間、またはこの第２の抵抗
と上記接地面との間に少なくとも１つのダイオードを挿
入接続してなることを特徴とする半導体集積回路。 - 【請求項４】 請求項２記載の半導体集積回路におい
て、 上記第２の電界効果トランジスタの上記第１の電界効果
トランジスタのゲートバイアス端子に接続されたドレイ
ン端と、上記第２の抵抗との間、またはこの第２の抵抗
と上記接地面との間に少なくとも１つのダイオードを挿
入接続してなることを特徴とする半導体集積回路。 - 【請求項５】 請求項１に記載の半導体集積回路におい
て、 上記第２の電界効果トランジスタを、上記第１の電界効
果トランジスタの近傍にゲートフィンガー方向を平行に
するよう配置し、 上記第２の電界効果トランジスタのバイアス印加端子な
るバイアスパッドを、その一端を上記第２の電界効果ト
ランジスタのソース端に接続した第１の抵抗、及びその
一端をそのゲート端に接続した第３の抵抗が接続される
接続点より、外側のチップ周辺部に配置したことを特徴
とする半導体集積回路。 - 【請求項６】 請求項２に記載の半導体集積回路におい
て、 上記第２の電界効果トランジスタを、上記第１の電界効
果トランジスタの近傍にゲートフィンガー方向を平行に
するよう配置し、 上記第２の電界効果トランジスタのバイアス印加端子な
るバイアスパッドを、その一端を上記第２の電界効果ト
ランジスタのソース端、及びその一端をそのゲート端に
接続した第３の抵抗が接続される接続点より、外側のチ
ップ周辺部に配置したことを特徴とする半導体集積回
路。 - 【請求項７】 請求項３に記載の半導体集積回路におい
て、 上記第２の電界効果トランジスタを、上記第１の電界効
果トランジスタの近傍ゲートフィンガー方向を平行にす
るよう配置し、 上記第２の電界効果トランジスタのバイアス印加端子な
るバイアスパッドを、その一端を上記第２の電界効果ト
ランジスタのソース端に接続した第１の抵抗、及びその
一端をそのゲート端に接続した第３の抵抗が接続される
接続点より、外側のチップ周辺部に配置したことを特徴
とする半導体集積回路。 - 【請求項８】 請求項４に記載の半導体集積回路におい
て、 上記第２の電界効果トランジスタを、上記第１の電界効
果トランジスタの近傍にゲートフィンガー方向を平行に
するよう配置し、 上記第２の電界効果トランジスタのバイアス印加端子な
るバイアスパッドを、その一端を上記第２の電界効果ト
ランジスタのソース端、及びその一端をそのゲート端に
接続した第３の抵抗が接続される接続点より、外側のチ
ップ周辺部に配置したことを特徴とする半導体集積回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116783A JPH06334445A (ja) | 1993-05-19 | 1993-05-19 | 半導体集積回路 |
| US08/186,924 US5412235A (en) | 1993-05-19 | 1994-01-27 | Monolithic integrated circuit including gate bias transistor controlling the gate bias applied to an amplifying transistor |
| EP94107079A EP0625822B1 (en) | 1993-05-19 | 1994-05-05 | Semiconductor integrated circuit |
| DE69408362T DE69408362T2 (de) | 1993-05-19 | 1994-05-05 | Halbleiterintegrierte Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116783A JPH06334445A (ja) | 1993-05-19 | 1993-05-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334445A true JPH06334445A (ja) | 1994-12-02 |
Family
ID=14695603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5116783A Pending JPH06334445A (ja) | 1993-05-19 | 1993-05-19 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5412235A (ja) |
| EP (1) | EP0625822B1 (ja) |
| JP (1) | JPH06334445A (ja) |
| DE (1) | DE69408362T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6114900A (en) * | 1997-07-04 | 2000-09-05 | Nec Corporation | Manufacturing independent constant current power source |
| JP2008154280A (ja) * | 2008-03-11 | 2008-07-03 | Matsushita Electric Ind Co Ltd | バイアス回路 |
| US7456625B2 (en) | 2002-01-17 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
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|---|---|---|---|---|
| JPH06310547A (ja) * | 1993-02-25 | 1994-11-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5554865A (en) * | 1995-06-07 | 1996-09-10 | Hughes Aircraft Company | Integrated transmit/receive switch/low noise amplifier with dissimilar semiconductor devices |
| GB2317525B (en) * | 1996-09-20 | 2000-11-08 | Nokia Mobile Phones Ltd | A video coding system |
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| KR200211739Y1 (ko) * | 1997-04-12 | 2001-02-01 | 구자홍 | 전력증폭용 에프이티(fet)의 게이트 바이어스 회로 |
| SG83670A1 (en) * | 1997-09-02 | 2001-10-16 | Oki Techno Ct Singapore | A bias stabilization circuit |
| US5973565A (en) * | 1997-09-30 | 1999-10-26 | Samsung Electronics Co., Lt. | DC bias feedback circuit for MESFET bias stability |
| US6304129B1 (en) | 1999-10-08 | 2001-10-16 | Ericsson Inc. | Compensation circuit and method for a power transistor |
| EP1794878A1 (en) | 2004-09-27 | 2007-06-13 | Nederlandse Organisatie voor Toegepast-Natuuurwetenschappelijk Onderzoek TNO | Gate bias generator |
| US7869775B2 (en) | 2006-10-30 | 2011-01-11 | Skyworks Solutions, Inc. | Circuit and method for biasing a gallium arsenide (GaAs) power amplifier |
| KR100819561B1 (ko) * | 2007-01-12 | 2008-04-08 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 신호 종단 방법 |
| EP2184850A1 (en) * | 2008-11-10 | 2010-05-12 | Nederlandse Organisatie voor toegepast-natuurwetenschappelijk Onderzoek TNO | Biased power amplifier |
| US8373508B2 (en) * | 2008-12-24 | 2013-02-12 | Nxp B.V. | Power amplifier |
| JP2013168753A (ja) * | 2012-02-15 | 2013-08-29 | Fujitsu Ltd | 増幅装置および増幅方法 |
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| GB2154819B (en) * | 1984-02-21 | 1987-09-30 | Ferranti Plc | Amplifier circuits |
| JPH0758867B2 (ja) * | 1985-08-13 | 1995-06-21 | 日本電気株式会社 | バイアス回路 |
| JPH0793410B2 (ja) * | 1987-12-28 | 1995-10-09 | 三菱電機株式会社 | 半導体装置 |
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| JPH02151109A (ja) * | 1988-12-01 | 1990-06-11 | Mitsubishi Electric Corp | 半導体増幅回路 |
| JP3033623B2 (ja) * | 1990-11-30 | 2000-04-17 | 日本電気株式会社 | ゲートバイアス制御回路および増幅器 |
-
1993
- 1993-05-19 JP JP5116783A patent/JPH06334445A/ja active Pending
-
1994
- 1994-01-27 US US08/186,924 patent/US5412235A/en not_active Expired - Fee Related
- 1994-05-05 DE DE69408362T patent/DE69408362T2/de not_active Expired - Fee Related
- 1994-05-05 EP EP94107079A patent/EP0625822B1/en not_active Expired - Lifetime
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| US8085028B2 (en) | 2002-01-17 | 2011-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of driving a semiconductor device |
| US8314601B2 (en) | 2002-01-17 | 2012-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0625822A2 (en) | 1994-11-23 |
| DE69408362D1 (de) | 1998-03-12 |
| EP0625822A3 (en) | 1995-04-05 |
| EP0625822B1 (en) | 1998-02-04 |
| DE69408362T2 (de) | 1998-09-24 |
| US5412235A (en) | 1995-05-02 |
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