JPH06334196A - Ｍｏｓ型半導体記憶装置 - Google Patents
Ｍｏｓ型半導体記憶装置Info
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- JPH06334196A JPH06334196A JP5144237A JP14423793A JPH06334196A JP H06334196 A JPH06334196 A JP H06334196A JP 5144237 A JP5144237 A JP 5144237A JP 14423793 A JP14423793 A JP 14423793A JP H06334196 A JPH06334196 A JP H06334196A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 メモリセルの縮小が可能で、かつソース抵抗
を低減することのできるＭＯＳ型半導体記憶装置を提供
する。 【構成】 半導体基板１と、前記半導体基板１上に形成
されたソース領域３とドレイン領域２、及びソース領域
とドレイン領域の間の前記基板の領域上に、前記基板か
ら絶縁されて形成されたゲート手段６，７とをもったＭ
ＯＳトランジスタと、前記ソース領域に直接接触し、か
つ前記ゲート手段から絶縁して形成されたソース導電膜
１１とを備えた、ＭＯＳ型半導体記憶装置。
を低減することのできるＭＯＳ型半導体記憶装置を提供
する。 【構成】 半導体基板１と、前記半導体基板１上に形成
されたソース領域３とドレイン領域２、及びソース領域
とドレイン領域の間の前記基板の領域上に、前記基板か
ら絶縁されて形成されたゲート手段６，７とをもったＭ
ＯＳトランジスタと、前記ソース領域に直接接触し、か
つ前記ゲート手段から絶縁して形成されたソース導電膜
１１とを備えた、ＭＯＳ型半導体記憶装置。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体記憶装
置、特にＥＰＲＯＭ，フラッシュＥＥＰＲＯＭに代表さ
れる不揮発性のＭＯＳ型半導体記憶装置に関する。
置、特にＥＰＲＯＭ，フラッシュＥＥＰＲＯＭに代表さ
れる不揮発性のＭＯＳ型半導体記憶装置に関する。
【０００２】
【従来の技術】従来のＭＯＳ型半導体記憶装置におい
て、例えばＥＰＲＯＭ，フラッシュＥＥＰＲＯＭに代表
される不揮発性半導体記憶装置では、主として図１０乃
至図１２に示されるような構造をしており、メモリセル
を高密度で集積するため各メモリセルのサイズを縮小す
るために、様々な工夫がされている。ＥＰＲＯＭのメモ
リセルのサイズの縮小を限定する主要因は、メモリセル
のゲート長と、図１０に示すように、ドレイン拡散層２
２とビット線とのコンタクト３２を形成するときのコン
タクトと浮遊ゲート２６との間の接触を防ぐために必要
なコンタクトマージン、及びソース拡散層２３のソース
幅の３つである。このうちゲート長については、１．０
μｍより小さくなると、半導体基板３１に設けたソース
拡散層２３、ドレイン拡散層２２の間にパンチスルーが
発生するため、ゲート長、従ってチャンネル長を短くす
ることが困難となる。
て、例えばＥＰＲＯＭ，フラッシュＥＥＰＲＯＭに代表
される不揮発性半導体記憶装置では、主として図１０乃
至図１２に示されるような構造をしており、メモリセル
を高密度で集積するため各メモリセルのサイズを縮小す
るために、様々な工夫がされている。ＥＰＲＯＭのメモ
リセルのサイズの縮小を限定する主要因は、メモリセル
のゲート長と、図１０に示すように、ドレイン拡散層２
２とビット線とのコンタクト３２を形成するときのコン
タクトと浮遊ゲート２６との間の接触を防ぐために必要
なコンタクトマージン、及びソース拡散層２３のソース
幅の３つである。このうちゲート長については、１．０
μｍより小さくなると、半導体基板３１に設けたソース
拡散層２３、ドレイン拡散層２２の間にパンチスルーが
発生するため、ゲート長、従ってチャンネル長を短くす
ることが困難となる。
【０００３】このため、最近は、他の２つの要因に関係
する問題を解決するための、各種の提案がなされてい
る。第１は、図１０に示すように、ドレイン拡散層２２
とビット線とを接続するドレインコンタクト３２と、浮
遊ゲート２６との接触を防ぐため、導電膜としてシリサ
イドパッド３５を設けて、ドレインコンタクトを形成す
るときの設計マージンを出来るだけ小さくすることが提
案されている。これにより、少なくともドレインコンタ
クトがシリサイドパッド３５の範囲に形成される限り、
浮遊ゲートとビット線との短絡は生じない。この提案に
よれば、ドレインコンタクトと浮遊ゲートとの接触を防
ぐための設計マージンとして、ドレインコンタクトとシ
リサイド膜との間の整合のためのマージンを考慮すれば
良く、浮遊ゲートとドレインコンタクトとの間の距離を
縮小することが可能となる。
する問題を解決するための、各種の提案がなされてい
る。第１は、図１０に示すように、ドレイン拡散層２２
とビット線とを接続するドレインコンタクト３２と、浮
遊ゲート２６との接触を防ぐため、導電膜としてシリサ
イドパッド３５を設けて、ドレインコンタクトを形成す
るときの設計マージンを出来るだけ小さくすることが提
案されている。これにより、少なくともドレインコンタ
クトがシリサイドパッド３５の範囲に形成される限り、
浮遊ゲートとビット線との短絡は生じない。この提案に
よれば、ドレインコンタクトと浮遊ゲートとの接触を防
ぐための設計マージンとして、ドレインコンタクトとシ
リサイド膜との間の整合のためのマージンを考慮すれば
良く、浮遊ゲートとドレインコンタクトとの間の距離を
縮小することが可能となる。
【０００４】一方、ソース幅の減少については、ソース
幅の減少によりソース抵抗が高くなるのを防ぐことが必
要である。そのため、図１１に示すように、ソース拡散
層２３の上に、平行にシリサイド層３５ａを設け、また
図１２に示すように数ビット毎にストラップ領域を設け
て、ソース領域２３とシリサイド層３５ａとを接続する
コンタクト３９を設けることが提案されている。なお、
図１１、図１２において、３０は層間絶縁膜、３４，３
７，３８はゲート層間絶縁膜であり、図１１は図１２の
ＸＩ−ＸＩに沿った断面図である。
幅の減少によりソース抵抗が高くなるのを防ぐことが必
要である。そのため、図１１に示すように、ソース拡散
層２３の上に、平行にシリサイド層３５ａを設け、また
図１２に示すように数ビット毎にストラップ領域を設け
て、ソース領域２３とシリサイド層３５ａとを接続する
コンタクト３９を設けることが提案されている。なお、
図１１、図１２において、３０は層間絶縁膜、３４，３
７，３８はゲート層間絶縁膜であり、図１１は図１２の
ＸＩ−ＸＩに沿った断面図である。
【０００５】しかしながら、上記のような従来の構造に
よるメモリセルの縮小には限界があり満足できる縮小は
困難である。例えば、前記シリサイドパッド３５とドレ
イン拡散層２２とを接続するドレインコンタクトと、浮
遊ゲート２６または制御ゲート２７との間の接触を防ぐ
ための図１０に示す設計マージンｘは、少なくともリソ
グラフィにおける露光のときの位置合わせ余裕（alignm
ent tolerance ）を考慮することが必要である。
よるメモリセルの縮小には限界があり満足できる縮小は
困難である。例えば、前記シリサイドパッド３５とドレ
イン拡散層２２とを接続するドレインコンタクトと、浮
遊ゲート２６または制御ゲート２７との間の接触を防ぐ
ための図１０に示す設計マージンｘは、少なくともリソ
グラフィにおける露光のときの位置合わせ余裕（alignm
ent tolerance ）を考慮することが必要である。
【０００６】また、ソース抵抗の上昇を防ぐためにシリ
サイド層３５ａを設けることも、ソース領域とシリサイ
ド層との接続をするコンタクト３９を設けるためのスト
ラップ領域を余分に設ける必要があり、メモリセルの縮
小を妨げるという問題がある。
サイド層３５ａを設けることも、ソース領域とシリサイ
ド層との接続をするコンタクト３９を設けるためのスト
ラップ領域を余分に設ける必要があり、メモリセルの縮
小を妨げるという問題がある。
【０００７】
【発明が解決しようとする課題】本発明の目的は、メモ
リセルの縮小が可能で、かつソース抵抗を低減すること
のできるＭＯＳ型半導体記憶装置を提供することであ
る。
リセルの縮小が可能で、かつソース抵抗を低減すること
のできるＭＯＳ型半導体記憶装置を提供することであ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明によるＭＯＳ型半導体記憶装置
は、半導体基板と、前記半導体基板上に形成されたソー
ス領域とドレイン領域、及びソース領域とドレイン領域
の間の前記基板の領域上に、前記基板から絶縁されて形
成されたゲート手段とをもったＭＯＳトランジスタと、
前記ソース領域に直接接触し、かつ前記ゲート手段から
絶縁して形成されたソース導電膜とを具備することを特
徴とするものである。
め、請求項１記載の発明によるＭＯＳ型半導体記憶装置
は、半導体基板と、前記半導体基板上に形成されたソー
ス領域とドレイン領域、及びソース領域とドレイン領域
の間の前記基板の領域上に、前記基板から絶縁されて形
成されたゲート手段とをもったＭＯＳトランジスタと、
前記ソース領域に直接接触し、かつ前記ゲート手段から
絶縁して形成されたソース導電膜とを具備することを特
徴とするものである。
【０００９】上記目的を達成するため、請求項２記載の
発明によるＭＯＳ型半導体記憶装置は、半導体基板と、
前記半導体基板上に形成されたソース領域とドレイン領
域、及びソース領域とドレイン領域の間の前記基板の領
域上に、前記基板から絶縁されて形成されたゲート手段
とをもったＭＯＳトランジスタと、前記ゲート手段の側
壁をカバーするように形成された側壁絶縁膜と、前記ド
レイン領域に直接接触し、前記側壁絶縁膜の上に延びる
ドレイン導電膜と、前記ソース領域に直接接触し、前記
ゲート手段の側壁絶縁膜上に延びるソース導電膜とを具
備することを特徴とするものである。
発明によるＭＯＳ型半導体記憶装置は、半導体基板と、
前記半導体基板上に形成されたソース領域とドレイン領
域、及びソース領域とドレイン領域の間の前記基板の領
域上に、前記基板から絶縁されて形成されたゲート手段
とをもったＭＯＳトランジスタと、前記ゲート手段の側
壁をカバーするように形成された側壁絶縁膜と、前記ド
レイン領域に直接接触し、前記側壁絶縁膜の上に延びる
ドレイン導電膜と、前記ソース領域に直接接触し、前記
ゲート手段の側壁絶縁膜上に延びるソース導電膜とを具
備することを特徴とするものである。
【００１０】上記目的を達成するため、請求項３記載の
発明によるＭＯＳ型半導体記憶装置は、半導体基板と、
前記半導体基板上に形成されたソース領域とドレイン領
域、及びソース領域とドレイン領域の間の前記基板の領
域上に、前記基板から絶縁されて形成されたゲート手段
とをもったＭＯＳトランジスタと、前記ゲート手段の側
壁をカバーするように形成された側壁絶縁膜と、前記ソ
ース領域に直接接触し、前記側壁絶縁膜の一方の側に延
びるソース導電膜とを具備することを特徴とするもので
ある。
発明によるＭＯＳ型半導体記憶装置は、半導体基板と、
前記半導体基板上に形成されたソース領域とドレイン領
域、及びソース領域とドレイン領域の間の前記基板の領
域上に、前記基板から絶縁されて形成されたゲート手段
とをもったＭＯＳトランジスタと、前記ゲート手段の側
壁をカバーするように形成された側壁絶縁膜と、前記ソ
ース領域に直接接触し、前記側壁絶縁膜の一方の側に延
びるソース導電膜とを具備することを特徴とするもので
ある。
【００１１】
【作用】本発明によるＭＯＳ型半導体記憶装置は、ＭＯ
Ｓトランジスタのソース領域に直接接触するソース導電
膜が設けられているので、従来のＭＯＳ型半導体記憶装
置のように付加的にストラップ領域を設けてソース領域
とシリサイド層とを接続するコンタクトを設けることな
く、ソース領域の抵抗を減少することができ、従って、
メモリセルのサイズの縮小が可能である。
Ｓトランジスタのソース領域に直接接触するソース導電
膜が設けられているので、従来のＭＯＳ型半導体記憶装
置のように付加的にストラップ領域を設けてソース領域
とシリサイド層とを接続するコンタクトを設けることな
く、ソース領域の抵抗を減少することができ、従って、
メモリセルのサイズの縮小が可能である。
【００１２】また、ドレイン導電膜が、ドレイン領域に
直接接触し、かつゲート手段の側壁絶縁膜の上に延びて
いるので、ドレイン領域とビット線とを接続するドレイ
ンコンタクトの形成において、ドレインコンタクトとゲ
ート手段との接触を防ぐためのマージンを小さくするこ
とができ、メモリセルの縮小が可能である。
直接接触し、かつゲート手段の側壁絶縁膜の上に延びて
いるので、ドレイン領域とビット線とを接続するドレイ
ンコンタクトの形成において、ドレインコンタクトとゲ
ート手段との接触を防ぐためのマージンを小さくするこ
とができ、メモリセルの縮小が可能である。
【００１３】
【実施例】本発明の第１の実施例によるＥＰＲＯＭを図
１乃至図６を参照して説明する。図１はその断面図であ
る。図１のＥＰＲＯＭは、半導体基板１の上に形成され
たソース拡散領域３及びドレイン拡散領域２と、半導体
基板１の上に積層構造で、第１絶縁膜４、第２絶縁膜５
で絶縁された浮遊ゲート６及び制御ゲート７とを備えて
いる。浮遊ゲート６と制御ゲート７及び前記第１絶縁膜
４、第２絶縁膜５の側壁部には側壁絶縁膜９を形成して
いる。
１乃至図６を参照して説明する。図１はその断面図であ
る。図１のＥＰＲＯＭは、半導体基板１の上に形成され
たソース拡散領域３及びドレイン拡散領域２と、半導体
基板１の上に積層構造で、第１絶縁膜４、第２絶縁膜５
で絶縁された浮遊ゲート６及び制御ゲート７とを備えて
いる。浮遊ゲート６と制御ゲート７及び前記第１絶縁膜
４、第２絶縁膜５の側壁部には側壁絶縁膜９を形成して
いる。
【００１４】ソース拡散層３と、互いに対向して形成さ
れた側壁絶縁膜９，９、及びドレイン拡散層２と、互い
に対向して形成された側壁絶縁膜９，９に各々導電膜１
１を直接被覆している。
れた側壁絶縁膜９，９、及びドレイン拡散層２と、互い
に対向して形成された側壁絶縁膜９，９に各々導電膜１
１を直接被覆している。
【００１５】ソース拡散層３は紙面に直角方向に延び、
ソース拡散層３の上に形成された導電膜１１もソース拡
散層３と平行に紙面に直角方向に延びる。通常ＥＰＲＯ
Ｍは、メモリセルが行、列のマトリックスに配置され、
紙面に直角方向、例えば行方向の複数のメモリセルのソ
ース拡散領域が、その行方向に延びる導電層１１に接続
されることになる。
ソース拡散層３の上に形成された導電膜１１もソース拡
散層３と平行に紙面に直角方向に延びる。通常ＥＰＲＯ
Ｍは、メモリセルが行、列のマトリックスに配置され、
紙面に直角方向、例えば行方向の複数のメモリセルのソ
ース拡散領域が、その行方向に延びる導電層１１に接続
されることになる。
【００１６】尚、図１において、８はキャップ絶縁膜、
１０は層間絶縁膜、１３はビットライン（アルミ配線）
である。
１０は層間絶縁膜、１３はビットライン（アルミ配線）
である。
【００１７】次に、上述した半導体記憶装置の製造工程
について図２乃至図６を参照して説明する。まず、Ｐ導
電型の半導体基板１上に、第１絶縁膜４，浮遊ゲート
６，第２絶縁膜５，制御ゲート７，キャップ絶縁膜８を
順次自己整合的に形成して、セルゲート電極２０をパタ
ーニングした後、セルゲート電極２０とセルフアライン
となるようにＮ導電型不純物を、例えば５０〜７０ｋｅ
Ｖでドーズ量１〜５×１０15ｃｍ-2の条件でイオン注入
し、８００〜９００℃の温度条件で熱処理を行うことに
より図２に示すようにドレイン拡散層２、ソース拡散層
３を各々形成する。
について図２乃至図６を参照して説明する。まず、Ｐ導
電型の半導体基板１上に、第１絶縁膜４，浮遊ゲート
６，第２絶縁膜５，制御ゲート７，キャップ絶縁膜８を
順次自己整合的に形成して、セルゲート電極２０をパタ
ーニングした後、セルゲート電極２０とセルフアライン
となるようにＮ導電型不純物を、例えば５０〜７０ｋｅ
Ｖでドーズ量１〜５×１０15ｃｍ-2の条件でイオン注入
し、８００〜９００℃の温度条件で熱処理を行うことに
より図２に示すようにドレイン拡散層２、ソース拡散層
３を各々形成する。
【００１８】次に、ＣＶＤ法により３００〜５００ｎｍ
の膜厚でキャップ絶縁膜８と同一材料の膜を形成した
後、ＲＩＥ法によってエッチバックし、図３に示すよう
に側壁絶縁膜９を前記セルゲート電極２０の両側壁部に
形成する。
の膜厚でキャップ絶縁膜８と同一材料の膜を形成した
後、ＲＩＥ法によってエッチバックし、図３に示すよう
に側壁絶縁膜９を前記セルゲート電極２０の両側壁部に
形成する。
【００１９】次に、スパッタリング法によりＷシリサイ
ド、Ｔｉシリサイド、あるいはソースと同じ不純物を大
量に含むポリシリコン等からなる導電材料を被着し、パ
ターニングすることによって、図４に示すように、ソー
ス拡散層３と、両側壁絶縁膜９をカバーする導電膜１１
及びドレイン拡散層２と両側壁絶縁膜９を被覆する導電
膜１１を形成する。すなわち、導電膜１１はソース拡散
層３とその両側壁絶縁膜９及びドレイン拡散層２とその
両側壁絶縁膜９上に直接形成される。そのため、従来の
図１０中ｘで示すような目合せマージンを設ける必要が
なくなる。
ド、Ｔｉシリサイド、あるいはソースと同じ不純物を大
量に含むポリシリコン等からなる導電材料を被着し、パ
ターニングすることによって、図４に示すように、ソー
ス拡散層３と、両側壁絶縁膜９をカバーする導電膜１１
及びドレイン拡散層２と両側壁絶縁膜９を被覆する導電
膜１１を形成する。すなわち、導電膜１１はソース拡散
層３とその両側壁絶縁膜９及びドレイン拡散層２とその
両側壁絶縁膜９上に直接形成される。そのため、従来の
図１０中ｘで示すような目合せマージンを設ける必要が
なくなる。
【００２０】さらに、図５に示すように、ドレイン拡散
層２と導電膜１１との接触部上方のみ開口するようにフ
ォトレジスト膜１０を形成し、フォトレジスト膜１０を
マスクとしてドレイン領域２と導電膜１１との接触部の
ドレイン領域２の部分にＮ導電型不純物を５０〜７０ｋ
ｅＶ、ドーズ量１〜３×１０15ｃｍ-2の条件でイオン注
入する。これはドレイン領域２と導電膜１１との接触抵
抗を低減するためのものである。尚フォトレジスト膜１
０は層間絶縁膜１０として残す。
層２と導電膜１１との接触部上方のみ開口するようにフ
ォトレジスト膜１０を形成し、フォトレジスト膜１０を
マスクとしてドレイン領域２と導電膜１１との接触部の
ドレイン領域２の部分にＮ導電型不純物を５０〜７０ｋ
ｅＶ、ドーズ量１〜３×１０15ｃｍ-2の条件でイオン注
入する。これはドレイン領域２と導電膜１１との接触抵
抗を低減するためのものである。尚フォトレジスト膜１
０は層間絶縁膜１０として残す。
【００２１】次に、図６に示す如く、ドレイン拡散層２
上の導電膜１１上に導電型不純物がドープされた多結晶
シリコン層からなるプラグ１２を形成した後、ビットラ
イン１３をパターニング形成する。
上の導電膜１１上に導電型不純物がドープされた多結晶
シリコン層からなるプラグ１２を形成した後、ビットラ
イン１３をパターニング形成する。
【００２２】以上の工程により、図１に示す不揮発性半
導体記憶装置を製造することができる。
導体記憶装置を製造することができる。
【００２３】次に、本発明の他の実施例を図７乃至図９
を参照して説明する。図７乃至図９は、本発明の第２実
施例の不揮発性半導体記憶装置であるＥ2 ＰＲＯＭの断
面図である。まず、図７に示すように、図２に示す場合
と同様にしてＰ型半導体基板１上にセルゲート電極２０
を形成した後、フォトレジスト膜１４によりソース拡散
層３ａを形成する部分を除く他の領域をマスクする。
を参照して説明する。図７乃至図９は、本発明の第２実
施例の不揮発性半導体記憶装置であるＥ2 ＰＲＯＭの断
面図である。まず、図７に示すように、図２に示す場合
と同様にしてＰ型半導体基板１上にセルゲート電極２０
を形成した後、フォトレジスト膜１４によりソース拡散
層３ａを形成する部分を除く他の領域をマスクする。
【００２４】次に、Ｎ導電型不純物を加速電圧４０〜７
０ｋｅＶ、ドーズ量１〜５×１０14ｃｍ-2の条件にてイ
オン注入を行い、２００〜９００℃の温度条件で熱処理
を加えることによって、低濃度のソース拡散層３ａを形
成する。
０ｋｅＶ、ドーズ量１〜５×１０14ｃｍ-2の条件にてイ
オン注入を行い、２００〜９００℃の温度条件で熱処理
を加えることによって、低濃度のソース拡散層３ａを形
成する。
【００２５】さらに、図８に示すように、今度はドレイ
ン拡散層２ａを形成する部分以外の領域をフォトレジス
ト膜１４でマスクし、またＮ導電型不純物を加速電圧５
０〜７０ｋｅｖ、ドーズ量３〜５×１０15ｃｍ-2の条件
にてイオン注入を行って、低濃度のドレイン拡散層２ａ
を形成する。
ン拡散層２ａを形成する部分以外の領域をフォトレジス
ト膜１４でマスクし、またＮ導電型不純物を加速電圧５
０〜７０ｋｅｖ、ドーズ量３〜５×１０15ｃｍ-2の条件
にてイオン注入を行って、低濃度のドレイン拡散層２ａ
を形成する。
【００２６】この後、前述した場合と同様にして、側壁
絶縁膜９を形成した後、再びソース拡散層３ａ部分のみ
開口するようにフォトレジスト膜１４ａでマスクした
後、今度は、Ｎ導電型不純物を３０〜５０ｋｅＶ、ドー
ズ量３〜５×１０15ｃｍ-2の条件でイオン注入し、高濃
度のソース拡散層３ｂを形成する。これによりフラッシ
ュＥ2 ＰＲＯＭにおける高濃度のソース拡散層３ｂ及び
低濃度のドレイン拡散層２ａを形成できる。この後は、
前述したＥＰＲＯＭの場合と同様な工程を実行すること
により、フラッシュＥ2 ＰＲＯＭを製造することができ
る。
絶縁膜９を形成した後、再びソース拡散層３ａ部分のみ
開口するようにフォトレジスト膜１４ａでマスクした
後、今度は、Ｎ導電型不純物を３０〜５０ｋｅＶ、ドー
ズ量３〜５×１０15ｃｍ-2の条件でイオン注入し、高濃
度のソース拡散層３ｂを形成する。これによりフラッシ
ュＥ2 ＰＲＯＭにおける高濃度のソース拡散層３ｂ及び
低濃度のドレイン拡散層２ａを形成できる。この後は、
前述したＥＰＲＯＭの場合と同様な工程を実行すること
により、フラッシュＥ2 ＰＲＯＭを製造することができ
る。
【００２７】本発明は、上述した実施例に限定されるも
のではなく、その要旨の範囲内で種々の変形が可能であ
る。
のではなく、その要旨の範囲内で種々の変形が可能であ
る。
【００２８】
【発明の効果】以上説明した本発明によれば、ＭＯＳト
ランジスタのソース領域に直接接触するソース導電膜が
設けられているので、従来のＭＯＳ型半導体記憶装置の
ように付加的にストラップ領域を設けてソース領域とシ
リサイド層とを接続するコンタクトを設けることなく、
ソース領域の抵抗を減少することができ、したがって縮
小化したメモリセルを実現できる不揮発性半導体記憶装
置を提供することができる。
ランジスタのソース領域に直接接触するソース導電膜が
設けられているので、従来のＭＯＳ型半導体記憶装置の
ように付加的にストラップ領域を設けてソース領域とシ
リサイド層とを接続するコンタクトを設けることなく、
ソース領域の抵抗を減少することができ、したがって縮
小化したメモリセルを実現できる不揮発性半導体記憶装
置を提供することができる。
【００２９】以上説明した本発明によれば、ドレイン導
電膜が、ドレイン領域に直接接触し、かつゲート手段の
側壁絶縁膜の上に延びているので、ドレイン領域とビッ
ト線とを接続するドレインコンタクトの形成において、
ドレインコンタクトとゲート手段との接触を防ぐための
マージンを小さくすることができ、したがって縮小化し
たメモリセルを実現できる不揮発性半導体記憶装置を提
供することができる。
電膜が、ドレイン領域に直接接触し、かつゲート手段の
側壁絶縁膜の上に延びているので、ドレイン領域とビッ
ト線とを接続するドレインコンタクトの形成において、
ドレインコンタクトとゲート手段との接触を防ぐための
マージンを小さくすることができ、したがって縮小化し
たメモリセルを実現できる不揮発性半導体記憶装置を提
供することができる。
【図１】本発明の第１の実施例によるＥＰＲＯＭの構造
を示す断面図である。
を示す断面図である。
【図２】本発明の第１の実施例のＥＰＲＯＭの製造の各
工程における構造を示す断面図である。
工程における構造を示す断面図である。
【図３】本発明の第１の実施例のＥＰＲＯＭの製造の各
工程における構造を示す断面図である。
工程における構造を示す断面図である。
【図４】本発明の第１の実施例のＥＰＲＯＭの製造の各
工程における構造を示す断面図である。
工程における構造を示す断面図である。
【図５】本発明の第１の実施例のＥＰＲＯＭの製造の各
工程における構造を示す断面図である。
工程における構造を示す断面図である。
【図６】本発明の第１の実施例のＥＰＲＯＭの製造の各
工程における構造を示す断面図である。
工程における構造を示す断面図である。
【図７】本発明の第２の実施例によるＥＰＲＯＭの構造
を示す断面図である。
を示す断面図である。
【図８】本発明の第２の実施例のＥＰＲＯＭの製造の各
工程における構造を示す断面図である。
工程における構造を示す断面図である。
【図９】本発明の第２の実施例のＥＰＲＯＭの製造の各
工程における構造を示す断面図である。
工程における構造を示す断面図である。
【図１０】従来のＥＰＲＯＭの一例の構造を示す断面図
である。
である。
【図１１】従来のＥＰＲＯＭの他の例の構造を示す断面
図である。
図である。
【図１２】図１１のＥＰＲＯＭの平面配置を示す図であ
る。
る。
１，３１ 半導体基板 ２，２２ ドレイン拡散層 ３，２３ ソース拡散層 ４ 第１絶縁膜 ５ 第２絶縁膜 ６，２６ 浮遊ゲート ７，２７ 制御ゲート ８ キャップ絶縁膜 ９ 側壁絶縁膜 １０，３０ 層間絶縁膜 １１ 導電膜 １３ ビットライン（アルミ配線） ２０ セルゲート電極 ３２ ドレインコンタクト ３４，３７，３８ ゲート層間絶縁膜 ３５ シリサイドパッド ３９ コンタクト
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成されたソース領域とドレイン領
域、及びソース領域とドレイン領域の間の前記基板の領
域上に、前記基板から絶縁されて形成されたゲート手段
とをもったＭＯＳトランジスタと、 前記ソース領域に直接接触し、かつ前記ゲート手段から
絶縁して形成されたソース導電膜と、 を具備することを特徴とするＭＯＳ型半導体記憶装置。 - 【請求項２】 半導体基板と、 前記半導体基板上に形成されたソース領域とドレイン領
域、及びソース領域とドレイン領域の間の前記基板の領
域上に、前記基板から絶縁されて形成されたゲート手段
とをもったＭＯＳトランジスタと、 前記ゲート手段の側壁を覆って形成された側壁絶縁膜
と、 前記ドレイン領域に直接接触し、前記側壁絶縁膜の上に
延びるドレイン導電膜と、 前記ソース領域に直接接触し、前記ゲート手段の側壁絶
縁膜上に延びるソース導電膜と、 を具備することを特徴とするＭＯＳ型半導体記憶装置。 - 【請求項３】 半導体基板と、 前記半導体基板上に形成されたソース領域とドレイン領
域、及びソース領域とドレイン領域の間の前記基板の領
域上に、前記基板から絶縁されて形成されたゲート手段
とをもったＭＯＳトランジスタと、 前記ゲート手段の側壁を覆って形成された側壁絶縁膜
と、 前記ソース領域に直接接触し、前記側壁絶縁膜の一方の
側に延びるソース導電膜と、 を具備することを特徴とするＭＯＳ型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144237A JPH06334196A (ja) | 1993-05-24 | 1993-05-24 | Ｍｏｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144237A JPH06334196A (ja) | 1993-05-24 | 1993-05-24 | Ｍｏｓ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334196A true JPH06334196A (ja) | 1994-12-02 |
Family
ID=15357443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144237A Pending JPH06334196A (ja) | 1993-05-24 | 1993-05-24 | Ｍｏｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667211B2 (en) | 1997-06-06 | 2003-12-23 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
-
1993
- 1993-05-24 JP JP5144237A patent/JPH06334196A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667211B2 (en) | 1997-06-06 | 2003-12-23 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021210 |