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JPH06334189A - 電力ｍｏｓ装置用集積構造電流感知抵抗 - Google Patents

電力ｍｏｓ装置用集積構造電流感知抵抗

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Publication number
JPH06334189A
JPH06334189A JP6099998A JP9999894A JPH06334189A JP H06334189 A JPH06334189 A JP H06334189A JP 6099998 A JP6099998 A JP 6099998A JP 9999894 A JP9999894 A JP 9999894A JP H06334189 A JPH06334189 A JP H06334189A
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JP
Japan
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sensing resistor
integrated structure
region
current sensing
structure current
Prior art date
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Application number
JP6099998A
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JP3644697B2 (ja
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Raffaele Zambrano
ザンブラノ ラファエル
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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Publication date
Application filed by CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno filed Critical CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Publication of JPH06334189A publication Critical patent/JPH06334189A/ja
Application granted granted Critical
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 本発明の目的は区域の最小限の浪費に導く集
積構造感知抵抗を提供することである。 【構成】 電力ＭＯＳ装置用集積構造電流感知抵抗が、
主電力装置を構成する第１の複数のセルのうちの少なく
とも１個のセル1aの深体領域２から電流感知装置を構成
する第２の小さい複数のセルのうちの相当するセル1bの
深体領域２まで延びているドープされた領域20, 21, 50
から成っている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力ＭＯＳ装置用、特
に過負荷自己保護型電力ＭＯＳ装置用の、集積構造電流
感知抵抗に関するものである。
【０００２】
【従来の技術】電力ＭＯＳ装置は、例えば出力負荷短絡
回路による、過大電流に対して電力装置を保護するのに
適した集積回路を特色にできる。
【０００３】典型的な解決法は電流感知ＭＯＳＦＥＴ
（酸化金属半導体電界効果トランジスタ）を具えた負帰
還ループを設け、そのＭＯＳＦＥＴのドレインとゲート
とがそれぞれ主電力ＭＯＳＦＥＴのドレインとゲートと
へ接続されて、且つそのＭＯＳＦＥＴのソースが、電流
感知抵抗を通して、集積された構成要素のソース端子へ
接続される。バイポーラ接合トランジスタ（ＢＪＴ）の
ベース−エミッタ接合が前記の感知抵抗を横切って接続
され、一方そのバイポーラ接合トランジスタのコレクタ
は前記の二つのＭＯＳＦＥＴの共通ゲートへ接続され
る。ゲート抵抗が集積された構成要素の外部ゲート端子
と前記共通ゲートとの間に直列に最後に接続される。
【０００４】実際の装置においては、主電力ＭＯＳＦＥ
Ｔが感知ＭＯＳＦＥＴよりも非常に多数の類似のセルを
具えているとしても、前記感知ＭＯＳＦＥＴと主電力Ｍ
ＯＳＦＥＴとの双方が類似のセルで作り上げられる。
【０００５】前記の主電力ＭＯＳＦＥＴを通って流れる
電流の小さい一部分である前記の感知ＭＯＳＦＥＴを通
って流れる電流は、この電力ＭＯＳＦＥＴを通って流れ
る電流が指令された最大値を超える場合に、感知抵抗を
通って流れる一部分の電流が前記のバイポーラ接合トラ
ンジスタをターンオンするのに充分な電圧降下を発生す
るように値が選択されている感知抵抗を横切って電圧降
下を発生する。ゲート抵抗から流れ出る電流によって、
これが最後に前記の二つのＭＯＳＦＥＴのゲートへ印加
される電圧を減少させて、かくしてそれらを通って流れ
る電流が更に増大するのを防止する。
【０００６】更にその上、より高い温度において電流に
対する最大値が減少するので、そのような負帰還ループ
の正の温度係数がこの保護回路の保護性能を改善する。
【０００７】国際出願番号第WO 91/09424 号に、上記の
種類の帰還ループを電力トランジスタと同じ基板内に含
んでいる電力装置が記載されている。その感知抵抗はそ
のＭＯＳセルの多結晶珪素ゲート層と同時に得られる多
結晶珪素ストリップから作り上げられている。
【０００８】この解決方法は感知抵抗を設置するために
表面上に専用区域を必要とし、それは源泉セルの系列の
外部にある。
【０００９】
【発明が解決しようとする課題】記載された技術の状態
を考慮して、本発明の目的は区域の最小限の浪費に導く
集積構造感知抵抗を提供することである。
【００１０】
【課題を解決するための手段】本発明によると、そのよ
うな目的は、アレイ内に配設された第１の複数と第２の
複数との同じセルからそれぞれ作り上げられた主電力装
置と電流感知装置とを具えている電力ＭＯＳ装置用集積
構造電流感知抵抗であって、それらセルの各々が第２導
電型の半導体材料内に得られる第１導電型の深体領域
と、前記第１導電型の横方向チャネル領域及び部分的に
前記深体領域内に且つ部分的に前記横方向チャネル領域
内に延在する前記第２導電型のソース領域と、前記チャ
ネル領域上に重ねられた薄いゲート酸化物層により前記
半導体材料の上面から絶縁された導電性ゲート層を具
え、前記第１の複数及び第２の複数の各セルの前記深体
領域及びソース領域が互いに且つ同じ複数の他のセルの
全部へそれぞれ第１及び第２の重ねられた導電性ソース
電極によって電気的に接続されている電力ＭＯＳ装置用
集積構造電流感知抵抗において、該抵抗が前記第１の複
数のうちの少なくとも１個のセルの深体領域から前記第
２の複数の相当するセルの深体領域まで延びている少な
くとも１個のドープされた領域から成っていることを特
徴とする電力ＭＯＳ装置用集積構造電流感知抵抗によっ
て達成される。
【００１１】本発明の第１の実施例においては、その集
積構造電流感知抵抗は、前記第２の複数の相当するセル
の深体領域へ前記第１の複数のうちの少なくとも１個の
セルの深体領域から延びて且つそれを接続する第１導電
型の延長された深体領域から成っている。
【００１２】本発明の第２の実施例においては、その集
積構造電流感知抵抗は、前記第２の複数の相当するセル
の深体領域へ前記第１の複数のうちの少なくとも１個の
セルの深体領域から延びて且つそれを接続する、第１導
電型の延長された深体領域内に配設された第２導電型の
半導体領域から成っている。
【００１３】本発明の第３の実施例においては、その集
積構造電流感知抵抗は、前記第２の複数の相当するセル
の深体領域へ前記第１の複数のうちの少なくとも１個の
セルの深体領域から延びて且つそれを接続する第１導電
型の体領域から成っている。
【００１４】本発明のおかげて、電力装置のセルの配列
（アレイ）に不規則性を導入することなく、集積構造電
流感知抵抗を得ることが可能であり、且つ従って必要な
面積を低減する。
【００１５】
【実施例】本発明の三つの実施例を添付の図面を参照し
て以下詳細に説明しよう。
【００１６】電力ＭＯＳ装置、例えばｎチャネルＭＯＳ
ＦＥＴが複数のセル1a及び1bにより作り上げられ、それ
らの各々は高ドープｐ+ 深体領域２を具えており、その
電力ＭＯＳＦＥＴのドレイン領域を表現する高ドープｎ
+ 基板４上に成長された半導体材料の上面から低ドープ
ｎ- エピタキシャル層３まで延びている。前記のｐ+深
体領域２の一面上に、低ドープｐ- チャネル領域５が設
けられ、且つ高度にドープされたｎ+ ソース領域６が部
分的にはｐ+ 深体領域２内で且つ部分的には前記チャネ
ル領域５内に延在している。薄いゲート酸化物層８によ
りこの半導体の上面から絶縁された多結晶珪素ゲート層
７が、特定のバイアス条件のもとで活性チャネルの形成
を許容するように、前記チャネル領域５の上に重ねられ
ている。
【００１７】セル1aのｐ+ 深体領域２とｎ+ ソース領域
６とに接触する第１ソース電極層Saによって互いに接続
されたセル1aのアレイが主電力ＭＯＳＦＥＴを構成し、
一方今度は第２ソース電極層Sbによって同様に互いに接
続されたセル1bの小さいアレイが感知ＭＯＳＦＥＴを構
成している。
【００１８】図１に示された第１の実施例においては、
少なくとも１個の主電力ＭＯＳＦＥＴのセル1aのｐ+ 深
体領域２が、感知ＭＯＳＦＥＴの相当するセル1bのｐ+
深体領域２と併合されるために延在しており、且つかく
して延長された深体領域20が得られ、それはそれぞれソ
ース電極Sa及びSbにより対向する側で接触される。その
ようなソース電極Sa及びSbはかくして延長されたｐ+ 深
体領域20により電気的に接続され、それが感知ＭＯＳＦ
ＥＴのソース電極Sbへの直列接続において、感知抵抗Rs
を導入する。
【００１９】図２に示された第２の実施例においては、
少なくとも１個の主電力ＭＯＳＦＥＴのセル1aのｐ+ 深
体領域２が再び延ばされて、且つ先の実施例におけると
同様に延長されたｐ+ 深体領域20を得るために、感知Ｍ
ＯＳＦＥＴの相当するセル1bのｐ+ 深体領域２と併合さ
れる。それから延長されたｎ+ 半導体領域21がその深体
領域20内に設けられて、前記の相当するセル1bのｎ+ ソ
ース領域６と併合される。ソース電極Sa及びSbは延長さ
れたｎ+ 半導体領域21の二つの側に接触し、それがソー
ス電極SaとSbとの間の直列接続において、感知抵抗Rsを
導入する。延長されたｐ+ 深体領域20が延長されたｎ+
半導体領域21をｎ- エピタキシャル層３から絶縁し、且
つすべての寄生的動作を防止するためにソース電極Saへ
接続される。
【００２０】第１ソース電極Saは集積された構成要素の
外部ソース端子Ｓへも接続されている。
【００２１】多結晶珪素ゲート層７が、図面には示され
ていない集積されたゲート抵抗を通して、ゲート端子へ
接続されており、一方同じく図示されていないバイポー
ラ接合トランジスタが感知抵抗Rsを横切って接続された
それのベース−エミッタ接合を有している。前に記載し
た種類の負帰還ループがかくして得られる。
【００２２】図３に示された第２の実施例の変形は、延
長されたｐ+ 深体領域20と延長されたｎ+ 半導体領域21
とが対向する側で双方とも接触されており、かくしてソ
ース電極SaとSbとの間の直列接続において、二つの並列
に接続された抵抗Rsp とRsnとを導入する。
【００２３】図４に示された第３の実施例においては、
延長されたｐ+ 深体領域が無くて、第１の複数のセル1a
の少なくとも１個のセル1aの深体領域２を第２の複数の
相当するセル1bの深体領域２へ接続するように、ｐ- 体
領域50が形成されている。このｐ- 領域の固有抵抗は前
記のｐ+ 領域の固有抵抗よりも大幅に高いので、この体
領域50により導入される抵抗は先の実施例の深体領域20
により導入される抵抗よりも大幅に高い。
【００２４】前述の実施例にすべてにおいて、第１の複
数と第２の複数とのセルの間に並列に接続された幾つか
の延長された領域があり得て、二つのソース領域の間の
抵抗はそれら全部の並列により与えられる。
【００２５】本発明の第１の実施例による集積構造電流
感知抵抗により特徴付けられる電力ＭＯＳ装置を得るの
に適した製造手順は、図５〜９に示されており、且つ電
力ＭＯＳ装置の製造のための既知の手順と同じ工程を含
んでおり、且つｎ+ 型のこの例においては、高度にドー
プされた半導体基板４上に、例えばｎ型の、低ドープエ
ピタキシャル層３の成長により開始する。
【００２６】フィールド酸化物層18が成長されてしまっ
た後に、電力ＭＯＳＦＥＴの主セル1aと感知セル1bを構
成する複数のｐ+ 深体領域２、及び延長されたｐ+ 深体
領域20を形成するために、高濃度のｐ型ドーパントのマ
スクされた注入と引き続く拡散とが実行される（図
５）。
【００２７】マスクする工程の後に、エピタキシャル層
３の表面上に活性区域が規定され、薄いゲート酸化物層
８がそれから前記の活性区域上に成長され、且つ多結晶
珪素ゲート層７が前記のゲート酸化物層８上に引き続い
て堆積されて、且つ低固有抵抗を達成するためにドープ
される（図６）。
【００２８】それから多結晶珪素ゲート層７が前記ゲー
ト領域の外側を選択的にエッチングされて、且つマスク
する工程の後に、電力ＭＯＳＦＥＴの各セル1aと1bとの
ｐ-型チャネル領域５を形成するために、前記ゲート領
域の下へ低濃度のｐ型ドーパントが注入され且つ拡散さ
れる（図７）。
【００２９】次の工程は、セル1aと1bとのソース領域６
を形成するための、前記ゲート領域の側における高濃度
のｎ型ドーパントのマスクされた注入と拡散、及び多結
晶珪素ゲート層７上の絶縁酸化物層17の堆積である（図
８）。
【００３０】この手順の最後の工程は接触区域の規定
と、二つのソース電極Sa及びSbを形成するのに適した導
電性層の堆積、及び不活性化層の堆積を伴う（図９）。
【００３１】この電力ＭＯＳＦＥＴへの接触を形成する
ために、基板４の底面の金属化も設けられる。
【００３２】この技術に熟達した誰にでも明らかなよう
に、本発明による構造はｐ型の強度にドープされた基板
により手順流れを開始することにより簡単に、絶縁ゲー
トバイポーラトランジスタ（ＩＧＢＴ）にも使用され得
て、その基板上には前述のエピタキシャル層３に類似し
たｎ型のエピタキシャル層がその時成長される。
【００３３】また、本発明はｐチャネルの装置にも適合
され、この場合にはｎ型領域に対してｐ型領域を代用す
ること及びその逆のことが必要である。
【００３４】本発明はドレイン電極がソース及びゲート
電極と同じ面上にある集積された装置にも適合され、前
述の手順流れに対する変形はこの技術に熟達した誰にで
もよく知られている。
【図面の簡単な説明】
【図１】本発明の第１の実施例による集積構造電流感知
抵抗の断面図である。
【図２】本発明の第２の実施例による集積構造電流感知
抵抗の断面図である。
【図３】前記の第２の実施例の変形による集積構造電流
感知抵抗の断面図である。
【図４】本発明の第３の実施例による集積構造電流感知
抵抗の断面図である。
【図５】本発明の第１の実施例による集積構造電流感知
抵抗を設けられた電力ＭＯＳ装置の製造手順における一
工程の断面図である。
【図６】本発明の第１の実施例による集積構造電流感知
抵抗を設けられた電力ＭＯＳ装置の製造手順における一
工程の断面図である。
【図７】本発明の第１の実施例による集積構造電流感知
抵抗を設けられた電力ＭＯＳ装置の製造手順における一
工程の断面図である。
【図８】本発明の第１の実施例による集積構造電流感知
抵抗を設けられた電力ＭＯＳ装置の製造手順における一
工程の断面図である。
【図９】本発明の第１の実施例による集積構造電流感知
抵抗を設けられた電力ＭＯＳ装置の製造手順における一
工程の断面図である。
【符号の説明】
1a, 1b セル ２ 高ドープｐ+ 深体領域 ３ 低ドープｎ- エピタキシャル層 ４ 高ドープｎ+ 基板 ５ 低ドープｐ- チャネル領域 ６ 高度にドープされたｎ+ ソース領域 ７ 多結晶珪素ゲート層 ８ 薄いゲート酸化物層 ９ 絶縁酸化物層 18 フィールド酸化物層 20 延長された深体領域 21 延長されたｎ+ 半導体領域 50 ｐ- 体領域 Ｓ 外部ソース端子 Sa 第１ソース電極 Sb 第２ソース電極 Rs 感知抵抗 Rsn, Rsp 並列に接続された抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ ３０１ Ｈ 9055−4Ｍ ３２１ Ｋ (72)発明者 ラファエル ザンブラノ イタリア国 カターニア 95037 サン ジョバンニ ラ プンタ ビア デュカ ダオスタ 43ア

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 アレイ内に配設された第１の複数と第２
    の複数との同じセル（1a, 1b）からそれぞれ作り上げら
    れた主電力装置と電流感知装置とを具えている電力ＭＯ
    Ｓ装置用集積構造電流感知抵抗であって、それらセルの
    各々が第２導電型の半導体材料（３）内に得られる第１
    導電型の深体領域（２）と、前記第１導電型の横方向チ
    ャネル領域（５）及び部分的に前記深体領域（２）内に
    且つ部分的に前記横方向チャネル領域（５）内に延在す
    る前記第２導電型のソース領域（６）と、前記チャネル
    領域（５）上に重ねられた薄いゲート酸化物層（８）に
    より前記半導体材料（３）の上面から絶縁された導電性
    ゲート層（７）を具え、前記第１の複数及び第２の複数
    の各セル（1a, 1b）の前記深体領域（２）及びソース領
    域（６）が互いに且つ同じ複数の他のセル（1a, 1b）の
    全部へそれぞれ第１及び第２の重ねられた導電性ソース
    電極（Sa, Sb）によって電気的に接続されている電力Ｍ
    ＯＳ装置用集積構造電流感知抵抗において、 該抵抗（Rs）が前記第１の複数のうちの少なくとも１個
    のセル（1a）の深体領域（２）から前記第２の複数の相
    当するセル（1b）の深体領域（２）まで延びている少な
    くとも１個のドープされた領域（20, 21, 50）から成っ
    ていることを特徴とする電力ＭＯＳ装置用集積構造電流
    感知抵抗。
  2. 【請求項２】 請求項１記載の集積構造電流感知抵抗に
    おいて、 該抵抗が前記第２の複数の相当するセル（1b）の深体領
    域（２）へ前記第１の複数のうちの少なくとも１個のセ
    ル（1a）の深体領域（２）から延びて且つそれを接続す
    る、第１導電型の延長された深体領域（20）から成って
    いることを特徴とする電力ＭＯＳ装置用集積構造電流感
    知抵抗。
  3. 【請求項３】 請求項１記載の集積構造電流感知抵抗に
    おいて、 該抵抗が前記第２の複数の相当するセル（1b）の深体領
    域（２）へ前記第１の複数のうちの少なくとも１個のセ
    ル（1a）の深体領域（２）から延びて且つそれを接続す
    る、第１導電型の延長された深体領域（20）内に配設さ
    れた第２導電型の半導体領域（21）から成っていること
    を特徴とする電力ＭＯＳ装置用集積構造電流感知抵抗。
  4. 【請求項４】 請求項１記載の集積構造電流感知抵抗に
    おいて、 該抵抗が前記第２の複数の相当するセル（1b）の深体領
    域（２）へ前記第１の複数のうちの少なくとも１個のセ
    ル（1a）の深体領域（２）から延びて且つそれを接続す
    る、第１導電型の体領域（50）から成っていることを特
    徴とする電力ＭＯＳ装置用集積構造電流感知抵抗。
  5. 【請求項５】 前記請求項のいずれか１項記載の集積構
    造電流感知抵抗において、 該抵抗が前記第１の複数のセルのそれぞれのセル（1a）
    の前記深体領域（２）から前記第２の複数のセルのうち
    の相当するセル（1b）の前記深体領域（２）まで各々延
    びている複数の並列接続されたドープされた領域（20,
    21, 50）から成っていることを特徴とする電力ＭＯＳ装
    置用集積構造電流感知抵抗。
  6. 【請求項６】 前記請求項のいずれか１項記載の集積構
    造電流感知抵抗において、 前記第１導電型領域（２，５，20, 50）がアクセプター
    不純物によりドープされた半導体領域であり、一方前記
    第２導電型領域（３，６，21）はドナー不純物によりド
    ープされた半導体領域であることを特徴とする電力ＭＯ
    Ｓ装置用集積構造電流感知抵抗。
  7. 【請求項７】 請求項６記載の集積構造電流感知抵抗に
    おいて、 第１導電型の前記深体領域（２）及び前記延長された深
    体領域（20）がｐ+ 型半導体領域であることを特徴とす
    る電力ＭＯＳ装置用集積構造電流感知抵抗。
  8. 【請求項８】 請求項６記載の集積構造電流感知抵抗に
    おいて、 第１導電型の前記横方向チャネル領域（５）及び体領域
    （50）がｐ- 型半導体領域であることを特徴とする電力
    ＭＯＳ装置用集積構造電流感知抵抗。
  9. 【請求項９】 請求項６記載の集積構造電流感知抵抗に
    おいて、 第２導電型の前記ソース領域（６）がｎ+ 型半導体領域
    であることを特徴とする電力ＭＯＳ装置用集積構造電流
    感知抵抗。
  10. 【請求項１０】 請求項１〜５のいずれか１項記載の集
    積構造電流感知抵抗において、 前記第１導電型領域（２，５，20, 50）がドナー不純物
    によりドープされた半導体領域であり、一方前記第２導
    電型領域（３，６，21）はアクセプター不純物によりド
    ープされた半導体領域であることを特徴とする電力ＭＯ
    Ｓ装置用集積構造電流感知抵抗。
  11. 【請求項１１】 請求項10記載の集積構造電流感知抵抗
    において、 第１導電型の前記深体領域（２）及び前記延長された深
    体領域（20）がｎ+ 型半導体領域であることを特徴とす
    る電力ＭＯＳ装置用集積構造電流感知抵抗。
  12. 【請求項１２】 請求項10記載の集積構造電流感知抵抗
    において、 第１導電型の前記横方向チャネル領域（５）及び体領域
    （50）がｎ- 型半導体領域であることを特徴とする電力
    ＭＯＳ装置用集積構造電流感知抵抗。
  13. 【請求項１３】 請求項10記載の集積構造電流感知抵抗
    において、 第２導電型の前記ソース領域（６）がｐ+ 型半導体領域
    であることを特徴とする電力ＭＯＳ装置用集積構造電流
    感知抵抗。
  14. 【請求項１４】 前記請求項のいずれか１項記載の集積
    構造電流感知抵抗において、 前記第２導電型の前記半導体材料（３）が半導体基板
    （４）上に成長されたエピタキシャル層（３）であるこ
    とを特徴とする電力ＭＯＳ装置用集積構造電流感知抵
    抗。
  15. 【請求項１５】 請求項14記載の集積構造電流感知抵抗
    において、 前記半導体基板（４）が前記第１導電型のものであるこ
    とを特徴とする電力ＭＯＳ装置用集積構造電流感知抵
    抗。
  16. 【請求項１６】 請求項14記載の集積構造電流感知抵抗
    において、 前記半導体基板（４）が前記第２導電型のものであるこ
    とを特徴とする電力ＭＯＳ装置用集積構造電流感知抵
    抗。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010278436A (ja) * 2009-05-29 2010-12-09 Power Integrations Inc パワー集積回路デバイス
US9973183B2 (en) 2015-09-28 2018-05-15 Power Integrations, Inc. Field-effect transistor device with partial finger current sensing FETs
US9983239B2 (en) 2016-05-13 2018-05-29 Power Integrations, Inc. Integrated linear current sense circuitry for semiconductor transistor devices
US10819102B2 (en) 2016-08-08 2020-10-27 Power Integrations, Inc. Electronic circuit for fast temperature sensing of a power switching device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3226075B2 (ja) * 1994-06-22 2001-11-05 富士電機株式会社 たて型ｍｏｓ半導体装置
EP0810670B1 (en) * 1996-05-31 2004-07-28 STMicroelectronics S.r.l. Vertical bipolar power transistor with an integrated sensing resistor
US5959335A (en) * 1998-09-23 1999-09-28 International Business Machines Corporation Device design for enhanced avalanche SOI CMOS
US6175137B1 (en) * 1999-07-29 2001-01-16 Lucent Technologies, Inc. Monolithic resistor having dynamically controllable impedance and method of manufacturing the same
DE102011076610A1 (de) * 2010-06-04 2011-12-08 Denso Corporation Stromsensor, inverterschaltung und diese aufweisende halbleitervorrichtung
CN102779821B (zh) * 2012-07-31 2015-04-15 电子科技大学 一种集成了采样电阻的电流检测ldmos器件
CN109975614B (zh) * 2019-02-18 2021-02-23 南京隆特集成电路科技有限公司 一种四线式电流感测电阻及其测量方法
KR102153550B1 (ko) * 2019-05-08 2020-09-08 현대오트론 주식회사 전력 반도체 소자
EP3944316A1 (en) * 2020-07-21 2022-01-26 Nexperia B.V. An electrostatic discharge protection semiconductor structure and a method of manufacture
CN112968052B (zh) * 2020-12-23 2024-06-11 王培林 具有电流传感器的平面栅型功率器件及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073854B2 (ja) * 1985-12-18 1995-01-18 株式会社日立製作所 複合半導体装置
US4893158A (en) * 1987-06-22 1990-01-09 Nissan Motor Co., Ltd. MOSFET device
US4931844A (en) * 1988-03-09 1990-06-05 Ixys Corporation High power transistor with voltage, current, power, resistance, and temperature sensing capability
US5023692A (en) * 1989-12-07 1991-06-11 Harris Semiconductor Patents, Inc. Power MOSFET transistor circuit
JP3063167B2 (ja) * 1989-12-29 2000-07-12 日本電気株式会社 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010278436A (ja) * 2009-05-29 2010-12-09 Power Integrations Inc パワー集積回路デバイス
US9263564B2 (en) 2009-05-29 2016-02-16 Power Integrations, Inc. Power integrated circuit with incorporated sense FET
US9973183B2 (en) 2015-09-28 2018-05-15 Power Integrations, Inc. Field-effect transistor device with partial finger current sensing FETs
US9983239B2 (en) 2016-05-13 2018-05-29 Power Integrations, Inc. Integrated linear current sense circuitry for semiconductor transistor devices
US10819102B2 (en) 2016-08-08 2020-10-27 Power Integrations, Inc. Electronic circuit for fast temperature sensing of a power switching device

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