JPH06334146A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 238000009434 installation Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 15
- 239000010410 layer Substances 0.000 description 125
- 239000010408 film Substances 0.000 description 88
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 47
- 229910052710 silicon Inorganic materials 0.000 description 47
- 239000010703 silicon Substances 0.000 description 47
- 238000000034 method Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 15
- 239000010409 thin film Substances 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000005530 etching Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
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Abstract
(57)【要約】
【目的】 基板バイアス効果のないＳＧＴに代表される
３次元ＭＯＳトランジスタ構造を提供する。
【構成】 基板１上に形成される柱状半導体層４と、こ
の柱状半導体層の上部と下部に形成されるソース・ドレ
イン拡散層と、前記柱状半導体層４の側面を取りまくゲ
ート絶縁膜５と、このゲート絶縁膜を介して形成される
ゲート電極６と、前記柱状半導体層４に設けられた絶縁
膜９とを有する。
(57) [Summary] [Object] To provide a three-dimensional MOS transistor structure represented by an SGT that does not have a substrate bias effect. A columnar semiconductor layer 4 formed on a substrate 1, source / drain diffusion layers formed above and below the columnar semiconductor layer, and a gate insulating film 5 surrounding the side surface of the columnar semiconductor layer 4. It has a gate electrode 6 formed via this gate insulating film and an insulating film 9 provided on the columnar semiconductor layer 4.
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り、特に
ＭＯＳのトランジスタを用いた集積回路の構造に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to the structure of an integrated circuit using MOS transistors.
【０００２】[0002]
【従来の技術】半導体集積回路、なかでもＭＯＳトラン
ジスタを用いた集積回路は、高集積化の一途を辿ってい
る。この集積化に伴って、その中で用いられているＭＯ
Ｓトランジスタの加工においてはサブミクロン領域まで
微細化が進んでいる。ところで、従来の平面型のＭＯＳ
トランジスタ（２次元ＭＯＳトランジスタ）構造では、
このようなサブミクロン領域の微細化が進むと様々な問
題が出てくる。2. Description of the Related Art Semiconductor integrated circuits, especially integrated circuits using MOS transistors, are becoming highly integrated. With this integration, the MO used in it
In the processing of S-transistors, miniaturization is progressing to the submicron region. By the way, the conventional planar MOS
In the transistor (two-dimensional MOS transistor) structure,
As the miniaturization of the submicron region progresses, various problems will arise.
【０００３】すなわち、第１に、前記ＭＯＳトランジス
タのゲート長が短くなると、いわゆる短チャネル効果に
よるしきい値の低下や、ホットキャリア効果によるトラ
ンジスタ特性の劣化が生じる。That is, first, when the gate length of the MOS transistor is shortened, the threshold value is lowered by the so-called short channel effect, and the transistor characteristics are deteriorated by the hot carrier effect.
【０００４】第２に、前記ＭＯＳトランジスタのゲート
幅が短くなると、いわゆる狭チャネル効果によるしきい
値の増大が生じる問題はもとより、必要な電流量の確保
ができなくなる。以上のような、従来の平面型ＭＯＳト
ランジスタの２つの問題点を解決するために、ＳＧＴ
（Surrounding Gate Transistor）と呼ばれる、図１
６に示される如き３次元構造のＭＯＳトランジスタが提
案されている。ｎチャネル型のＳＧＴでは、例えば図１
６で示されるように、表面にｐ型層を有するシリコン基
板等の基板１上に形成されたｐ型柱状半導体層（例えば
シリコン層）４を取り囲むように柱の側面にゲート絶縁
膜５を介してゲート電極６が形成され、柱状半導体層４
の上部と下部にそれぞれソース、ドレイン層４ａ、４ｂ
が形成された構造になっている。ｐチャネル型のＳＧＴ
であれば、ｎチャネル型のＳＧＴと、チャネル、ソー
ス、ドレイン、ゲートの導電性が逆になるだけで構造的
にはほぼ同様である。Secondly, when the gate width of the MOS transistor is shortened, the so-called narrow channel effect causes an increase in the threshold value, and it becomes impossible to secure a necessary amount of current. In order to solve the above two problems of the conventional planar MOS transistor, the SGT
Figure 1 called (Surrounding Gate Transistor)
A MOS transistor having a three-dimensional structure as shown in 6 has been proposed. In the n-channel type SGT, for example, FIG.
6, a gate insulating film 5 is provided on the side surface of the pillar so as to surround a p-type columnar semiconductor layer (for example, a silicon layer) 4 formed on the substrate 1 such as a silicon substrate having a p-type layer on the surface. The gate electrode 6 is formed, and the columnar semiconductor layer 4 is formed.
Of the source and drain layers 4a and 4b respectively on the upper and lower parts of the
Has a structure formed. p-channel SGT
Then, the structure is almost the same as that of the n-channel SGT, except that the conductivity of the channel, source, drain, and gate is reversed.
【０００５】この構造では、占有面積を大きくすること
なく、柱状半導体層４の高さを大きくしてゲート長を長
くできるため、上記第１の問題点を解決できる。また、
柱状半導体層４の周囲を取り囲む領域がチャネル領域と
なるので、小さい占有面積内に大きなゲート幅を確保で
き、上記第２の問題点も解決できる。In this structure, the height of the columnar semiconductor layer 4 can be increased and the gate length can be increased without increasing the occupied area. Therefore, the first problem can be solved. Also,
Since the region surrounding the columnar semiconductor layer 4 serves as a channel region, a large gate width can be secured within a small occupied area, and the second problem can be solved.
【０００６】さらに、ＳＧＴでは、ゲートがチャネルを
取り囲むような構造から、ゲートのチャネルに対する制
御性が強くなり、ＭＯＳトランジスタのサブスレッショ
ルド特性が急峻で、サブスレッショルド・スイングが小
さいトランジスタが実現出来る利点がある。Further, in the SGT, since the gate surrounds the channel, the controllability of the gate with respect to the channel is strengthened, the subthreshold characteristic of the MOS transistor is steep, and a transistor with a small subthreshold swing can be realized. is there.
【０００７】さらにまた、柱状半導体層４の側壁チャネ
ル領域表面から延びる空乏層が柱状半導体層４全体を空
乏化させ、これによって空乏層容量が無い場合の理想的
なサブスレッショルド・スイングを得ることが出来る。
また、柱状半導体層４の幅が小さくなると、柱状半導体
層４の下部に形成されたソース・ドレイン拡散層から延
びる空乏層が柱状半導体層４全体を空乏化させることに
よりチャネル領域が基板１から切り離されることによ
り、基板バイアスの変動に伴うしきい値の変動が生じ難
く、基板バイアス効果の低減されたＭＯＳトランジスタ
を得ることができる。Furthermore, the depletion layer extending from the surface of the side wall channel region of the columnar semiconductor layer 4 depletes the entire columnar semiconductor layer 4, thereby obtaining an ideal subthreshold swing in the case where there is no depletion layer capacitance. I can.
When the width of the columnar semiconductor layer 4 is reduced, the depletion layer extending from the source / drain diffusion layer formed below the columnar semiconductor layer 4 depletes the entire columnar semiconductor layer 4 to separate the channel region from the substrate 1. As a result, the variation of the threshold value due to the variation of the substrate bias is unlikely to occur, and a MOS transistor with a reduced substrate bias effect can be obtained.
【０００８】しかしながら、このような理想的なＳＧＴ
を実現するためには、柱状半導体層４の幅を、例えばサ
ブクォーターミクロンレベルまで小さくし、柱状半導体
層４の下部に形成されるソース・ドレイン拡散層から延
びる空乏層が柱状半導体層４全体を空乏化する必要があ
る。しかしながら、このような理想的構造のＳＧＴの形
成は、リソグラフィ技術的に厳く、また柱状半導体層４
の大きさの自由度がなくなりＬＳＩデザイン的に不都合
が生じるという問題があった。However, such an ideal SGT
In order to realize the above, the width of the columnar semiconductor layer 4 is reduced to, for example, the sub-quarter micron level, and the depletion layer extending from the source / drain diffusion layer formed below the columnar semiconductor layer 4 covers the entire columnar semiconductor layer 4. Need to be depleted. However, the formation of the SGT having such an ideal structure is strict in terms of lithography technology, and the columnar semiconductor layer 4 is formed.
However, there is a problem that the degree of freedom of the size is lost and the LSI design becomes inconvenient.
【０００９】[0009]
【発明が解決しようとする課題】以上のように、ＳＧＴ
は、微細化とともに平面型ＭＯＳトランジスタにおいて
生じるいわゆる短チャネル効果、狭チャネル効果による
トランジスタ特性劣化の問題を解決し、サブスレッショ
ルド・スイングが小さく基板バイアス効果を低減した完
全空乏化ＭＯＳトランジスタの候補として考えられる。As described above, the SGT is
Is a candidate for a fully depleted MOS transistor that solves the problem of transistor characteristics deterioration due to the so-called short channel effect and narrow channel effect that occur in planar type MOS transistors with miniaturization, and that has a small subthreshold swing and reduced substrate bias effect. To be
【００１０】しかしながら、このような理想的なＳＧＴ
を実現するためには、柱状半導体層の幅を、例えばサブ
クォーターミクロンレベルまで小さくし、柱状半導体層
の下部に形成されるソース・ドレイン拡散層から延びる
空乏層が柱状半導体層全体を空乏化する必要がある。し
かしながら、このような構造のＳＧＴの形成は、リソグ
ラフィ技術的に厳く、また、例えば柱状半導体層４の幅
を小さくするとチャネル領域が小さくなるなど、柱状半
導体層の大きさの自由度がなくなりＬＳＩデザイン的に
不都合が生じるという問題があった。However, such an ideal SGT
In order to realize the above, the width of the columnar semiconductor layer is reduced to, for example, the sub-quarter micron level, and the depletion layer extending from the source / drain diffusion layer formed below the columnar semiconductor layer depletes the entire columnar semiconductor layer. There is a need. However, the formation of the SGT having such a structure is strict in terms of lithography technique, and the degree of freedom of the size of the columnar semiconductor layer is reduced because the channel region becomes smaller when the width of the columnar semiconductor layer 4 is reduced, for example. There was a problem in that there was a design problem.
【００１１】本発明は上記実情を鑑みて為されたもので
あり、基板バイアス効果の低減したＳＧＴに代表される
３次元構造のＭＯＳトランジスタを提供することを目的
とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a MOS transistor having a three-dimensional structure represented by SGT in which the substrate bias effect is reduced.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に本発明においては、基板上に形成される柱状半導体層
と、この柱状半導体層の上部と下部に形成されるソース
・ドレイン拡散層と、前記柱状半導体層の内部に柱の高
さ方向に延在して設けられる絶縁領域と、前記柱状半導
体層の側面を取りまくようなゲート絶縁膜と、このゲー
ト絶縁膜を介して形成されるゲート電極とを有する半導
体装置を提供する。In order to achieve the above object, in the present invention, a columnar semiconductor layer formed on a substrate and a source / drain diffusion layer formed above and below the columnar semiconductor layer are provided. An insulating region extending in the height direction of the pillar inside the columnar semiconductor layer, a gate insulating film surrounding the side surface of the columnar semiconductor layer, and a gate formed through this gate insulating film A semiconductor device having an electrode is provided.
【００１３】[0013]
【作用】本発明によれば、柱状半導体層のチャネル領域
の内側に、絶縁領域を形成しているため、柱状半導体層
の幅の大きさにかかわらず、上部あるいは下部ソース・
ドレイン拡散層から延びる空乏層が柱状半導体層のチャ
ネル領域全体を完全空乏化させることができる。このた
め、理想的なサブスレッショルドスイングを有するある
いは基板バイアス効果のないＭＯＳトランジスタを得る
ことができる。さらに、この発明の半導体装置の柱状半
導体層内の絶縁領域あるいはチャネルとなる半導体領域
の形成は、リソグラフィ工程を用いることなく自己整合
的に形成できる。According to the present invention, since the insulating region is formed inside the channel region of the columnar semiconductor layer, regardless of the width of the columnar semiconductor layer, the upper or lower source.
The depletion layer extending from the drain diffusion layer can completely deplete the entire channel region of the columnar semiconductor layer. Therefore, a MOS transistor having an ideal subthreshold swing or no substrate bias effect can be obtained. Further, the insulating region in the columnar semiconductor layer of the semiconductor device of the present invention or the semiconductor region to be a channel can be formed in a self-aligned manner without using a lithography process.
【００１４】[0014]
【実施例】本発明の実施例を図面を参照して説明する。
図１乃至図１３は本発明の一実施例を説明するための図
とこの実施例を製造するための工程図であり、各図の
（ａ）は平面図、（ｂ）は、図（ａ）中の線Ａ−Ａ´で
切った断面図である。Embodiments of the present invention will be described with reference to the drawings.
1 to 13 are views for explaining one embodiment of the present invention and process drawings for manufacturing this embodiment, in which (a) is a plan view and (b) is a drawing (a). 3 is a cross-sectional view taken along line AA ′ in FIG.
【００１５】実施例１ 図１（ａ）、（ｂ）は本発明の一実施例によるＭＯＳト
ランジスタを示す図である。本実施例ではｎ型ＭＯＳト
ランジスタについて示す。Embodiment 1 FIGS. 1A and 1B are views showing a MOS transistor according to an embodiment of the present invention. In this embodiment, an n-type MOS transistor is shown.
【００１６】図１（ｂ）からわかるようにシリコン基板
等の基板１上にｐ型ウェル２が形成され、前記基板１上
には前記ｐ型ウェル２と一体形成された突起した柱状シ
リコン層４が設けられ、この柱状シリコン層４の側壁全
体をチャネル領域となるように、柱状シリコン層４の外
周面には、ゲート酸化として、シリコン酸化膜５が形成
され、この外周を取り囲むようにゲート電極６が形成さ
れている。As can be seen from FIG. 1B, a p-type well 2 is formed on a substrate 1 such as a silicon substrate, and a protruding columnar silicon layer 4 integrally formed with the p-type well 2 is formed on the substrate 1. A silicon oxide film 5 is formed on the outer peripheral surface of the pillar-shaped silicon layer 4 as gate oxidation so that the entire side wall of the pillar-shaped silicon layer 4 serves as a channel region. 6 is formed.
【００１７】そして、柱状シリコン層４の上下にはｎ型
拡散層からなるソース、ドレイン領域４ｃ、４ｄが設け
られて３次元構造のＭＯＳトランジスタが構成されてい
る。この実施例において特徴的な部分は、柱状シリコン
層４の内部には、上面を開口とする溝がｐ型ウェル２の
下部拡散層４ｄが形成された表面位置とほぼ同程度の深
さまで形成されている点である。このような柱状シリコ
ン層４内部に溝が形成された構造によれば柱状シリコン
層４の幅が大きくてもチャネル反転時、前記柱状シリコ
ン層４が容易に完全空乏化できるので理想的なサブスレ
ッショルドスイングを有する基板バイアス効果の低減し
たＭＯＳトランジスタを得ることができる。Source and drain regions 4c and 4d made of n-type diffusion layers are provided above and below the columnar silicon layer 4 to form a three-dimensional MOS transistor. A characteristic part of this embodiment is that inside the pillar-shaped silicon layer 4, a groove having an opening at the upper surface is formed to a depth substantially equal to the surface position where the lower diffusion layer 4d of the p-type well 2 is formed. That is the point. According to the structure in which the groove is formed inside the pillar-shaped silicon layer 4, the pillar-shaped silicon layer 4 can be easily completely depleted at the time of channel inversion even if the width of the pillar-shaped silicon layer 4 is large, so that an ideal subthreshold is obtained. It is possible to obtain a MOS transistor having a swing and a reduced substrate bias effect.
【００１８】前記ゲート電極６にはｎ+ 型、ｐ+ 型ある
いはその他のいろいろな仕事関数をもった導電膜、及び
それらの複合膜が考えられるが、本実施例のようなｎ型
ＭＯＳトランジスタでは、チャネル領域の柱状シリコン
層４を完全空乏化させるためには基板（ｐ- 型）よりも
仕事関数の小さなｎ型多結晶シリコン膜などがよい。ま
た、下部ｎ型拡散層４ｄから延びる空乏層が柱状シリコ
ン層４全体を完全空乏化させるためにはｐ+ 型多結晶シ
リコン膜など仕事関数の大きな膜を用いても構わない。The gate electrode 6 may be a conductive film having n + type, p + type or other various work functions, and a composite film thereof, but in the n-type MOS transistor like this embodiment. In order to completely deplete the columnar silicon layer 4 in the channel region, an n-type polycrystalline silicon film having a work function smaller than that of the substrate (p − type) is preferable. Further, in order for the depletion layer extending from the lower n-type diffusion layer 4d to completely deplete the entire columnar silicon layer 4, a film having a large work function such as ap + -type polycrystalline silicon film may be used.
【００１９】また、この構造は、各部の導電型を逆にし
たｐ型ＭＯＳトランジスタとしても同様に形成可能であ
る。図２乃至図５は図１に示した本発明の実施例による
ＭＯＳトランジスタの製造方法を示す工程図である。Further, this structure can be similarly formed as a p-type MOS transistor in which the conductivity type of each portion is reversed. 2 to 5 are process diagrams showing a method of manufacturing the MOS transistor according to the embodiment of the present invention shown in FIG.
【００２０】まず、図２（ｂ）に示すように、基板１上
にｐ型ウェル２を形成し、その表面に後述する柱状シリ
コン層４上部のソース・ドレイン拡散層となるｎ型拡散
層４ｃを形成し、柱状シリコン層４をパターニングする
ためのシリコン窒化膜からなる第１のマスク３を形成す
る。このマスク３を用いて、反応性イオンエッチングな
どの異方性エッチングにより柱状シリコン層４を前記ｐ
型ウェル２領域上に形成する。次に、熱酸化により柱状
シリコン層４の側面にゲート絶縁膜５を形成し、その
後、ゲート電極となるｎ型多結晶シリコン膜６を全面に
堆積する。First, as shown in FIG. 2B, a p-type well 2 is formed on a substrate 1, and an n-type diffusion layer 4c serving as a source / drain diffusion layer above a columnar silicon layer 4 described later is formed on the surface of the p-type well 2. And a first mask 3 made of a silicon nitride film for patterning the columnar silicon layer 4 is formed. By using this mask 3, the pillar-shaped silicon layer 4 is formed by anisotropic etching such as reactive ion etching.
It is formed on the mold well 2 region. Next, a gate insulating film 5 is formed on the side surface of the columnar silicon layer 4 by thermal oxidation, and then an n-type polycrystalline silicon film 6 to be a gate electrode is deposited on the entire surface.
【００２１】次に、図３（ｂ）に示すように、ｎ型多結
晶シリコン膜６を異方性エッチングし、柱状シリコン層
４の側壁をとりまくようにゲート電極を残置せしめた
後、柱状シリコン層４下部のソース・ドレイン拡散層と
なるｎ型拡散層４ｄを柱状シリコン層４及びゲート電極
６をマスクに前記ｐ型ウェル２表面に自己整合的に形成
する。さらに第１の層間絶縁膜７を形成し、柱状シリコ
ン層４の周囲を埋め込む。その後、エッチバックプロセ
スなどにより第１のマスク３の上表面を露呈せしめる。
したがって、このマスク３の表面層と、第１の層間絶縁
膜７の表面層とは、異なる材料で形成する。この時、第
１の層間絶縁膜７は、ゲート絶縁膜と同じ膜を想定した
が異なる絶縁膜であっても構わない。Next, as shown in FIG. 3B, the n-type polycrystalline silicon film 6 is anisotropically etched to leave the gate electrode so as to surround the side wall of the columnar silicon layer 4, and then the columnar silicon is formed. An n-type diffusion layer 4d serving as a source / drain diffusion layer under the layer 4 is formed on the surface of the p-type well 2 in a self-aligned manner using the columnar silicon layer 4 and the gate electrode 6 as a mask. Further, a first interlayer insulating film 7 is formed to fill the periphery of the columnar silicon layer 4. After that, the upper surface of the first mask 3 is exposed by an etch back process or the like.
Therefore, the surface layer of the mask 3 and the surface layer of the first interlayer insulating film 7 are formed of different materials. At this time, the first interlayer insulating film 7 is assumed to be the same film as the gate insulating film, but may be a different insulating film.
【００２２】次に、図４（ｂ）に示すように、第１のマ
スク３をドライエッチング法などにより、選択的に除去
し、例えばシリコン窒化膜からなる第２のマスク８を堆
積する。Next, as shown in FIG. 4B, the first mask 3 is selectively removed by a dry etching method or the like, and a second mask 8 made of, for example, a silicon nitride film is deposited.
【００２３】次に、図５（ｂ）に示すように、第２のマ
スク８を異方性エッチングにより柱状シリコン層４上の
第１の層間絶縁膜７の側壁に自己整合的に残し、さらに
これをマスクにして、柱状シリコン層４の中心部をくり
抜くように異方性エッチングを行い溝を形成する。次い
で第２の層間絶縁膜９（例えばシリコン酸化膜）を形成
し、前記くり抜いた溝を埋め込む。このとき、溝の深さ
を柱状半導体層４下部のソース・ドレイン層程度かそれ
よりも深くすることにより、ＭＯＳトランジスタ動作
時、下部拡散層４ｄによる基板切り離し効果を得やす
い。Next, as shown in FIG. 5B, the second mask 8 is left on the side wall of the first interlayer insulating film 7 on the pillar-shaped silicon layer 4 in a self-aligned manner by anisotropic etching. Using this as a mask, anisotropic etching is performed so as to hollow out the central portion of the columnar silicon layer 4 to form a groove. Then, a second interlayer insulating film 9 (for example, a silicon oxide film) is formed and the hollowed-out groove is filled. At this time, by making the depth of the groove about the source / drain layer below the columnar semiconductor layer 4 or deeper than that, it is easy to obtain the substrate separation effect by the lower diffusion layer 4d during the operation of the MOS transistor.
【００２４】その後、第２の層間絶縁膜９及び第２のマ
スク８を除去し、前記上部拡散層４ｃを露出せしめ、柱
状半導体層４上にコンタクトを開口する。その後、前記
コンタクトに接続する配線１０を形成して図１ＭＯＳト
ランジスタが完成する。After that, the second interlayer insulating film 9 and the second mask 8 are removed, the upper diffusion layer 4c is exposed, and a contact is opened on the columnar semiconductor layer 4. Then, the wiring 10 connected to the contact is formed to complete the MOS transistor shown in FIG.
【００２５】図６乃至図８は、本発明による上記実施例
の他の製造方法を示す工程図である。この製造方法では
柱状シリコン層４内の溝を先に形成してから、柱状シリ
コン層４を形成するようにしている。6 to 8 are process drawings showing another manufacturing method of the above-described embodiment according to the present invention. In this manufacturing method, the groove in the columnar silicon layer 4 is first formed, and then the columnar silicon layer 4 is formed.
【００２６】図６（ａ）、（ｂ）に示すように、短形状
の微細溝を形成するための第１のマスク３ａにより、溝
を形成し、この溝中に、絶縁膜９を埋め込んだ後、前記
絶縁膜９をその上面が第１のマスク３ａ膜厚内に位置す
るとうにエッチバックする。なお、ここではエッチバッ
クを想定したが、選択成長を利用してもよい。As shown in FIGS. 6A and 6B, a groove is formed by the first mask 3a for forming a fine groove having a short shape, and the insulating film 9 is embedded in the groove. After that, the insulating film 9 is etched back such that its upper surface is located within the film thickness of the first mask 3a. In addition, although the etch back is assumed here, selective growth may be used.
【００２７】次に、図７に示すように、前記第１のマス
ク３を選択的に除去し、第２のマスク８ａを全面に堆積
する。そして、異方性エッチングにより、第２のマスク
を埋め込み絶縁膜９の側面に残す。Next, as shown in FIG. 7, the first mask 3 is selectively removed, and a second mask 8a is deposited on the entire surface. Then, the second mask is left on the side surface of the buried insulating film 9 by anisotropic etching.
【００２８】次に、埋め込み絶縁膜９及び第２のマスク
８ａをマスクに異方性エッチングをおこない、柱状シリ
コン層４を形成した後、図８に示すように、第２のマス
ク８ａを除去する。その後は、図１の実施例と同じよう
に、柱状シリコン層４の外周面に、ゲート酸化膜５を形
成し、この外周面を取り囲むようにゲート電極６を形成
する等の工程により図１に示した如きトランジスタが完
成する。Next, anisotropic etching is performed using the embedded insulating film 9 and the second mask 8a as a mask to form the columnar silicon layer 4, and then the second mask 8a is removed as shown in FIG. . After that, as in the embodiment of FIG. 1, the gate oxide film 5 is formed on the outer peripheral surface of the columnar silicon layer 4, and the gate electrode 6 is formed so as to surround the outer peripheral surface. The transistor as shown is completed.
【００２９】ここで、前記基板１はｐ型シリコン基板、
ｎ型シリコン基板、あるいは表面がシリコン酸化膜など
の絶縁膜が形成された基板など何であっても構わない。
また、マスク３はここではＣＶＤ（Chemical Vapor
Deposition）によるシリコン窒化膜を想定したが、シリ
コン酸化膜などや複合膜などであっても構わない。さら
に、チャネルのしきい値制御のために、斜めイオン注入
法などにより柱状シリコン層４になんらかのドーピング
を行ってもよい。さらにまた、ゲート絶縁膜５は熱酸化
によるシリコン酸化膜を想定したが、ＣＶＤ法によるも
の、ＯＮＯ膜など他の膜でも構わない。Here, the substrate 1 is a p-type silicon substrate,
An n-type silicon substrate or a substrate on the surface of which an insulating film such as a silicon oxide film is formed may be used.
The mask 3 is a CVD (Chemical Vapor) here.
Although a silicon nitride film by Deposition) is assumed, it may be a silicon oxide film or a composite film. Further, in order to control the threshold value of the channel, the columnar silicon layer 4 may be doped with some kind by an oblique ion implantation method or the like. Furthermore, although the gate insulating film 5 is assumed to be a silicon oxide film formed by thermal oxidation, it may be formed by a CVD method or another film such as an ONO film.
【００３０】実施例２ 図９は本発明による第２の実施例を説明するための図で
ある。前述の実施例１では、柱状シリコン層４溝には第
２の層間絶縁膜９が埋め込まれたが、図９のように、溝
内に絶縁膜（例えばシリコン酸化膜）１１を介して、導
電膜（例えば多結晶シリコン膜）１２を埋め込んだ絶縁
領域として形成しても良い。Second Embodiment FIG. 9 is a diagram for explaining a second embodiment according to the present invention. In the first embodiment described above, the second interlayer insulating film 9 was buried in the groove of the columnar silicon layer 4, but as shown in FIG. 9, the second interlayer insulating film 9 is electrically conductive through the insulating film (for example, silicon oxide film) 11 in the groove. It may be formed as an insulating region in which a film (for example, a polycrystalline silicon film) 12 is embedded.
【００３１】この実施例では、この導電膜１２は、フロ
ーティング状態としたが、この膜に新たにコンタクトを
形成して、電位を印加できるようにしてもよい。このよ
うな構成とすれば、埋め込んだ導電膜１２の仕事関数を
利用して、柱内のチャネル部の電位分布を変えられ、ト
ランジスタ特性を良好に制御することが可能となる。In this embodiment, the conductive film 12 is in a floating state, but a new contact may be formed in this film so that a potential can be applied. With such a configuration, the work function of the embedded conductive film 12 can be used to change the potential distribution of the channel portion in the column, and the transistor characteristics can be controlled well.
【００３２】実施例３ 図１０は本発明による第３の実施例を説明するための図
である。この実施例では、柱状絶縁膜１４を覆うように
薄膜シリコン層１３が形成され、柱状絶縁膜１４上部に
形成される薄膜シリコン層１３の全体に、ｎ形拡散層４
ｅが形成されるため、この拡散層４ｅとのコンタクトが
とりやすい。また、下部ｎ形拡散層４ｆは、薄膜シリコ
ン層１３の下にも形成されるため、拡散層としてのシー
ト抵抗を低減できる。また、常にチャネル領域は基板１
から切り離されており、基板バイアス効果がなくなる。Third Embodiment FIG. 10 is a diagram for explaining a third embodiment according to the present invention. In this embodiment, the thin film silicon layer 13 is formed so as to cover the columnar insulating film 14, and the n-type diffusion layer 4 is formed on the entire thin film silicon layer 13 formed on the columnar insulating film 14.
Since e is formed, it is easy to make contact with the diffusion layer 4e. Further, since the lower n-type diffusion layer 4f is also formed under the thin film silicon layer 13, the sheet resistance as a diffusion layer can be reduced. Also, the channel region is always the substrate 1
Is separated from the substrate bias effect.
【００３３】図１１及び１２は、図１０の本発明の半導
体装置の第３の実施例の製造方法を説明するための工程
図である。図１１（ａ）、（ｂ）に示すように、ソース
・ドレイン拡散層の一方の一部となるｎ型拡散層２ａを
ｐ型ウェル２内に形成した後、ＣＶＤ法によるシリコン
酸化膜などの絶縁膜をを堆積する。さらに、レジストパ
ターンを形成し、これをママスクとした異方性エッチン
グにより前記絶縁膜を柱状に加工し、柱状絶縁膜１４を
形成する。このとき、柱状絶縁膜１４は、表面が絶縁物
であればどのような構造でも構わない。FIGS. 11 and 12 are process drawings for explaining the manufacturing method of the third embodiment of the semiconductor device of the present invention shown in FIG. As shown in FIGS. 11A and 11B, after forming an n-type diffusion layer 2a which is a part of one of the source / drain diffusion layers in the p-type well 2, a silicon oxide film or the like formed by the CVD method is formed. Deposit an insulating film. Further, a resist pattern is formed, and the insulating film is processed into a columnar shape by anisotropic etching using the resist pattern as a mask to form a columnar insulating film 14. At this time, the columnar insulating film 14 may have any structure as long as the surface is an insulator.
【００３４】次に、図１２（ａ）、（ｂ）に示すよう
に、薄膜シリコン層１３を前記柱状絶縁膜１４の上面及
び側面とｎ型拡散層２ａ上に形成する。このとき、薄膜
シリコン層１３は、単結晶であることが望ましく、例え
ばアモルファスシリコンを堆積した後、これを熱工程に
より単結晶化させるなどして形成する。また、熱工程を
加えることにより、下地のｎ型拡散層２ａからｎ型不純
物が薄膜シリコン層１３中に拡散され、ソ−スまたはド
レイン拡散層４ｆを形成することができる。堆積時の薄
膜シリコン層１３は、ｎ型かｐ型などの不純物を含んで
いても構わない。さらに、ゲート電極６形成前に、薄膜
シリコン層１３に何らかの不純物をドーピングして、し
きい値の制御などをおこなっても構わない。その後、実
施例１と同様に、ゲート絶縁膜５、ゲート電極６を形成
し、柱状絶縁膜１４の上部に形成された薄膜シリコン層
１３にソースまたはドレイン拡散層４ｅを形成し、層間
絶縁膜７を堆積する。その後、上部拡散層４ｅ上にコン
タクトを開口し、配線１０を形成してＭＯＳトランジス
タが完成する。Next, as shown in FIGS. 12A and 12B, a thin film silicon layer 13 is formed on the upper and side surfaces of the columnar insulating film 14 and the n-type diffusion layer 2a. At this time, the thin film silicon layer 13 is preferably a single crystal, and is formed by, for example, depositing amorphous silicon and then crystallizing it by a thermal process. Further, by applying the heat process, the n-type impurities are diffused from the underlying n-type diffusion layer 2a into the thin film silicon layer 13 to form the source or drain diffusion layer 4f. The thin film silicon layer 13 at the time of deposition may include impurities such as n-type or p-type. Furthermore, before forming the gate electrode 6, the thin film silicon layer 13 may be doped with some impurities to control the threshold value. Thereafter, similarly to the first embodiment, the gate insulating film 5 and the gate electrode 6 are formed, the source or drain diffusion layer 4e is formed on the thin film silicon layer 13 formed on the columnar insulating film 14, and the interlayer insulating film 7 is formed. Deposit. After that, a contact is opened on the upper diffusion layer 4e and the wiring 10 is formed to complete the MOS transistor.
【００３５】本実施例では、ｐ型ウェル２上にｎ型拡散
層２ａを形成しているが、これは必ずしも決まっていな
い。この場合、基板に電位がかかるようになりやすくな
り、基板バイアス効果が見えてくるが、その反面、も
し、インパクトイオン化により、ホールが基板に生成さ
れるようになっても、それをｐ型ウェルを介して外部に
抜きとることが可能であり、安定な動作にはむしろ好ま
しい。In this embodiment, the n-type diffusion layer 2a is formed on the p-type well 2, but this is not necessarily decided. In this case, it becomes easier to apply a potential to the substrate, and the substrate bias effect becomes visible, but on the other hand, even if holes are generated in the substrate due to impact ionization, they can be changed to p-type wells. It is possible to pull it out to the outside through, and it is rather preferable for stable operation.
【００３６】実施例４ 図１３は、本発明の半導体装置の第４の実施例を説明す
るための図である。図１１と同様の部分は同一の符号を
付して示し、詳細な説明は省略する。Fourth Embodiment FIG. 13 is a diagram for explaining a fourth embodiment of the semiconductor device of the present invention. The same parts as those in FIG. 11 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００３７】基板１上に絶縁膜１５をパターニング形成
し、その上に柱状絶縁膜１４を形成する。絶縁膜１５は
柱状絶縁膜１４をパターニングする際、高い選択比をも
ったものが好ましい。また、絶縁膜１５の加工は、柱状
絶縁膜１４形成の先でも後でも構わない。以下図６の実
施例と同様にゲート電極まで形成する。この場合、絶縁
膜１５を柱状絶縁膜１４の下部およびその近傍にのみ形
成しているのは、基板１のｎ型拡散層２ａの単結晶シリ
コンをシードとし、薄膜シリコン層１３形成後、前記シ
ードから前記シリコン層１３を単結晶化するためであ
る。しかしながら、可能ならば絶縁膜１５領域をさらに
広げられれば、それだけ、ｐｎジャンクション容量を低
減できる。その後、図１０の実施例と同様の工程により
ＭＯＳトランジスタが完成する。The insulating film 15 is patterned and formed on the substrate 1, and the columnar insulating film 14 is formed thereon. The insulating film 15 preferably has a high selection ratio when patterning the columnar insulating film 14. The insulating film 15 may be processed before or after the columnar insulating film 14 is formed. Thereafter, the gate electrode is formed in the same manner as in the embodiment of FIG. In this case, the insulating film 15 is formed only below and in the vicinity of the columnar insulating film 14 because the single crystal silicon of the n-type diffusion layer 2a of the substrate 1 is used as a seed, and after the thin film silicon layer 13 is formed, the seed film is formed. Is for single crystallizing the silicon layer 13. However, if possible, if the region of the insulating film 15 can be further expanded, the pn junction capacitance can be reduced accordingly. After that, the MOS transistor is completed by the same process as in the embodiment of FIG.
【００３８】この第４の実施例では、図１１の実施例と
同様に柱状絶縁膜１４上に薄膜シリコン層１３を形成し
ているが、前記柱状絶縁膜１４の下部が絶縁膜１５上に
形成されている。この場合、下部ソース・ドレイン拡散
層がジャンクションを形成しないため、ジャンクション
による寄生容量を低減できる。このとき、絶縁膜１５
は、かならずしも柱下だけに形成される必要はなく、基
板１上全面に形成されていても構わない。In the fourth embodiment, the thin film silicon layer 13 is formed on the columnar insulating film 14 as in the embodiment of FIG. 11, but the lower part of the columnar insulating film 14 is formed on the insulating film 15. Has been done. In this case, since the lower source / drain diffusion layer does not form a junction, the parasitic capacitance due to the junction can be reduced. At this time, the insulating film 15
Need not necessarily be formed only under the pillar, and may be formed over the entire surface of the substrate 1.
【００３９】実施例５ 次に本発明の半導体装置の第５の実施例として、本発明
をインバータ回路に適用したものを図１４に示す。図１
５（ａ）〜（ｄ）は、それぞれ図１４（ａ）のＡ−
Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’断面図である。ま
た、図１４（ｂ）は等価回路であり、Ｑｐがｐ型ＭＯＳ
トランジスタ、Ｑｎがｎ型ＭＯＳトランジスタである。
両方とも、図１０に示した本発明の第３の実施例の構造
を組み合わせて形成している。そしてここでは、これま
での実施例ではふれなかったゲート電極への配線コンタ
クトの取り方、即ち、ＱｐとＱｎのゲート電極へのＶｉ
ｎ配線の取り方についても詳細に説明する。Fifth Embodiment Next, as a fifth embodiment of the semiconductor device of the present invention, an application of the present invention to an inverter circuit is shown in FIG. Figure 1
5 (a) to 5 (d) are A- of FIG. 14 (a), respectively.
It is A ', BB', CC ', DD' sectional drawing. Further, FIG. 14B is an equivalent circuit in which Qp is a p-type MOS.
The transistor Qn is an n-type MOS transistor.
Both of them are formed by combining the structures of the third embodiment of the present invention shown in FIG. Then, here, a method of making a wiring contact to the gate electrode, which is not touched in the above-mentioned embodiments, that is, Vi to the gate electrode of Qp and Qn is taken.
How to take the n wiring will also be described in detail.
【００４０】まず、ゲート電極は柱状半導体層の側面に
選択形成されてしまうため、ここでは、形成される２つ
の柱状半導体層に近接して、第３の柱状半導体層を形成
している。これは、他の柱状半導体層と同時に形成させ
るとよい。そして、図１５（ｄ）からもわかるようにゲ
ート電極形成時に、ゲート電極取りだしパターンにより
ゲート電極を柱状半導体層上にも残すようにしている。
隣接した柱状半導体層間には、ゲート電極となる膜が埋
め込まれるようになるため、第３の柱状半導体層へのゲ
ート電極の接続は、柱状半導体層間の距離をゲート電極
の膜厚の２倍以下にしてやることによって、容易に形成
できる（図１５（ａ））。本実施例では、第３の柱状半
導体層表面にも、ＭＯＳ構造が形成されるため、ゲート
電極の寄生容量が大きくなる可能性があるが、薄膜シリ
コン層を予め除去したり、第３の柱状半導体層は、薄膜
シリコン層形成後に新たに形成するなどして、ＭＯＳ構
造とは異なる形成方法も考えられる。First, since the gate electrode is selectively formed on the side surface of the columnar semiconductor layer, here, the third columnar semiconductor layer is formed close to the two columnar semiconductor layers to be formed. This may be formed at the same time as other columnar semiconductor layers. Then, as can be seen from FIG. 15D, when the gate electrode is formed, the gate electrode is left on the columnar semiconductor layer by a gate electrode extraction pattern.
Since a film to be a gate electrode is embedded between the adjacent columnar semiconductor layers, the gate electrode is connected to the third columnar semiconductor layer so that the distance between the columnar semiconductor layers is equal to or less than twice the film thickness of the gate electrode. By doing so, it can be easily formed (FIG. 15A). In this embodiment, since the MOS structure is also formed on the surface of the third columnar semiconductor layer, the parasitic capacitance of the gate electrode may increase. However, the thin film silicon layer may be removed in advance or the third columnar semiconductor layer may be removed. A method of forming the semiconductor layer different from the MOS structure is also conceivable, such as newly forming the semiconductor layer after forming the thin film silicon layer.
【００４１】上記した実施例に限らず、本発明による半
導体装置のトランジスタ部分は、ＤＲＡＭのセル部やト
ランスファーゲートとしても使用可能である。その他、
本発明を逸脱しない範囲で種々変形することができる。The transistor portion of the semiconductor device according to the present invention is not limited to the above-mentioned embodiments, and can be used as a cell portion or a transfer gate of a DRAM. Other,
Various modifications can be made without departing from the scope of the present invention.
【００４２】[0042]
【発明の効果】以上述べたように本発明によれば、柱状
半導体層の幅の大きさにかかわらず、上部あるいは下部
ソース・ドレイン拡散層から延びる空乏層が柱状半導体
層全体を完全空乏化させることができる。このため、理
想的なサブスレッショルドスイングを有するあるいは基
板バイアス効果のないＭＯＳトランジスタを得ることが
できる。As described above, according to the present invention, the depletion layer extending from the upper or lower source / drain diffusion layer completely depletes the entire columnar semiconductor layer regardless of the width of the columnar semiconductor layer. be able to. Therefore, a MOS transistor having an ideal subthreshold swing or no substrate bias effect can be obtained.
【図１】 本発明による半導体装置の一実施例を示す
図。FIG. 1 is a diagram showing an embodiment of a semiconductor device according to the present invention.
【図２】 図１に示された本発明による半導体装置の製
造方法の工程を示す図。FIG. 2 is a diagram showing steps of a method for manufacturing the semiconductor device according to the present invention shown in FIG.
【図３】 図１に示された本発明による半導体装置の製
造方法の図２に続く工程を示す図。3 is a diagram showing a step that follows FIG. 2 of the method for manufacturing a semiconductor device according to the present invention shown in FIG. 1. FIG.
【図４】 図１に示された本発明による半導体装置の製
造方法の図３に続く工程を示す図。4 is a diagram showing a step that follows the step of FIG. 3 of the method for manufacturing the semiconductor device according to the present invention shown in FIG.
【図５】 図１に示された本発明による半導体装置の製
造方法の図４に続く工程を示す図。5 is a diagram showing a step that follows FIG. 4 of the method of manufacturing the semiconductor device according to the present invention shown in FIG. 1. FIG.
【図６】 図１に示された本発明による半導体装置の他
の製造方法を示す平面図。6 is a plan view showing another method of manufacturing the semiconductor device according to the present invention shown in FIG. 1. FIG.
【図７】 図１に示された本発明による半導体装置の他
の製造方法の図６に続く工程を示す図。7 is a diagram showing a step that follows FIG. 6 of another method of manufacturing the semiconductor device according to the present invention shown in FIG.
【図８】 図１に示された本発明による半導体装置の他
の製造方法の図６に続く工程を示す図。8 is a diagram showing a step that follows FIG. 6 of another method for manufacturing the semiconductor device according to the present invention shown in FIG.
【図９】 本発明による半導体装置の一実施例を示す
図。FIG. 9 is a diagram showing an embodiment of a semiconductor device according to the present invention.
【図１０】 本発明による半導体装置の一実施例を示す
図。FIG. 10 is a diagram showing an embodiment of a semiconductor device according to the present invention.
【図１１】 図１１に示された本発明による半導体装置
の製造方法の工程を示す図。FIG. 11 is a diagram showing steps of a method for manufacturing the semiconductor device according to the present invention shown in FIG.
【図１２】 図１１に示された本発明による半導体装置
の製造方法の図１２に続く工程を示す図。12 is a diagram showing a step that follows the step of FIG. 12 of the method for manufacturing the semiconductor device according to the present invention shown in FIG.
【図１３】 本発明による半導体装置の一実施例を示す
図。FIG. 13 is a diagram showing an embodiment of a semiconductor device according to the present invention.
【図１４】 （ａ）：図１１に示された本発明による半
導体装置の実施例を用いたインバータの平面図。
（ｂ）：図１１に示された本発明による半導体装置の実
施例を用いたインバータの回路図。14A is a plan view of an inverter using the embodiment of the semiconductor device according to the present invention shown in FIG.
(B): A circuit diagram of an inverter using the embodiment of the semiconductor device according to the present invention shown in FIG. 11.
【図１５】 図１７に示された本発明による半導体装置
の実施例を用いたインバータの断面図。15 is a sectional view of an inverter using the embodiment of the semiconductor device according to the present invention shown in FIG.
【図１６】 従来技術による半導体装置の例を示す図。FIG. 16 is a diagram showing an example of a semiconductor device according to a conventional technique.
１：基板 ２：ｐ型ウェル ３：第１のマスク（シリコン窒化膜） ４：柱状シリコン層 ５：ゲート絶縁膜（シリコン酸化膜） ６：ゲート電極（多結晶シリコン膜） ７：第１の層間絶縁膜（シリコン酸化膜） ８：第２のマスク（シリコン窒化膜） ９：第２の層間絶縁膜（シリコン酸化膜） １０：配線 １１：絶縁膜 １２：導電膜 １３：薄膜シリコン層 １４：柱状絶縁膜 １５：絶縁膜 1: substrate 2: p-type well 3: first mask (silicon nitride film) 4: columnar silicon layer 5: gate insulating film (silicon oxide film) 6: gate electrode (polycrystalline silicon film) 7: first interlayer Insulating film (silicon oxide film) 8: Second mask (silicon nitride film) 9: Second interlayer insulating film (silicon oxide film) 10: Wiring 11: Insulating film 12: Conductive film 13: Thin film silicon layer 14: Column Insulating film 15: Insulating film
Claims (7)
の柱状半導体層の上部と下部に形成されるソース・ドレ
イン拡散層と、前記柱状半導体層の内部に柱の高さ方向
に延在して設けられる絶縁領域と、前記柱状半導体層の
側面を取りまくゲート絶縁膜と、このゲート絶縁膜を介
して形成されるゲート電極とを有することを特徴とする
半導体装置。1. A columnar semiconductor layer formed on a substrate, source / drain diffusion layers formed above and below the columnar semiconductor layer, and a columnar semiconductor layer extending inside the columnar semiconductor layer in a height direction of the column. And a gate insulating film surrounding the side surface of the columnar semiconductor layer, and a gate electrode formed through the gate insulating film.
ンであることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the columnar semiconductor layer is amorphous silicon.
された上面を開口とし、前記柱状半導体層の高さとほぼ
同じ深さを有する溝に埋め込まれてなることを特徴とす
る請求項１記載の半導体装置。3. The insulating region has an opening formed in the upper surface of the pillar-shaped semiconductor layer and is embedded in a groove having a depth substantially the same as the height of the pillar-shaped semiconductor layer. Semiconductor device.
れた柱状絶縁層とこの柱状絶縁層の側面及び上面を被覆
した半導体層とからなることを特徴とする請求項１記載
の半導体装置。4. The semiconductor device according to claim 1, wherein the columnar semiconductor layer is composed of a columnar insulating layer provided on the substrate and a semiconductor layer covering a side surface and an upper surface of the columnar insulating layer.
はシート抵抗低減のための半導体領域が設けられている
ことを特徴とする請求項４記載の半導体装置。5. The semiconductor device according to claim 4, wherein a semiconductor region for reducing sheet resistance is provided on the surface of the substrate on which the columnar insulating layer is formed.
の半導体領域は完全空乏化するものであることを特徴と
する請求項１記載の半導体装置。6. The semiconductor device according to claim 1, wherein the semiconductor region between the source and the drain of the columnar semiconductor layer is completely depleted.
ＭＯＳトランジスタからなり、前記ＭＯＳトランジスタ
のゲート電極は共通接続されて入力電位が与えられ、前
記一方のＭＯＳトランジスタの一端部は電源電圧へ、他
方のＭＯＳトランジスタの一端部は設置電位に接続さ
れ、前記ＭＯＳトランジスタの残りの端部同士は接続さ
れて出力電位を出力するようにしたインバータとして構
成されたことを特徴とする請求項１記載の半導体装置。7. The semiconductor device comprises two MOS transistors having different conductivity, the gate electrodes of the MOS transistors are commonly connected to receive an input potential, and one end of the one MOS transistor is connected to a power supply voltage. 2. The inverter according to claim 1, wherein one end of the other MOS transistor is connected to an installation potential, and the other ends of the MOS transistor are connected to each other to output an output potential. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123001A JPH06334146A (en) | 1993-05-26 | 1993-05-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123001A JPH06334146A (en) | 1993-05-26 | 1993-05-26 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334146A true JPH06334146A (en) | 1994-12-02 |
Family
ID=14849814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5123001A Pending JPH06334146A (en) | 1993-05-26 | 1993-05-26 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334146A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1507294A3 (en) * | 2003-08-12 | 2006-03-01 | Fujio Masuoka | Semiconductor device with surrounding gate |
| JP2011165830A (en) * | 2010-02-08 | 2011-08-25 | Elpida Memory Inc | Semiconductor device and manufacturing method thereof |
| KR20120090836A (en) * | 2011-02-08 | 2012-08-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor memory device and method for manufacturing the same |
| WO2012119053A1 (en) * | 2011-03-02 | 2012-09-07 | King Abdullah University Of Science And Technology | Cylindrical-shaped nanotube field effect transistor |
| JP2012256852A (en) * | 2011-03-31 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | Memory device |
| EP2246895A4 (en) * | 2008-01-29 | 2013-08-14 | Unisantis Elect Singapore Pte | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
| US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
-
1993
- 1993-05-26 JP JP5123001A patent/JPH06334146A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1507294A3 (en) * | 2003-08-12 | 2006-03-01 | Fujio Masuoka | Semiconductor device with surrounding gate |
| EP2246895A4 (en) * | 2008-01-29 | 2013-08-14 | Unisantis Elect Singapore Pte | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
| US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| JP2011165830A (en) * | 2010-02-08 | 2011-08-25 | Elpida Memory Inc | Semiconductor device and manufacturing method thereof |
| KR20120090836A (en) * | 2011-02-08 | 2012-08-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor memory device and method for manufacturing the same |
| JP2012182446A (en) * | 2011-02-08 | 2012-09-20 | Semiconductor Energy Lab Co Ltd | Semiconductor memory device, and method for manufacturing semiconductor memory device |
| US9431400B2 (en) | 2011-02-08 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for manufacturing the same |
| WO2012119053A1 (en) * | 2011-03-02 | 2012-09-07 | King Abdullah University Of Science And Technology | Cylindrical-shaped nanotube field effect transistor |
| US9224813B2 (en) | 2011-03-02 | 2015-12-29 | King Abdullah University Of Science And Technology | Cylindrical-shaped nanotube field effect transistor |
| JP2012256852A (en) * | 2011-03-31 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | Memory device |
| JP2016208058A (en) * | 2011-03-31 | 2016-12-08 | 株式会社半導体エネルギー研究所 | Semiconductor device |
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