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JPH06324937A - メモリカード - Google Patents

メモリカード

Info

Publication number
JPH06324937A
JPH06324937A JP11163293A JP11163293A JPH06324937A JP H06324937 A JPH06324937 A JP H06324937A JP 11163293 A JP11163293 A JP 11163293A JP 11163293 A JP11163293 A JP 11163293A JP H06324937 A JPH06324937 A JP H06324937A
Authority
JP
Japan
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chip
memory card
writing
chips
card
Prior art date
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Application number
JP11163293A
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English (en)
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JP3330187B2 (ja
Inventor
Katsuhiko Manabe
克彦 真鍋
Hiroki Fukuoka
宏樹 福岡
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP11163293A priority Critical patent/JP3330187B2/ja
Priority to US08/224,270 priority patent/US5513138A/en
Publication of JPH06324937A publication Critical patent/JPH06324937A/ja
Application granted granted Critical
Publication of JP3330187B2 publication Critical patent/JP3330187B2/ja
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Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】 高速かつ良好なデータの書き込み／読み出し
を可能にする。 【構成】 ＥＥＰＲＯＭチップ１から書き込みを実施
し、ブロック単位のデータ転送を完了するごとに書き込
みコマンドを実施する。４チップ分のデータの書き込み
を完了した時点で各チップ１〜４は書き込み動作中であ
って、システム側はカードのＲＤＹ／ＢＳＹ信号をみな
がら次のデータ転送の機会を待つ。チップ１のＲＤＹ／
ＢＳＹ１信号をモニタすることによって、システム側か
らの各チップ１〜４へのデータの書き込みを順次変えて
いく。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭ(電気的
消去型ＰＲＯＭ)が複数個搭載されたメモリカードに関
する。
【０００２】
【従来の技術】フラッシュ型ＥＥＰＲＯＭチップを記憶
媒体としてメモリカードを構成すると、比較的安価で大
容量のメモリカードが実現できる。しかしＥＥＰＲＯＭ
チップは書き込み動作が低速であり、リアルタイムで圧
縮動画データを書き込む等の高速書き込みを実現できな
いのが現状である。
【０００３】そこで特開平３−265287号公報に示されて
いるように、半導体メモリ(メモリカード)に、画像デー
タを記録する際に最初に記録が行われるべき空き単位記
録領域の位置を示す情報が記録されている領域を設け、
空き単位記録領域を短時間で検索可能にして書き込み速
度を速めるようにしたり、また特開平４−268284号公報
に示されているように、画像情報を複数のＥＥＰＲＯＭ
に並列に書き込むことにより低速のＥＥＰＲＯＭを高速
の画像記録媒体としてリアルタイムに使用可能にする技
術が提案されている。
【０００４】
【発明が解決しようとする課題】しかし、一般的にＥＥ
ＰＲＯＭの書き込み時間は、チップによってばらつきが
ある(同一チップ内部でも書き込み時間にばらつきがあ
る)ため、ただ単に並列書き込みの技術を使用しても効
率のよい高速書き込み動作を実現できない。したがっ
て、各チップの性能のばらつきを考慮した書き込み制御
方式を実施する必要がある。
【０００５】またフラッシュ型ＥＥＰＲＯＭの場合、書
き込み回数に制限があり、長年使用していくと欠陥ビッ
トが出現してくる。そこでメモリカード内部にシステム
側に対して欠陥エリアと認識させるために、何等かの欠
陥管理手段を設ける必要があるが、従来の構造では、同
一種類のメモリのあるエリア(具体的にはファイル管理
エリア)に欠陥情報を記憶しているだけである。
【０００６】しかし、一般的にメモリ上でファイル管理
領域は、データエリアと比較して頻繁にアクセスされる
エリアであり、ファイル管理エリア自身が一番始めに欠
陥になる可能性が高い。したがって、このような構造で
メモリカード内部のファイル管理領域自体が欠陥になっ
た場合、そのとき以降、前に記録されたデータが無効に
なるという問題があった。
【０００７】本発明の目的は、高速かつ良好にデータの
書き込み／読み出しが可能なメモリカードを提供するこ
とにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ブロック単位で読み書き可能なＥＥＰＲ
ＯＭチップを複数個搭載したメモリカードにおいて、高
速書き込みを実現するためにブロック単位で複数個並列
書き込み制御する手段を有し、書き込み動作中であるこ
とを示す信号をカード外部に出力可能とし、各チップご
とに書き込み動作中か否かをモニタ可能としたことを特
徴とする。
【０００９】また書き込み動作中であることをカード外
部に出力する信号を最初に書き始めたチップの書き込み
状態をモニタ可能としたことを特徴とする。
【００１０】また各チップの書き込み動作状態をカード
データバスより、それぞれモニタ可能としたことを特徴
とする。
【００１１】また書き込みコマンドを単独に各チップに
設定可能な手段を備えたことを特徴とする。
【００１２】また書き込み時、複数ブロック単位で連続
書き込み動作させるために、各チップへのチップイネー
ブル切り替えを前記書き込みコマンドのカウント値に基
づいて行う手段を備えたことを特徴とする。
【００１３】さらに前記メモリカードにおいて、連続ブ
ロック読み出しを可能にするために前記チップを選択す
る手段を備えたことを特徴とする。
【００１４】また各チップへのアドレス設定手段を各チ
ップ共通としたことを特徴とする。
【００１５】また各チップに特定のコマンドを設定する
コマンド設定手段を各チップ共通としたことを特徴とす
る。
【００１６】また各チップのステータスをみるためのコ
マンドを各チップ単独に設定可能な手段を備えたことを
特徴とする。
【００１７】またカードが読み出し中であることの信号
として、各チップの読み出し動作状態信号の論理積をと
った信号をカード外部に出力してモニタ可能としたこと
を特徴とする。
【００１８】また読み出し時、連続読み出し動作させる
ために、各チップへのチップイネーブル切り替えを、カ
ードに入力されるデータリード信号を設定されたブロッ
ク数のカウントのたびに行う手段を備えたことを特徴と
する。
【００１９】また前記書き込みと読み出しの動作状態信
号をモニタするためのカード端子を共通使用可能とし、
しかも書き込み時と読み出し時とでモニタ信号を切り替
える手段を備えたことを特徴とする。
【００２０】また連続書き込みあるいは連続読み出しを
させるための前記チップイネーブルを切り替える手段
を、書き込み時と読み出し時とで切り替え可能にしたこ
とを特徴とする。
【００２１】さらに前記メモリカードにおいて、複数チ
ップにまたがるアクセスをするときのアクセス側からの
アドレス変化が連続変化するように各チップへのアドレ
スを割り付ける手段を備えたことを特徴とする。
【００２２】またチップ搭載数を偶数個としたことを特
徴とする。
【００２３】また最小データ消去単位数を、カード内部
チップ数とブロック内データ数と任意数との積に設定し
たことを特徴とする。
【００２４】また、いずれかのチップにおけるビットに
欠陥が生じた場合、当該ビットを包含する前記最小デー
タ消去単位全体を欠陥エリアに設定することを特徴とす
る。
【００２５】また前記欠陥エリアのデータを記憶可能な
メモリエリアを備えたことを特徴とする。
【００２６】
【作用】前記構成のメモリカードでは、複数のＥＥＰＲ
ＯＭチップにおいて各チップごとに書き込み動作中か否
かをモニタ可能であるので、効率よく高速に書き込む制
御が可能になる。
【００２７】また書き込み中である複数チップの書き込
み状態を最初に書き始めたチップからモニタするので、
論理積をとった信号を外部に出力する場合に比べて高速
にモニタ可能であって、高速な書き込み動作が可能にな
る。
【００２８】またカードデータバスによってカード内部
の各チップの書き込み状態が、それぞれモニタ可能にな
り、さらに効率のよい書き込み動作が可能になる。
【００２９】また書き込みコマンドを各チップ単独に設
定可能にすることによって、より高速な書き込み動作が
可能になる。
【００３０】また書き込み時、カード内部でのチップセ
レクトを行うことで、アクセスするシステム側の負荷が
減少する。
【００３１】また連続ブロック読み出しを行うようにチ
ップを選択することで、メモリカードを効率よく高速に
読み出すことが可能になる。
【００３２】またシステム側からのアドレス設定サイク
ルを減少させることが可能になり、より高速なカードア
クセスが可能になる。
【００３３】またシステム側からのコマンド設定サイク
ルを減少させることが可能になり、より高速なカードア
クセスが可能になる。
【００３４】また各チップのステータスをそれぞれモニ
タ可能にすることで、システム側からの、よりきめ細か
い制御が可能になる。
【００３５】またメモリカードの読み出し状態を示す信
号(Ｒeady／Ｂusy信号)を効率的に読み出すことが可能
になる。
【００３６】また読み出し時、カード内部でのチップセ
レクト機能を可能にすることで、システム側の負荷が減
少する。
【００３７】また新たに信号線を追加することなくメモ
リカードの動作状態がモニタ可能となって、システム側
の負荷が軽くなる。
【００３８】また書き込み動作時と読み出し動作時で、
各チップをセレクトする手段を自動的に切り替えること
によってシステム側の負荷が減少する。
【００３９】またシステム側からみたときのメモリカー
ドへのアドレス変化がチップ間にまたがってアクセスし
た場合でも連続になるため、高速書き込みを行っていて
もシステム側としてクラスタ単位でのファイル管理が容
易に実現可能となる。
【００４０】またチップ使用個数を偶数個(２のｎ乗)に
設定することによって、並列書き込みを実施したときの
チップにまたがったアクセスを行った場合、アドレス変
化を連続とすることが可能となるため、システム側のフ
ァイル管理が容易になる。
【００４１】また複数チップにまたがったブロック単位
を最小データ消去単位とすることで高速消去が可能にな
って、メモリカード上での記録データの連続性を保て
る。
【００４２】また前記最小データ消去単位を欠陥エリア
とすることによって、システム側のファイル管理の負荷
が減少する。
【００４３】また欠陥エリアでのデータが他のメモリエ
リアに記憶されるので、安全性の高いファイル管理が可
能となる。
【００４４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
【００４５】図１は本発明の一実施例における要部の構
成を示す説明図、図２は本実施例におけるメモリアロケ
ーションの説明図であり、本実施例では、２Mbitの４個
のＥＥＰＲＯＭチップ１〜４を用いて、８MByteのフラ
ッシュＥＥＰＲＯＭカードを構成しており、チップセレ
クト部５によって書き込み／読み出し時のチップセレク
トがなされる。
【００４６】また高速書き込み／読み出しを可能にする
ために、各チップ１〜４間でブロック単位(本実施例で
は256ワード単位)でアドレスが連続変化するように、図
２に示したようなメモリアロケーションを採用してい
る。
【００４７】なお、図中の信号でＡＬＥは“Ａddress
Ｌatch Ｅnable”信号、ＣＬＥは“Ｃlear”信号、ＷＲ
は“Ｗrite”信号、ＣＥ(１〜４)は“Ｃhannel Ｅnd”
信号、ＲＤＹ／ＢＳＹは“Ｒeady／Ｂusy”信号、ＯＥ
は“Ｏperation Ｅnd”信号、ＲＥＧは“Ｒegeneratio
n”信号の略号である。
【００４８】図３は本実施例における高速書き込みをす
るときの各チップの状態を示すタイミングチャート、図
４は読み出しをするときの各チップの状態を示すタイミ
ングチャートである。
【００４９】まず高速書き込み動作の特徴を説明する。
すなわち、チップ１から書き込みを実施するとしてブロ
ック単位のデータ転送を完了するごとに、書き込みコマ
ンドを実施する。４チップ分のデータ(256×４ワード)
を書き込み完了した時点で、各チップは書き込み動作中
であり、システム側ではカードのＲＤＹ／ＢＳＹ信号を
みながら次のデータ転送の機会を待つ。この場合、ＲＤ
Ｙ／ＢＳＹ信号は、チップ１のＲＤＹ／ＢＳＹ１信号を
そのまま出力するものである。
【００５０】チップ１のＲＤＹ／ＢＳＹ１信号をモニタ
することによって、システム側から各チップへのデータ
の書き込み順序を、チップ１→チップ２→チップ３→チ
ップ４→チップ１→チップ２→ …… のようにし、デー
タ書き込みを効率よく行うことができる。
【００５１】各チップの書き込み動作中の状態をモニタ
可能としている理由は、例えば、チップ１の書き込み動
作を実施した後、チップ２にデータ転送をしたいとき、
チップ２の書き込みが終了しているか否かがわからない
と、チップ２にデータ転送を実施できないからである。
【００５２】また書き込み時の各チップセレクトの方法
として、アドレス設定手段と書き込みコマンドが入力さ
れるごとにチップセレクトが切り替わる方法を採用す
る。
【００５３】次に読み出し動作について説明する。読み
出し時におけるカードへのアドレス設定は書き込み時の
設定と同じである。読み出し時の特有の動作としては、
カードのＲＤＹ／ＢＳＹ信号の出力を、各チップのＲＤ
Ｙ／ＢＳＹ(１〜４)信号出力の論理積をとった信号の出
力とする点と、カード内部のチップセレクトをアドレス
設定手段とＯＥ信号がブロック数(本実施例では256)入
力されるごとにチップセレクトが切り替わる構成をとる
点である。ただし、この場合、カードのステータスを読
むために入力されたＯＥ信号はカウントしない。
【００５４】ＲＤＹ／ＢＳＹ信号の出力を、各チップの
ＲＤＹ／ＢＳＹ(１〜４)信号出力の論理積をとった信号
の出力とした理由は、フラッシュＥＥＰＲＯＭの場合、
書き込み動作に比べて読み出し動作がかなり高速であ
り、１チップごとに読み出し中か否かをステータス読み
出しするよりも、４チップまとめてＲＤＹ／ＢＳＹ信号
をみた方が高速に読み出せるし、システム側の負荷も軽
くなるからである。
【００５５】また本実施例では、高速書き込みを可能に
するためにメモリアロケーションを図２に示したように
している。したがって、まとまったデータ単位でデータ
を消去するためには、複数チップにまたがったブロック
単位を消去単位とするのが望ましい。このため本実施例
では、最小データ消去単位を、
【００５６】
【数１】(カード内チップ数)×(ブロック内データ数)×
(ｎ：自然数) に設定し、カード上での最小欠陥管理単位も最小データ
消去単位と同じに設定し、さらに欠陥管理情報をカード
内部の異種のメモリに記憶させるようにする。
【００５７】
【発明の効果】以上説明したように、本発明のメモリカ
ードは、請求項１記載の構成によれば、複数のＥＥＰＲ
ＯＭチップにおいて各チップごとに書き込み動作中か否
かをモニタ可能であるので、効率よく高速に書き込むこ
とができる。
【００５８】請求項２記載の構成によれば、前記モニタ
を最初に書き始めたチップから行うために、例えば論理
積をとった信号を外部に出力する場合に比べて、高速な
書き込みができる。
【００５９】請求項３記載の構成によれば、カードデー
タバスによってカード内部の各チップの書き込み状態が
それぞれモニタ可能であるので、さらに効率のよい書き
込みができる。
【００６０】請求項４記載の構成によれば、書き込みコ
マンドを各チップ単独に設定可能であるので、より高速
な書き込みができる。
【００６１】請求項５記載の構成によれば、書き込み
時、カード内部でのチップセレクト機能を実現すること
で、アクセスするシステム側の負荷を減少させることが
できる。
【００６２】請求項６記載の構成によれば、連続ブロッ
ク読み出しが可能なようにチップを選択できるので、読
み出しが効率よく高速に行える。
【００６３】請求項７記載の構成によれば、システム側
からのアドレス設定サイクルを減少させることができ
て、より高速なカードアクセスができる。
【００６４】請求項８記載の構成によれば、システム側
からのコマンド設定サイクルを減少させることができ
て、より高速なカードアクセスができる。
【００６５】請求項９記載の構成によれば、各チップの
ステータスをモニタできるので、システム側からの細か
な制御ができる。
【００６６】請求項10記載の構成によれば、読み出し状
態中を示す信号を効率的に読み出すことができる。
【００６７】請求項11記載の構成によれば、読み出し
時、カード内部でのチップセレクト機能を実現すること
で、システム側の負荷を減少させることができる。
【００６８】請求項12記載の構成によれば、新たに信号
線を追加することなくメモリカード動作状態がモニタで
きるので、システム側の負荷を減少させることができ
る。
【００６９】請求項13記載の構成によれば、書き込み動
作時と読み出し動作時で、各チップをセレクトする手段
を自動的に切り替えることができるので、システム側の
負荷を減少させることができる。
【００７０】請求項14記載の構成によれば、システム側
からみたときのメモリカードへのアドレス変化をチップ
間にまたがってアクセスした場合でも連続にできるた
め、高速書き込みを行っていてもシステム側としてクラ
スタ単位でのファイル管理を容易にすることができる。
【００７１】請求項15記載の構成によれば、並列書き込
みを実施したときのチップにまたがったアクセスを行っ
た場合でも、アドレス変化を連続にでき、システム側の
ファイル管理を容易にすることができる。
【００７２】請求項16記載の構成によれば、複数チップ
にまたがったブロック単位を最小データ消去単位とする
ことで高速消去ができ、メモリカード上での記録データ
の連続性を保つことができる。
【００７３】請求項17記載の構成によれば、前記最小デ
ータ消去単位を欠陥エリアとすることで、システム側の
ファイル管理の負荷を減少させことができる。
【００７４】請求項18記載の構成によれば、欠陥エリア
でのデータを他のメモリエリアに記憶することができる
ので、安全性，信頼性の高いファイル管理を行うことが
できる。
【図面の簡単な説明】
【図１】本発明のメモリカードの一実施例における要部
の構成を示す説明図である。
【図２】本実施例におけるメモリアロケーションの説明
図である。
【図３】本実施例における書き込み時の各ステップの状
態を示すタイミングチャートである。
【図４】本実施例における読み出し時の各ステップの状
態を示すタイミングチャートである。
【符号の説明】
１〜４…ＥＥＰＲＯＭチップ、 ５…チップセレクト
部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｈ０４Ｎ 5/907 7916−5Ｃ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 ブロック単位で読み書き可能なＥＥＰＲ
    ＯＭチップを複数個搭載したメモリカードにおいて、高
    速書き込みを実現するためにブロック単位で複数個並列
    書き込み制御する手段を有し、書き込み動作中であるこ
    とを示す信号をカード外部に出力可能とし、各チップご
    とに書き込み動作中か否かをモニタ可能としたことを特
    徴とするメモリカード。
  2. 【請求項２】 書き込み動作中であることをカード外部
    に出力する信号を最初に書き始めたチップの書き込み状
    態をモニタ可能としたことを特徴とする請求項１記載の
    メモリカード。
  3. 【請求項３】 各チップの書き込み動作状態をカードデ
    ータバスより、それぞれモニタ可能としたことを特徴と
    する請求項１記載のメモリカード。
  4. 【請求項４】 書き込みコマンドを単独に各チップに設
    定可能な手段を備えたことを特徴とする請求項１記載の
    メモリカード。
  5. 【請求項５】 書き込み時、複数ブロック単位で連続書
    き込み動作させるために、各チップへのチップイネーブ
    ル切り替えを前記書き込みコマンドのカウント値に基づ
    いて行う手段を備えたことを特徴とする請求項４記載の
    メモリカード。
  6. 【請求項６】 ブロック単位で読み書き可能なＥＥＰＲ
    ＯＭチップを複数個搭載したメモリカードにおいて、連
    続ブロック読み出しを可能にするために前記チップを選
    択する手段を備えたことを特徴とするメモリカード。
  7. 【請求項７】 各チップへのアドレス設定手段を各チッ
    プ共通としたことを特徴とする請求項１または６記載の
    メモリカード。
  8. 【請求項８】 各チップに特定のコマンドを設定するコ
    マンド設定手段を各チップ共通としたことを特徴とする
    請求項１または６記載のメモリカード。
  9. 【請求項９】 各チップのステータスをみるためのコマ
    ンドを各チップ単独に設定可能な手段を備えたことを特
    徴とする請求項１または６記載のメモリカード。
  10. 【請求項１０】 カードが読み出し中であることの信号
    として、各チップの読み出し動作状態信号の論理積をと
    った信号をカード外部に出力してモニタ可能としたこと
    を特徴とする請求項６記載のメモリカード。
  11. 【請求項１１】 読み出し時、連続読み出し動作させる
    ために、各チップへのチップイネーブル切り替えを、カ
    ードに入力されるデータリード信号を設定されたブロッ
    ク数のカウントのたびに行う手段を備えたことを特徴と
    する請求項６記載のメモリカード。
  12. 【請求項１２】 請求項２と請求項10記載の動作状態信
    号をモニタするためのカード端子を共通使用可能とし、
    しかも書き込み時と読み出し時とでモニタ信号を切り替
    える手段を備えたことを特徴とするメモリカード。
  13. 【請求項１３】 請求項５と請求項11記載のチップイネ
    ーブルを切り替える手段を、書き込み時と読み出し時と
    で切り替え可能にしたことを特徴とするメモリカード。
  14. 【請求項１４】 ブロック単位で読み書き可能なＥＥＰ
    ＲＯＭチップを複数個搭載したメモリカードにおいて、
    複数チップにまたがるアクセスをするときのアクセス側
    からのアドレス変化が連続変化するように各チップへの
    アドレスを割り付ける手段を備えたことを特徴とするメ
    モリカード。
  15. 【請求項１５】 チップ搭載数を偶数個としたことを特
    徴とする請求項14のメモリカード。
  16. 【請求項１６】 最小データ消去単位数を、カード内部
    チップ数とブロック内データ数と任意数との積に設定し
    たことを特徴とする請求項14記載のメモリカード。
  17. 【請求項１７】 いずれかのチップにおけるビットに欠
    陥が生じた場合、当該ビットを包含する前記最小データ
    消去単位全体を欠陥エリアに設定することを特徴とする
    請求項16のメモリカード。
  18. 【請求項１８】 前記欠陥エリアのデータを記憶可能な
    メモリエリアを備えたことを特徴とする請求項17のメモ
    リカード。
JP11163293A 1993-05-13 1993-05-13 メモリカード Expired - Lifetime JP3330187B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP11163293A JP3330187B2 (ja) 1993-05-13 1993-05-13 メモリカード
US08/224,270 US5513138A (en) 1993-05-13 1994-04-07 Memory card having a plurality of EEPROM chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11163293A JP3330187B2 (ja) 1993-05-13 1993-05-13 メモリカード

Publications (2)

Publication Number Publication Date
JPH06324937A true JPH06324937A (ja) 1994-11-25
JP3330187B2 JP3330187B2 (ja) 2002-09-30

Family

ID=14566240

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11163293A Expired - Lifetime JP3330187B2 (ja) 1993-05-13 1993-05-13 メモリカード

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US (1) US5513138A (ja)
JP (1) JP3330187B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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