JPH06311048A - Parallel serial converter - Google Patents
Parallel serial converterInfo
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- JPH06311048A JPH06311048A JP9631593A JP9631593A JPH06311048A JP H06311048 A JPH06311048 A JP H06311048A JP 9631593 A JP9631593 A JP 9631593A JP 9631593 A JP9631593 A JP 9631593A JP H06311048 A JPH06311048 A JP H06311048A
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Abstract
(57)【要約】
【目的】 入力される並列データを直列化し、フレーム
・ビットを挿入して出力する並列直列変換装置に関し、
構成が簡易で安定な同期特性を有する並列直列変換装置
を供給することを目的とする。
【構成】 多重化手段に設けられたｍ：１マルチプレク
サに、伝送ビット速度ｆ 0 のクロックとｍ分周回路で分
周したｆ0 ／ｍクロックを供給し、かつ、ｆ0 ／ｍクロ
ックを直列化手段に設けられたｎ分周回路に供給するよ
うに構成する。
(57) [Summary]
[Purpose] Input parallel data to serialize and frame
-Regarding a parallel-serial converter that inserts and outputs bits,
Parallel-serial converter with simple configuration and stable synchronization characteristics
The purpose is to supply.
[Structure] m: 1 multiplex provided in multiplexing means
The transmission bit rate f 0With the clock and m divider
Lapped f0/ M clock and f0/ M black
Clock to the n divider circuit provided in the serialization means.
To configure.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、情報処理システムや通
信処理システムに使用される並列直列変換装置に係り、
特に、構成が簡易で安定な同期特性を有する並列直列変
換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel / serial converter used in an information processing system or a communication processing system,
In particular, the present invention relates to a parallel / serial converter having a simple structure and stable synchronization characteristics.
【０００２】社会生活の高度化に伴い、情報処理システ
ムや通信システムに対する処理の高度化の要求は強く、
従って、処理の高速化の要求も強まっている。これに対
応して、システムを構成するプロセッサや種々の処理機
能回路の性能も大幅に向上しているが、大規模な処理を
消費電力の制約の下に行なうために、システム内では消
費電力が少ない素子を使用する。このため、素子の速度
からの制約によって並列処理を行なう場合が多い。With the advancement of social life, there is a strong demand for sophisticated processing of information processing systems and communication systems.
Therefore, there is an increasing demand for faster processing. Correspondingly, the performance of the processor and various processing function circuits that make up the system has been greatly improved. However, since large-scale processing is performed under the constraint of power consumption, the power consumption in the system is reduced. Use fewer elements. For this reason, parallel processing is often performed due to restrictions from the speed of the device.
【０００３】一方、伝送システムにおいては、例えば管
路のスペースの制約から並列伝送はなじまない。幸い、
光ファイバ伝送技術の進歩により１０9 ビット水準の直
列伝送方式が実用化されており、近い将来１０10水準の
伝送方式の実用化も確実視されている。On the other hand, in a transmission system, parallel transmission does not fit in, for example, due to the space limitation of the pipeline. Fortunately,
And serial transmission scheme 109 bit levels Advances in the optical fiber transmission technology has been put to practical use, are Kakujitsushi also commercialized in the near future 10 10 level transmission scheme.
【０００４】従って、情報処理システムや通信処理シス
テムでの並列処理と、伝送システムでの直列伝送のイン
タフェースをとる並列直列変換装置は、トータル・シス
テムの中で重要な役割を果たしている。Therefore, the parallel-serial converter that interfaces the parallel processing in the information processing system or the communication processing system and the serial transmission in the transmission system plays an important role in the total system.
【０００５】[0005]
【従来の技術】従来の並列直列変換装置においては、並
列データを直列データに変換するクロックとビット・ク
ロックの位相を同期させるために位相同期発振器（ＰＬ
Ｏ）が使用されているが、回路構成が複雑で、調整の難
易度という面でも難点がある。2. Description of the Related Art In a conventional parallel-serial converter, a phase-locked oscillator (PL) is used to synchronize the phases of a clock and a bit clock for converting parallel data into serial data.
O) is used, but the circuit configuration is complicated and there is a difficulty in terms of adjustment difficulty.
【０００６】また、複数系列の直列化されたビット列に
フレーム・ビットを挿入して送出するが、フレーム・ビ
ットを生成、挿入する回路が系列毎に独立に設けられて
いるため、それらの間の初期位相関係、例えば電源投入
直後の位相関係が不定となる欠点を有している。Also, frame bits are inserted into a series of serialized bit strings and transmitted, but since a circuit for generating and inserting frame bits is provided independently for each series, it is possible to interpose between them. It has a drawback that the initial phase relationship, for example, the phase relationship immediately after the power is turned on is indefinite.
【０００７】[0007]
【発明が解決しようとする課題】本発明は、かかる問題
に対処して、簡易な構成で同期をとることが可能で、か
つ、複数系列にわたってフレーム・ビットを正しい位相
関係で挿入することが可能な並列直列変換装置を提供す
ることを目的とする。SUMMARY OF THE INVENTION The present invention addresses such a problem, enables synchronization with a simple structure, and inserts frame bits in a correct phase relationship over a plurality of sequences. An object of the present invention is to provide a parallel-to-serial converter.
【０００８】[0008]
【課題を解決するための手段】図１は、本発明の構成を
示す図である。この装置の基本的機能は次の通りであ
る。入力データはＭの並列データで、それらの内ｍのデ
ータを直列に変換したデータ系列を（ｎ−１）生成し、
（ｍ−１）のデータを直列に変換した第ｎ系列を生成
し、さらにｎ系列全体のデータを直列に変換し、位相の
異なるｎ系列の直列データを生成し、第ｎ系列の、デー
タが欠落している位相に補信号ビットを挿入し、さら
に、補信号ビットのとびとびの位相にフレーム・ビット
を挿入して、伝送路に送出する。FIG. 1 is a diagram showing the configuration of the present invention. The basic functions of this device are as follows. The input data is M parallel data, and (n-1) of the data series obtained by serially converting the data of m of them is generated,
(M-1) data is serially converted to generate an n-th series, and the entire n-series data is serially converted to generate n-series serial data having different phases. Complementary signal bits are inserted in the missing phase, and frame bits are inserted in the discrete phases of the complementary signal bits and sent out to the transmission line.
【０００９】即ち、Ｍ、ｍ、ｎの間には Ｍ＝ｍ・（ｎ−１）＋（ｍ−１）＝ｍ・ｎ−１ という関係がある。そして、図１においては、Ｍ＝１
１、ｍ＝４、ｎ＝３として図示している。That is, there is a relationship of M = m (n-1) + (m-1) = mn-1 between M, m and n. And in FIG. 1, M = 1
1, m = 4 and n = 3.
【００１０】図１において、１は多重化手段、２は直列
化手段、３はスクランブル手段、４は補信号ビット挿入
手段、５はフレーム・ビット挿入手段である。また、１
−０はｍ（この場合には４）分周回路、１−１乃至１−
３はｍ：１（この場合４：１）マルチプレクサ、２−１
は直列化回路、２−２はｎ（この場合３）分周回路、５
−１はフレーム・ビット挿入回路、５−２は２分周回
路、５−３はフレーム・パルス発生回路である。なお、
２分周回路はｎ（この場合３）系列に対応するｎの単位
２分周回路によって構成されている。In FIG. 1, 1 is a multiplexing means, 2 is a serializing means, 3 is a scrambling means, 4 is a complementary signal bit inserting means, and 5 is a frame bit inserting means. Also, 1
-0 is a frequency dividing circuit for m (4 in this case) 1-1 to 1-
3 is an m: 1 (4: 1 in this case) multiplexer, 2-1
Is a serialization circuit, 2-2 is an n (3 in this case) frequency dividing circuit, 5
-1 is a frame / bit inserting circuit, 5-2 is a frequency dividing circuit by 2 and 5-3 is a frame pulse generating circuit. In addition,
The divide-by-2 circuit is composed of n unit divide-by-2 circuits corresponding to n (3 in this case) series.
【００１１】図１の構成は、ｍ分周回路をデジタル回路
で構成する点と、２分周回路を構成するｎの単位２分周
回路を従属関係で動作させる点に特徴がある。The configuration of FIG. 1 is characterized in that the m frequency dividing circuit is configured by a digital circuit and that the n unit ½ frequency dividing circuits that configure the ½ frequency dividing circuit are operated in a subordinate relationship.
【００１２】[0012]
【作用】図１において、周波数ｆ0 の伝送クロックが、
ｍ分周回路とｍ：１マルチプレクサに供給される。その
伝送クロックをｍ分周回路で１／ｍ分周したクロックが
ｍ：１マルチプレクサに供給される。従って、ｍ：１マ
ルチプレクサにおけるクロックの位相関係が一意的に定
まる。また直列化手段では、ｎ分周回路が受ける１／ｍ
分周されたクロックを基準に直列化回路を駆動するの
で、直列化回路とｍ：１マルチプレクサも同期し、装置
内のクロックとデータの位相関係は一意的に定まる。In FIG. 1, the transmission clock of frequency f 0 is
It is supplied to the m divider and the m: 1 multiplexer. A clock obtained by dividing the transmission clock by 1 / m by the m divider is supplied to the m: 1 multiplexer. Therefore, the phase relationship of the clocks in the m: 1 multiplexer is uniquely determined. Further, in the serializing means, 1 / m that the n frequency dividing circuit receives
Since the serialization circuit is driven based on the divided clock, the serialization circuit and the m: 1 multiplexer are also synchronized, and the phase relationship between the clock and data in the device is uniquely determined.
【００１３】フレーム・ビットは補信号ビットのとびと
びの位相に１、０交番で挿入するためにフレーム・パル
ス発生回路の出力を２分周する。この２分周回路はｎの
系列に対応してｎ設けられるが、その内１を基準とし、
（ｎ−１）は基準に従属して動作させることにより、ｎ
の系列の間でフレーム・ビットの挿入位相を一意的に決
定することができる。The frame bit divides the output of the frame pulse generation circuit by two in order to insert the frame bit at 1 and 0 alternations in the discrete phase of the complementary signal bit. This divide-by-two circuit is provided in n corresponding to the series of n.
(N-1) is operated according to the standard, so that n
It is possible to uniquely determine the insertion phase of the frame bits among the sequences.
【００１４】[0014]
【実施例】図２は、図１の構成のタイムチャートであ
る。以下、タイムチャートを用いて、図１の構成の機能
について説明する。図２のは周波数ｆ0 のクロック、
は周波数ｆ0 ／ｍ（ｍ＝４）のクロック、は周波数
ｆ0 ／ｍ・ｎ（ｎ＝３）のクロック、はビットレート
がｆ0 ／ｍの入力データ、はｍの入力データを多重化
したｍ：１マルチプレクサの出力データ、はｎ系列の
マルチプレクサ出力データを直列に変換した直列化手段
の出力データ、はフレーム・ビット挿入手段の出力デ
ータである。FIG. 2 is a time chart of the configuration of FIG. The functions of the configuration shown in FIG. 1 will be described below using a time chart. 2 is a clock of frequency f 0 ,
Is a clock of frequency f 0 / m (m = 4), is a clock of frequency f 0 / m · n (n = 3), is input data with a bit rate of f 0 / m, is a multiplex of input data of m The output data of the m: 1 multiplexer is the output data of the serializing means obtained by serially converting the n-series multiplexer output data, and the output data of the frame / bit inserting means.
【００１５】入力データ（１）〜（４）はのｆ0 ／４
クロックの周期の間に、ｆ0 クロックで交互に読まれ
て、直列に変換される。この動作を繰り返すので、４：
１マルチプレクサ１−１の出力データはの系列〔１〕
のようになる。〔１〕のデータに、（１）〜（４）が
記入されているが、これは並列入力データ（１）〜
（４）を意味する。同様に４：１マクチプレクサ１−
２、１−３の出力データはの系列〔２〕、〔３〕のよ
うになる。ただし系列〔３〕においては、４スロットに
１回入力データが入らないスロットが存在する。この３
系列のデータを、直列化回路において、の３相のｆ0
／１２クロックで選択して直列化したものがのデータ
で、系列〔１〕〜〔３〕には１１の入力データが異なる
位相で直列に並べられている。そして、１２スロットに
１回入力データが入らないスロットが存在する。[0015] The input data (1) to (4) Hano f 0/4
During the clock period, they are read alternately at the f 0 clock and converted to serial. Since this operation is repeated, 4:
The output data of 1 multiplexer 1-1 is a series [1]
become that way. (1) to (4) are written in the data of [1], which is parallel input data (1) to
It means (4). Similarly, 4: 1 Macchiplexa 1-
The output data of 2 and 1-3 are as shown in the series [2] and [3]. However, in the series [3], there is a slot in which input data does not enter once in four slots. This 3
In the serialization circuit, the series data is converted into the three-phase f 0 of
The data is selected by / 12 clock and serialized. In the series [1] to [3], 11 input data are serially arranged at different phases. Then, there is a slot in which input data does not enter once in 12 slots.
【００１６】上記のようにｆ0 クロックを基準に、４分
周、１２分周したクロックを使用して直列化するので、
クロック間、クロックとデータ間の同期が一意的に定ま
る。次に、スクランブル手段において直列化手段の出力
信号の「０」、「１」をランダム化し、伝送路信号にお
いて同一符号の連続が生じないようにした後、補信号を
挿入する。As described above, since the clocks divided by 4 and 12 are used for serialization based on the f 0 clock, serialization is performed.
Synchronization between clocks and between clocks and data is uniquely determined. Next, in the scramble means, "0" and "1" of the output signal of the serialization means are randomized to prevent the same code from continuing in the transmission path signal, and then the complementary signal is inserted.
【００１７】図では省略しているが、補信号挿入手段に
おいては、その空きスロットに、空きスロットのひとつ
手前のスロットのデータを反転して挿入する。この補信
号を挿入されたデータの補信号の位相に、フレーム・ビ
ットを１フレームに１回挿入する。はこうして得られ
た、系列〔１〕の出力信号である。（１）〜（１１）は
並列入力データであり、Ｆはフレーム・ビットである。
なお、フレーム・ビットは１フレームに１回挿入され、
フレーム・ビットが挿入されない場合には、対応する位
相には補信号が挿入される。（Ｃ）はこれを意味してい
る。Although not shown in the figure, in the complementary signal inserting means, the data of the slot immediately before the empty slot is inverted and inserted into the empty slot. A frame bit is inserted once per frame in the phase of the complementary signal of the data into which this complementary signal is inserted. Is the output signal of sequence [1] obtained in this way. (1) to (11) are parallel input data, and F is a frame bit.
The frame bit is inserted once in one frame,
If the frame bit is not inserted, the complementary signal is inserted in the corresponding phase. (C) means this.
【００１８】フレーム・ビットは１回おきに１、０を繰
り返すので、フレーム・ビット挿入手段に２分周回路が
使用され．この２分周回路は各系列に対応して設けられ
る。図３は２分周回路の構成を示す図である。Since the frame bit repeats 1 and 0 every other time, a divide-by-2 circuit is used for the frame bit inserting means. This divide-by-2 circuit is provided for each series. FIG. 3 is a diagram showing the configuration of the divide-by-2 circuit.
【００１９】図３において、５−２１、５−２２、５−
２３は単位２分周回路で、各々が系列〔１〕乃至〔３〕
に対応して設けられている。５−２４は微分回路で、単
位２分周回路５−２１の出力信号の立ち上がりを微分し
たパルスを発生し、これを単位２分周回路５−２２、５
−２３に供給する。従って、単位２分周回路の動作は相
互に同期したものとなり、例えば電源投入直後の位相関
係も確定する。In FIG. 3, 5-21, 5-22, 5-
23 is a unit frequency dividing circuit, each of which is a series [1] to [3]
It is provided corresponding to. Reference numeral 5-24 is a differentiating circuit, which generates a pulse by differentiating the rising edge of the output signal of the unit-by-2 frequency dividing circuit 5-21.
Supply to -23. Therefore, the operations of the unit divide-by-2 circuit are synchronized with each other, and the phase relationship immediately after the power is turned on is also determined.
【００２０】[0020]
【発明の効果】以上説明した如く、本発明により並列デ
ータを直列化する際のクロック信号間、クロックとデー
タ間の位相が一意的に定まり、かつ、複数系列のデータ
へのフレーム・ビット挿入も同期して行なうことがで
き、並列直列変換装置の性能、信頼度を高める効果が発
揮される。As described above, according to the present invention, when serializing parallel data, the phases between the clock signals and between the clock and the data are uniquely determined, and frame / bit insertion into a plurality of series of data is also possible. This can be performed in synchronism, and the effect of enhancing the performance and reliability of the parallel-serial converter is exhibited.
【図１】 本発明の構成。FIG. 1 is a configuration of the present invention.
【図２】 図１の構成のタイムチャート。FIG. 2 is a time chart of the configuration of FIG.
【図３】 ２分周回路の構成。FIG. 3 is a configuration of a divide-by-2 circuit.
１ 多重化手段 ２ 直列化手段 ３ スクランブル手段 ４ 補信号挿入手段 ５ フレーム・ビット挿入手段 １−０ ｍ分周回路 １−１、１−２、１−３ ｍ：１マルチプレクサ ２−１ 直列化回路 ２−２ ｎ分周回路 ５−１ フレーム・ビット挿入回路 ５−２ ２分周回路 ５−３ フレーム・パルス発生回路 DESCRIPTION OF SYMBOLS 1 Multiplexing means 2 Serializing means 3 Scrambling means 4 Complementary signal inserting means 5 Frame / bit inserting means 1-0 m Frequency dividing circuit 1-1, 1-2, 1-3 m: 1 multiplexer 2-1 Serializing circuit 2-2 n frequency dividing circuit 5-1 frame bit inserting circuit 5-2 2 frequency dividing circuit 5-3 frame pulse generating circuit
Claims (2)
ーム・ビットを挿入して出力する並列直列変換装置にお
いて、 多重化手段（１）に設けられた、ｎ系列のｍ：１マルチ
プレクサ（１−１、１−２、１−３）に、伝送ビット速
度ｆ0 のクロックとｍ分周回路（１−０）で分周したｆ
0 ／ｍクロックを供給し、かつ、ｎ系列のｍ：１マルチ
プレクサの出力を直列化する直列化手段（２）に設けら
れたｎ分周回路（２−２）にｆ0 ／ｍクロックを供給す
ることを特徴とする並列直列変換装置。1. A parallel-serial converter for serializing input parallel data, inserting frame bits, and outputting the serial data. An n-sequence m: 1 multiplexer (1-) provided in a multiplexing means (1). 1, 1-2, 1-3), a clock having a transmission bit rate f 0 and f divided by the m frequency dividing circuit (1-0)
0 / m clock is supplied, and f 0 / m clock is supplied to the n frequency dividing circuit (2-2) provided in the serialization means (2) for serializing the output of the n-series m: 1 multiplexer. A parallel-to-serial conversion device characterized in that.
ーム・ビットを挿入して出力する並列直列変換装置にお
いて、 フレーム・ビット挿入手段（５）に設けられた、２分周
回路（５−２）を構成する複数ｎの単位２分周回路を、
任意の単位２分周回路に同期させることを特徴とする並
列直列変換装置。2. A parallel / serial conversion device for serializing input parallel data, inserting frame bits, and outputting the serial data, the divide-by-2 circuit (5-2) provided in the frame / bit inserting means (5). ), A plurality of unit-by-2 dividing circuits,
A parallel-serial conversion device characterized by being synchronized with an arbitrary unit divide-by-2 circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9631593A JP3227894B2 (en) | 1993-04-23 | 1993-04-23 | Parallel-serial converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9631593A JP3227894B2 (en) | 1993-04-23 | 1993-04-23 | Parallel-serial converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311048A true JPH06311048A (en) | 1994-11-04 |
| JP3227894B2 JP3227894B2 (en) | 2001-11-12 |
Family
ID=14161600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9631593A Expired - Fee Related JP3227894B2 (en) | 1993-04-23 | 1993-04-23 | Parallel-serial converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227894B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336192B1 (en) | 1998-02-16 | 2002-01-01 | Nippon Telegraph And Telephone Corporation | Parallel redundancy encoding apparatus |
| US7551107B2 (en) | 2006-12-05 | 2009-06-23 | Electronics And Telecommunications Research Institute | Multiplexer for controlling data output sequence and parallel-to-serial converter using the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3614327A (en) | 1970-10-05 | 1971-10-19 | Nasa | Data multiplexer using tree switching configuration |
-
1993
- 1993-04-23 JP JP9631593A patent/JP3227894B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336192B1 (en) | 1998-02-16 | 2002-01-01 | Nippon Telegraph And Telephone Corporation | Parallel redundancy encoding apparatus |
| US6557110B2 (en) | 1998-02-16 | 2003-04-29 | Nippon Telegraph And Telephone Corporation | Channel-to-channel skew compensation apparatus |
| US7551107B2 (en) | 2006-12-05 | 2009-06-23 | Electronics And Telecommunications Research Institute | Multiplexer for controlling data output sequence and parallel-to-serial converter using the same |
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|---|---|
| JP3227894B2 (en) | 2001-11-12 |
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