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JPH0630060B2 - システムインタ−フエイスユニツト - Google Patents

システムインタ−フエイスユニツト

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Publication number
JPH0630060B2
JPH0630060B2 JP59067318A JP6731884A JPH0630060B2 JP H0630060 B2 JPH0630060 B2 JP H0630060B2 JP 59067318 A JP59067318 A JP 59067318A JP 6731884 A JP6731884 A JP 6731884A JP H0630060 B2 JPH0630060 B2 JP H0630060B2
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JP
Japan
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memory
address
control
storage device
data
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Application number
JP59067318A
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JPS603043A (ja
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ト−マス・マイケル・ステツクラ−
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Unisys Corp
Original Assignee
Unisys Corp
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Filing date
Publication date
Application filed by Unisys Corp filed Critical Unisys Corp
Publication of JPS603043A publication Critical patent/JPS603043A/ja
Publication of JPH0630060B2 publication Critical patent/JPH0630060B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0855—Overlapped cache accessing, e.g. pipeline
    • G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 発明の分野 この発明は多レベル制御装置に関するものであり、特
に、その各々がメモリアドレス指定条件のみならず異な
る動作速度をも有するデータプロセッサと他の処理シス
テムとの間のキャッシュメモリインターフェイスのため
の制御装置に関するものである。
先行技術の説明 ２つの異なるデータ処理システム、特に異なるパーフォ
ーマンス速度のインターフェイスにおいて、数多くの両
立し得ないことに遭遇する。このような両立できない点
は、メモリアクセス時間の差や、それぞれのプロセサが
作動される異なるクロック周波数や、異なるコマンド構
造や、それぞれのプロセッサのメモリアドレス指定能力
である。
この発明はバロースＢ５９００のような１またはそれ以
上の商業的に入手可能なエントリレベルデータプロセッ
サを、大きな多重処理システムとインターフェイスする
ものに向けられており、そのエントリレベルデータプロ
セッサは、ロードされない仕事および必要な場合メイン
テナンスルーチンを処理する目的で補助プロセッサとし
て働く。システムのパーフォーマンスおよびスループッ
トが、したがって、このようなタスクのメインデータ処
理ユニットを交替して休ませることによって大きく高め
られる。その大きな多重システムクロック速度はエント
リレベルデータプロセッサの速度とは相違し得るという
事実のため両立できいないということが解決されなけれ
ばならず、メインメモリシステムはエントリレベルシス
テムの容量の１２０倍である。これより、順次、エント
リレベルシステムが含むよりも多いビットを含むメモリ
制御ワードが必要とされる。さらに、メインメモリシス
テムはエントリレベルデータプロセッサが設計されたも
のの１２８倍であるので、そのアクセス時間はエントリ
レベルプロセッサのそれよりも大きい。
この発明のシステムインターフェイスは数多くの方法で
これらの両立不可能な点を解決する。システムインター
フェイスは、１回に多数のデータおよびコードワードを
記憶するためのキャッシュ機構を提供することによって
メモリアクセス能力における差を解決し、そのワードは
メインメモリシステムから取出され、他方、補助プロセ
ッサはキャッシュ機構に現にあるデータおよびコードワ
ードとともに働いている。このようなキャッシュ機構
を、大きな、しかし比較的遅いメモリシステムと、デー
タプロセッサとの間のバッファとして用い、かつ要求さ
れたデータエレメントがキャッシュ機構になければ大き
なバックアップメモリをアクセスするということは、Ba
rtonのアメリカ合衆国特許番号第３，２９２，１５２号
および第３，２９２，１５３号に開示される。このよう
な技術はＩＢＭシステム３６９／３７０シリーズのよう
な数多くの商業的に入手可能なデータ処理システムに用
いられている。
さらに、システムインターフェイスは、通常、次に補助
プロセッサにより要求されるであろうコードのそれらセ
グメントまたは“ページ”を予期しかつメインメモリシ
ステムから先取りする。システムインターフェイスはま
た、メインメモリシステムおよび補助プロセッサのクロ
ックをそれぞれ同期させるのみならず、補助プロセッサ
のコマンドをメモリ制御ワードへ変換するようにされて
いる。
上述の説明から理解できるように、システムインターフ
ェイスは補助プロセッサとメインメモリシステムとの間
で行なわれる多数の異なる作用を制御しなければなら
ず、それらの作用は互いに独立に要求されかつ行なわ
れ、かつ、それが通信する補助プロセッサおよびメイン
メモリシステムは独立の制御装置を有しているので、シ
ステムインターフェイスは多レベル制御ユニットに対
し、補助プロセッサにより現在用いられているキャッシ
ュメモリの部分へのアクセスを否定することなく、種々
の独立の動作を制御するように要求する。
そこで、、この発明の目的は、補助プロセッサと、異な
るデータ速度、メモリ容量および制御ワードフォーマッ
トを有するより大きな多重処理システムとの間の改良さ
れたシステムインターフェイスを提供することである。
この発明の他の目的は、インターフェイスにかかる独立
して始動された作用を制御するため多レベル制御ユニッ
トとのシステムインターフェイスを提供することであ
る。
この発明のさらに他の目的は、インターフェイスを介し
て独立して要求される作用を同期させる多レベル制御ユ
ニットを提供することである。
発明の概要 上述の目的を達成するために、この発明のシステムイン
ターフェイスは多重処理システムのメインメモリシステ
ムと補助プロセッサとの間にある。インターフェイスは
２つの部分またはモジュール、すなわち、キャッシュ機
構モジュールと、メインメモリインターフェイスモジュ
ールとに分割される。キャッシュ機構モジュールは、よ
り遅い周波数の、しかしより高いクロック速度でメイン
メモリからデータおよびコードワードを受ける通常のキ
ャッシュ機能を行ない、かつ、より速い周波数の、しか
しより緩やかなクロック速度で補助プロセッサへこれら
のワードを供給する。メモリインターフェイスモジュー
ルは補助プロセッサからの要求に応答してメインメモリ
アクセスのための要求を始動させる。両モジュールはマ
イクロプログラム制御装置の制御の下にあるが、両モジ
ュールの機能は重なっているので、制御装置は、それぞ
れキャッシュ機構モジュールおよびメインメモリインタ
ーフェイスのための２つの制御記憶装置から形成され
る。キャッシュ機構制御記憶装置は状態信号のみなら
ず、補助プロセッサからのコード情報をも受け、かつコ
マンドをその機構へ供給し、かつまたアドレスをメイン
メモリインターフェイス制御記憶装置へ供給し、それ
は、順次、同期の目的のためキャッシュ機構制御記憶装
置へその現在の状態知らせるのみならず、メインメモリ
インターフェイスモジュールへコマンドを供給する。
この発明の特徴は、補助プロセッサとメインメモリシス
テムとの間のシステムインターフェイスのためのマイク
ロプログラム制御装置にあり、その制御装置は２つの制
御記憶装置を含み、一方はキャッシュ機構の機能を制御
し、他方はメインメモリアクセスの機能を制御し、その
場合第１制御記憶装置が、第１の制御記憶装置へその現
在の状態を知らせる第２の制御装置へアドレスまたはコ
マンドを与える。
この発明の上述および他の利点および特徴は、添付図面
とともに行なう詳細な説明からさらに容易に明らかとな
ろう。
実施例の説明 上で示したように、この発明はエントリレベルデータプ
ロセッサを大きな多重処理システムへインターフェイス
することに向けられており、そのエントリレベルプロセ
ッサは全体としてシステムのパーフォーマンスおよびス
ループットを高めるためロードされていない仕事を処理
するための補助プロセッサとして働く。この発明は２−
レベルマイクロ制御装置の制御の下でオーバーラップし
た態様で作動するメインメモリインターフェイス機構
と、キャッシュメモリ機構とを提供することによってメ
モリアクセス能力、データ速度およびクロック周波数に
おける差を解決するシステムインターフェイスにおいて
実施される。
このような多重処理システムが第１図に示されており、
Mott他のアメリカ合衆国特許番号第３，３１９，２２６
に説明される形式のものでもよい。システムは複数個の
メイン処理ユニット１０と、１またはそれ以上のＩ／Ｏ
プロセッサ１１とを含み、その各々は複数個のメモリモ
ジュール１２のいずれかと通信することができる。さら
に、システムは複数個の補助プロセッサ１３を含み、そ
れらはちょうど商業的に入手し得るエントリレベルプロ
セッサであってもよく、しかしながら、より遅いクロッ
ク周波数およびより小さなメモリアドレス能力を有す
る。たとえば、この発明の実施例において、エントリレ
ベルまたは補助レベルプロセッサは４メガヘルツのクロ
ック速度を有し、他方、システムの残りのものは８メガ
ヘルツのクロック速度を有する。さらに、補助プロセッ
サはメモリの１万ワードしかアドレスすることができ
ず、他方、この発明においては、４個のメインメモリモ
ジュール１２がデータおよびコードの１億２千８００万
ワードをストアすることができる。しかしながら、第１
図のメインメモリシステムの大きさのため、メモリアク
セス時間は典型的には１６００ナノ秒であり、他方、補
助プロセッサ１３は６００ナノ秒のみのメモリアクセス
時間に対して設計されている。
この発明のための典型的な補助プロセッサおよびシステ
ムインターフェイスが第２図に示され、第２図おいて、
補助プロセッサはモジュラ２主バスシステムであり、こ
のシステムは、ＣＢＵＳ１５およびＭＢＵＳ１６を介し
て互いに通信するデータ処理モジュール１４ａ，プログ
ラム制御モジュール１４ｂ，ストアド論理制御装置モジ
ュール１４ｃおよび入力／出力モジュール１４ｄを含
む。ＣＢＵＳ１５はストアド論理制御装置１４ｃから他
のすべてのモジュールへの情報を同報通信制御するため
に用いられ、他方、ＭＢＵＳ１６はデータおよびアドレ
ス情報を補助プロセッサの種々のモジュールへ転送する
ために用いられる。ＤＢＵＳは、データ処理モジュール
１４ａ内で局部的に用いられるものとして示されてい
る。
さらに、第２図の補助プロセッサは１００万ワードのロ
ーカルメモリをアクセスするためのメモリ制御モジュー
ルを含む。しかしなから、補助プロセッサは非常に大き
なシステムとインターフェイスすべきであるので、この
ような制御装置は、ＣＢＵＳ１５およびＭＢＵＳ１６に
よって補助プロセッサの残りのものと通信するシステム
インターフェイスユニット１７と、第２図で置換えられ
る。
この発明のシステムインターフェイスの機能ユニットの
図面が第３図に提供されており、第３図は、この発明に
従って、キャッシュ機構、メインメモリインターフェイ
ス機構の種々の機能的ユニット、およびオーバラップし
た態様でキャッシュ機構およびメインストレージインタ
ーフェイス機構の制御を行なうための２レベルマイクロ
制御装置２０を示している。データおよびアドレスは第
２図のＭＢＵＳ１６を介してキャッシュメモリ機構へ供
給される。メインメモリシステムにおける記憶のための
データは、メインメモリシステムへ伝送するため、キャ
ッシュ機構を介してメインメモリインターフェイス機構
へ通される。メインメモリシステムから受けたデータお
よびコードは、メインメモリインターフェイス機構によ
って受けられ、かつＭＢＵＳ１６の補助プロセッサへ伝
送するため、キャッシュメモリ機構へ伝送される。個々
のデータワードはまた、メインメモリインターフェイス
機構からＭＢＵＳ１６へ直接伝送されることができる。
コマンドが第２図のＣＢＵＳ１５からマイクロ制御装置
２０によって受けられて、それぞれのキャッシュおよび
メインメモリインターフェイス制御記憶装置を駆動して
それらの対応のユニットを補正する。メインメモリイン
ターフェイス機構はまたメインメモリにおいてデータを
アクセスするためメインメモリ制御ワードを発生するた
めＭＢＵＳ１５からコマンドを受ける。
キャッシュメモリ機構 キャッシュメモリ機構の主たる機能は、メモリアクセス
時間を、その大きなメインメモリシステムのための約１
６００ナノ秒から、補助プロセッサの６００ナノ秒のア
クセス時間に減少させることである。さらに、キャッシ
ュ機構は、２，３のクロック時間しか必要としない効率
的なキャッシュパージ(purge)機構を含む。補助プロセ
ッサからキャッシュ機構へのすべての記憶はメインメモ
リシステム上へ直接通されるべきである。さらに、キャ
ッシュメモリ機構はまた以下に詳細に説明するように、
プログラムコード先取りを行なう。再び第３図を参照し
て、キャッシュ機構の主エレメントは５２ビットのレジ
スタまたは２５６ワードロケーションからなるランダム
アクセスメモリであるデータアレイ３１である。このア
レイは、プログラムコードが１２８ワードを占め、デー
タが１２８ワードを占めるように分割される。データか
らのプログラムコードの偏析現象によって、有効なプロ
グラムコードを一掃することなくデータの選択的一掃を
容易にするとともに、キャッシュにおいて捕獲され得
る、コードループの書き過ぎからランダムデータアクセ
スを防止することができ、かつまた、以下により詳細に
説明するようにプログラムコード先取り機構を可能にす
る。
１２８ワードグループの各々は、メインメモリシステム
へのすべての取出しが８ワード動作であるのを可能にす
るように、１６の８ワードページへ分割される。
２つの１２８ワードグループが、２つのセクションに対
応し、１６の８ワードページが、複数個のグループに対
応する。
データアレイ３１のアドレス指定は、要求された２０ビ
ットアドレスの７個の最下位ビット（４ページビットお
よび３ワードビット）をデータアレイへ通過させること
によって達成される。最上位アドレスビットはキャッシ
ュ制御ユニットによって発生され、このユニットは、要
求されたオペレーションから、データアレイのデータ部
分またはプログラムコードをアクセスすべきかどうかを
決定する。
４ページビットがグループアドレスに対応し、３ワード
ビットがワード識別フィールドに対応し、最上位アドレ
スビットがセクションアドレスに対応する。
第３図の翻訳テーブル２４は各々１３ビットの３２ワー
ドロケーションとして構成される。各ワードロケーショ
ンはデータアレイ３１の８ワードページに対応する。プ
ログラムコードエントリに対応する１６ワード、および
データエントリに対応する１６ワードがデータアレイに
ある。翻訳テーブルにおける１３ビットワードは、デー
タアレイ３１の対応のページに保持されるデータの１３
個の最上位アドレスビットである。翻訳テーブルは要求
された２０ビットアドレスの４ページビットによってア
ドレス指定される。翻訳テーブルの最上位アドレスビッ
トは制御ユニット２０によって発生される。翻訳テーブ
ル２４の出力は、要求されたアドレスの１３個の高次ビ
ットと比較するとき、アドレスコンパレータ２７はヒッ
ト検出ユニット２８に信号で知らせる。
有効ビットアレイ２３が用いられて、翻訳テーブル２４
のアドレスの有効性または正しいエントリを示す。それ
は、翻訳テーブル２４におけるすべてのエントリに対し
て１ビットを含む２個の、４×４レジスタファイルとし
て構成される。この構成によって、キャッシュは３２に
代わって、４個のクロックタイムで一掃されることがで
きる、なぜならばキャッシュを一掃するのに必要なもの
は有効ビットアレイの有効ビットをリセットすることで
あるからである。有効ビットアレイは要求された２０ビ
ットアドレスのページビットによってアドレス指定され
る。データアレイ３１および翻訳テーブル２４の場合に
おけるように、有効ビットアレイのための最上位アドレ
スビットは制御ユニット２０によって発生される。
ページ使用アレイ(page used array)２２は、翻訳テー
ブル２４のプログラムコード部分のすべてのエントリに
対応する１ビットを有する。それはまた物理的に別な４
×４レジスタファイルにおいて実現される。ページ使用
アレイ２２はプログラムコードルックアヘッドまたは先
取りアルゴリズムによって用いられる。それは制御ユニ
ット２０によって管理される。キャッシュ機構は、ＭＢ
ＵＳ１６から２０ビットアドレスのアドレスレジスタ２
５によって受けることによって駆動され、そのアドレス
は同時に、翻訳テーブル２４、有効ビットアレイ２３、
アドレスコンパレータ２７、ページを用いたアレイ２２
およびデータアレイ３１へ供給される。もし制御ユニッ
ト２０もまたＣＢＵＳ１５からの取出しコマンドを受け
たならば、翻訳テーブル２４の出力は、アドレスコンパ
レータ２７によって、要求された２０ビットアドレスの
うちの１３個の最上位ビットと比較される。それらが等
しく、翻訳テーブルエントリに対応する有効ビットが真
であれば、データアレイ３１の出力に現存するデータ
が、要求されたデータである。さもなくば、要求された
データはキャッシュ機構は存在せず、メインメモリから
要求されなければならない。取出し要求がプログラムコ
ードのためのものであれば、以下に説明する先取りアル
ゴリズムもまた呼出される。
制御ユニット２０がＣＢＵＳ１５から記憶コマンドを受
けると、翻訳テーブル２４が、要求された２０ビットア
ドレスのうち１３個の最上位ビットと比較され、かつそ
れらが等しくかつ翻訳テーブルエントリにおける対応す
る有効ビットが真であれば、ヒット検出ユニット２７は
制御ユニット２０に信号を与えてそれが書込み信号をデ
ータアレイへ発生させるようにする。そのデータはまた
メインメモリへの伝送のためメインメモリインターフェ
イス機構へも送られる。
先取りアルゴリズムは本質的には次のとおりである。
コードが補助プロセッサにより要求されるとき、キャッ
シュ機構は、要求されたページがデータアレイ３１に存
在するかどうかを決定する。
もし要求されたページがデータアレイ３１にあれば、要
求されたワードは補助プロセッサへ伝送される。要求さ
れたページに関連するPage Used Bitがセットされる
と、作動が終了する。要求されたページに関連するPage
Used Bitがセットされなければ、先取り動作が開始さ
れる。制御ユニットは“ＮＥＸＴ”の８ワードページの
アドレスを計算する。このアドレスは、“ＮＥＸＴ”ペ
ージがデータアレイ３１に存在するかどうかを決定する
キャッシュ機構へ指示される。もしそれが存在すれば、
要求されたページに関連するPage Used Bitがセットさ
れ、動作が終わる。もしそれが存在しなければ、キャッ
シュ制御ユニットはメモリインターフェイス制御ユニッ
トに指令して、“ＮＥＸＴ”ページのためのメインメモ
リ要求を始動させる。このとき、要求されたページに関
連のPage Used Bitがセットされ、キャッシュ制御ユニ
ットが遊び状態へ進み、それによって、補助プロセッサ
要求をサービスすることができるようにする。なお、メ
モリインターフェイス制御ユニットはメインメモリシス
テムとの通信を維持する。メインメモリシステムは“Ｎ
ＥＸＴ”ページデータに応答するとき、メモリインター
フェイス制御ユニットがこのデータを、データアレイ３
１の適当なロケーションへ向ける。メモリインターフェ
イス制御ユニットは、、“ＮＥＸＴ”ページに関連のPa
ge Used Bitをリセットし、遊び状態に入り、それによ
って先取り動作を完了する。
もし要求されたページがデータアレイ３１に存在しなけ
れば、メインメモリ要求が開始される。メインメモリシ
ステムが要求されたページを戻すと、データはデータア
レイ３１の適当なロケーションへ向けられる。同時に、
要求されたワードが補助プロセサへ向けられる。このと
き、制御ユニットは“ＮＥＸＴ”の８ワードページのア
ドレスを計算する。このアドレスは、“ＮＥＸＴ”ペー
ジがデータアレイ３１に存在するかどうかを決定するキ
ャッシュ機構へ提示されるか。もしそれが存在すれば、
要求されたページに関連するPage Used Bitがセットさ
れ、動作が終了する。もしそれが存在しなければ、キャ
ッシュ制御ユニットはメモリインターフェイス制御ユニ
ットを指令して、“ＮＥＸＴ”ページのためのメインメ
モリ要求を開始させる。このとき、要求されたページに
関連のPage Used Bitがセットされ、かつキャッシュ制
御ユニットは遊び状態へ進み、それによって、補助プロ
セッサ要求をサービスすることができるようにする。な
お、メモリインターフェイス制御ユニットはメインメモ
リシステムとの通信を維持する。メインメモリシステム
が“ＮＥＸＴ”ページデータに応答すると、メモリイン
ターフェイス制御ユニットはデータアレイ３１の適当な
ロケーションへこのデータを向ける。メモリインターフ
ェイス制御ユニットは、“ＮＥＸＴ”ページと関連のPa
ge Used Bitをリセットし、遊び状態へ入り、それによ
って先取り動作を完了させる。
メインメモリインターフェイス機構 制御ユニット２０を除く、第３図の残りの機能エレメン
トは、この発明のメインメモリインターフェイス機構を
形成する。これらの機能ユニットは、メモリバスインタ
ーフェイスユニット３４、メモリインターフェイスレジ
スタ３２、バイパスレジスタ３３および制御ワード発生
器２１を含む。これらのユニットで、メインメモリイン
ターフェイス機構は補助プロセッサをメイン多重処理シ
ステムへインターフェイスする。特に、それは第１図の
４個のメインメモリユニット１２を、上述のキャッシュ
メモリ機構かつしたがって補助プロセッサとインターフ
ェイスする。
バスインターフェイスユニット３４は、第１図の４個の
メモリモジュール１２の任意のもの（但し１個だけ）に
選択的に従うことができ、かつそれは同時にそのような
すべてのメモリモジュールへ同報通信することが出来
る。バスインターフェイスユニット３４と、それぞれの
メモリモジュールとの間のバスは、基本的には、双方向
性の、５２ビット幅のバスである。さらに、バスインタ
ーフェイスユニットは、制御信号を４個のメモリモジュ
ールへ送りかつ４個のメモリモジュールから受けるため
に応答し得るハンドシェイクユニット（図示せず）を含
む。５２ビット幅のバスに加えて、それぞれのメモリモ
ジュールへの主制御ラインは、メモリ要求ラインへのリ
クエスタと、メモリデータ有効ラインへのリクエスタ
と、リクエスタ肯定応答ラインへのメモリ、およびリク
エスタ否定ラインへのメモリとを含む。
制御ワード発生器２１は、ＣＢＵＳ１５を介して補助プ
ロセッサからのコマンドを取り、かつそれらをメインメ
モリモジュール制御ワードに変換する。このユニット
は、メインメモリシステムをアドレスするのに必要とさ
れる延長されたアドレス能力に対するものである。制御
ワードは幅が２５ビットであり、２つの異なるフォーマ
ットのものである。一方のフォーマットは取出しおよび
記憶のような通常のメモリ動作のために用いられるメモ
リ動作要求であり、４個の異なるフィールドと、用いら
れない第５番目のフィールドとを含む。４個のフィール
ドアドレスレジスタ２５およびアドレスバス３８を介し
て、ＭＢＵＳ１６からの補助プロセッサによって供給さ
れる２重ビットアドレスフィールドと、制御ワード発生
器２１において２個のベースレジスタ（図示せず）の一
方から得られる延長されたアドレスフィールドと、１つ
のデータまたはコードワードがメモリまたは８個のその
ようなデータまたはコードワードから取出されるべきか
どうかを特定する長さフィールドと、メインメモリモジ
ュールの１つで行なわれている動作と一致するメインメ
モリ規定オペレーションコードを含むオペレーションコ
ードフィールドである。
メインメモリからの取出しの間に延長されたアドレスフ
ィールドを与える２つのベースレジスタは、“データ環
境レジスタ”および“コード環境データレジスタ”であ
り、これらは、それぞれ、データまたはコードがメイン
メモリモジュールの１つから受けられているかどうかに
従って用いられる。最後に、パリティが全体の制御ワー
ドのために発生され、かつパリティフィールドへ挿入さ
れる。
他の制御ワードフォーマットは、特別なメモリ管理動作
を要求するために用いられるメモリ管理要求制御ワード
である。それは幅が５２ビットであり、メモリ動作要求
制御ワードに述べられるものと類似するオペレーション
コードフィールドと、常に１である長さフィールドと、
基本要求の変形を作り出し補助プロセッサよって発生さ
れるバリアントフィールドとを含みと、必要なオペレー
ションコードの数を減らす。
キャッシュバイパスレジスタ３３が、メインメモリモジ
ュールからＭＢＵＳ１６への直線の経路を与えるために
用いられる。メインメモリモジュールの１つから戻るデ
ータはキャッシュ機構を更新しようとしないときは、バ
イパスレジスタ３３はデータを直接補助プロセッサへ通
すために用いられる。メインメモリモジュールから戻る
データはキャッシュ機構を更新するために予定されかつ
補助プロセッサによって要求されるとき、そのデータが
バイパスレジスタ３３によってコピーされ、同時に、Ｌ
ＢＵＳ３７を介してデータアレイ３１へのメモリインタ
ーフェイスレジスタ３２へ供給される。
ワードカウンタレジスタ（図示せず）が３ビットレジス
タとして設けられ、これは、キャッシュメモリを更新す
る目的で、“ワードアドレス”を発生するメモリインタ
ーフェイス機構の能力である。要求されたデータまたは
プログラムコードデータアイテムがキャッシュに存在し
ないとき、そのアイテムのアドレスが、インターフェイ
ス機構を介して、メインメモリモジュールの１つに送ら
れる。しかしながら、ちょうどそのアイテムを要求する
代わりに、そのアイテムがある全ページ（８ワード）が
要求される。しかしながら、そのページは、要求された
ワードがまずメインメモリモジュールから戻るように要
求される。たとえば、所望のワードが任意の８ワードペ
ージの第５番目のワードであれば、データは次のシーケ
ンス、すなわち、ワード５，ワード６，ワード７、ワー
ド０，ワード２，ワード３およびワード４のシーケンス
で、選ばれたメモリモジュールから戻る。この方法によ
って、所望のワードは、平均して、もしページが常にワ
ード０から始まって戻されれば生じるであろうものより
も４クロックタイム速く戻ることができる。ワードカウ
ンタは要求されたアドレスからワードビット（最下位ビ
ット）をとらえる。８ワードページがメモリモジュール
から戻ると、ワードカウンタが増分され、モジュロ８、
“ワードアドレスビット”を発生し、そのためキャッシ
ュ機構が更新されることができる。
２レベル制御記憶装置 第３図の制御ユニット２０が第４図に示され、かつこの
ユニットは、ハイアラーキに構成された２つの制御記憶
装置からなり、第１の制御記憶装置は上述したキャッシ
ュメモリ機構のための制御信号を供給しかつまた、上述
したメインメモリインターフェイス機構へ制御信号を供
給する第２の制御記憶装置へのアドレスを供給する。
この制御機構は２つの主要な目的で設計された。１つの
考察は、現存するオペレーションの変化を許容するであ
ろうフレキシブルな機構を提供することであり、かつ形
作られることができまたは置換されることができる制御
記憶装置を提供することによって新しいオペレーション
を付け加えることである。他の考察は、通常のキャッシ
ュ機構オペレーションを妨害しないプログラムコード先
取りを可能にすることである。第２の考察は２つの非同
期式の、同時オペレーションを見失わないようにするた
めの２個のマイクロプログラム制御装置を必要とする。
第４図において、キャッシュメモリ制御装置は、レジス
タカウンタ４４ａおよび４４ｂの両方の内容によってア
ドレスされる制御記憶装置４０からなる。レジスタカウ
ンタ４４ａの内容は、第２図および第３図のＣＢＵＳ１
５からマルチプレクサ４３ａを介して受けられるアドレ
スを含む。この初期アドレスは、要求されたキャッシュ
機構オペレーションを形成するルーチンの第１の状態で
ある。この第１の状態は次の状態のアドレスを知り、マ
ルチプレクサ４３ａへ戻る次の状態フィールドラインに
次の状態アドレスを置く。それはまた、マイクロプログ
ラムカウンタ４４ａへの入力として次の状態フィールド
を選択する次の状態マクチプレクサ４３ａの制御を変化
させる。シーケンスが続くに従って、各ルーチン状態
は、そのルーチンの終了になるまでのその次を指す。こ
の点で、次の状態マルチプレクサ４３ａへの制御は、Ｃ
ＢＵＳ１５がプログラムカウンタ４４ａへの次のアドレ
スを与えるように変えられる。したがって、第４図の制
御装置は次の補助プロセッサ要求のために利用でき、か
つ何の要求もなければ、ＣＢＵＳは適当な信号を制御装
置へ通す。
直線シーケンスに加えて、制御装置４０は、レジスタ４
４ｂを条件づけるため所望の状態ビットを通過させるマ
ルチプレクサ４３ｂによって受けられる低次アドレスビ
ットによって２つの状態を“テスト”することができ
る。これらの状態は次のルーチン状態の間調べられる。
状態の検査を含むことによって、さらにフレキシブルな
マイクロ制御記憶装置が可能となる。
キャッシュメモリ制御記憶装置によりテストされる状態
は、 オペレーションを受入れるためメインメモリインターフ
ェイス制御記憶装置の使用可能度； プロセッサへまたはプロセッサからのデータ転送のため
のクロックまたはクロックサイクルの使用可能度； 翻訳テーブルパリティエラー； キャッシュ機構における要求されたアドレスの存在； 先にアクセスされた現在アドレスされたコードページ
（上の先取りアルゴリズムを参照）； キャッシュアドレス制御エラー；および メインメモリインターフェイス制御記憶装置へ与えられ
る最後のキャッシュメモリサイクル。
制御記憶装置４１はメインメモリインターフェイス機構
のための制御信号を与え、かつ、ＣＢＵＳの代わりにキ
ャッシュ制御記憶装置４０から初期アドレス（オペレー
ションコード）を受けるということを除き、キャッシュ
制御記憶装置４０と同一である。さらに、それは２に代
わって、３個の状態をテストすることができる。両制御
記憶装置４０および４１は、それぞれ、制御信号をキャ
ッシュメモリ機構およびメインメモリインターフェイス
機構へ与える。それらはまた、データアレイ３１、翻訳
テーブル２４、アドレスバス３８、ＬＢＵＳ３７および
バスインターフェイスユニット３４のための仲裁論理４
２によって共有コマンドを与える。制御装置４０および
４１は非同期的に作動しかつ仲裁論理４２は制御記憶装
置の一方または他方からの制御信号を受入れるために与
えられているということを思い出されるべきである。
メインメモリインターフェイス制御記憶装置によって検
査される条件は、 最終のメモリ要求のために利用できるメインメモリの肯
定応答； １よりも多いメインメモリモジュールのために受けられ
ていた肯定応答信号（エラー条件）； メインメモリへ提示された制御ワードにおいて検出され
たエラー； インターフェイスパリティエラー； 有効なリクエスタデータへのメモリ； 内部の故障を検出したメインメモリシステム； 一般目的のカウンタオーバフロー； 合理的な量の時間内にメインメモリがリクエストに応答
しないこと；および 完全なリクエスタオペレーションへのメモリ。
第４図の制御装置において、制御フローは、補助プロセ
ッサＣＢＵＳから、メインメモリインターフェイス制御
記憶装置４１へのキャッシュ機構制御記憶装置４０への
ものであり、各制御記憶装置その現在の状態を他の制御
装置へ知らせる。すなわち、メインメモリインターフェ
イス制御装置は、それが遊び状態のときキャッシュ制御
記憶装置へ信号を送り、キャッシュ制御記憶装置はそれ
が遊びでないときに補助プロセッサへ知らせる。このハ
ンドシェイキング作用によって、駆動している制御記憶
装置が、駆動された制御記憶装置が前のオペレーション
を完了する前に他のオペレーションを出すのを防止す
る。
第４図の制御装置では、キャッシュ機構制御装置はメイ
ンメモリインターフェイス機構からのプログラムコード
先取りオペレーションを要求することができ、かつ、メ
インインターフェイス制御記憶装置が使用中で、メイン
メモリと通信しているとき、キャッシュ機構制御記憶装
置はキャッシュメモリのコードまたはデータのため補助
プロセッサ要求を自由にサービスする。
結語 それぞれのプロセッサおよびシステムが、異なるクロッ
ク速度、メモリアクセス時間およびメモリアドレス能力
を有する多重処理システムのメインメモリモジュール
と、補助プロセッサとの間のシステムインターフェイス
のための２レベル制御装置を説明した。このような制御
装置は、オーバラップした態様でキャッシュ機構を更新
するのに必要とされるメインメモリアクセスとは独立し
て遂行されるべきシステムインターフェイスのキャッシ
ュ機構と、補助プロセッサとの間の通信を考慮してい
る。
この発明の一実施例を開示したが、種々の変形および修
正は前掲の特許請求の範囲に記載の発明の精神および範
囲から逸脱することなくなされるであろうということが
当業者にとって明らかであろう。
【図面の簡単な説明】
第１図はこの発明を用いる多重処理システムの概略図で
ある。 第２図はこの発明の補助プロセッサおよびシステムおよ
びシステムインターフェイスへの接続の概略図である。 第３図は第３Ａ図および第３Ｂ図から構成されることを
示す図である。 第３Ａ図および第３Ｂ図はこの発明とともに用いられる
システムインターフェイスの概略図である。 第４図はこの発明の２レベルマイクロプログラム制御装
置の概略図である。 図において、１０はメインプロセシングユニット、１１
はＩ／Ｏプロセッサ、１２はメモリモジュール、１３は
補助プロセッサ、１４ａはデータ処理モジュール、１４
ｂはプログラム制御モジュール、１４ｃはストアド論理
制御装置モジュール、１４ｄは入力／出力モジュール、
２４は翻訳テーブル、３１はデータアレイ、２０は制御
ユニット、２７はアドレスコンパレータ、２８はヒット
検出ユニットを示す。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】プロセッサとメインメモリシステムとの間
    でのデータおよびコードの伝送の非同期制御のためのシ
    ステムインターフェイスユニットであって、 前記メインメモリシステムへ結合されてデータおよびコ
    ードを前記メモリシステムへ伝送しかつ前記メモリシス
    テムからデータおよびコードを受けるためのメモリイン
    ターフェイス手段と、 前記プロセッサおよび前記メモリインターフェイス手段
    へ結合されて、前記プロセッサによるアクセスのため前
    記メインメモリシステムから受けたデータおよびコード
    を記憶するためのキャッシュ機構手段と、 前記キャッシュ機構手段および前記メモリインターフェ
    イス手段にそれぞれ結合されてそれらに制御信号を与え
    るための出力手段を有し、前記キャッシュ機構手段およ
    び前記メモリインターフェイス手段の同時動作を制御す
    るための第１の制御記憶装置および第２の制御記憶装置
    とを備え、 各制御記憶装置には、前記キャッシュ機構手段および前
    記メモリインターフェイス手段から状態信号を受けてア
    ドレスの一部としてそれぞれの制御記憶装置へ伝送する
    ための状態レジスタが設けられ、 前記第１の制御記憶装置はアドレスの少なくとも一部と
    して前記プロセッサからコマンドコードを受けるように
    結合された入力手段を有し、前記第１の制御記憶装置
    は、前記コマンドコードに応答して、第２のコマンドコ
    ードを供給して前記第２の制御記憶装置をアドレスし、
    前記第２の制御記憶装置は前記第１の制御記憶装置の出
    力手段へ結合される入力手段を有し、 各制御記憶装置の入力手段には、新たなアドレスを受け
    ない限り、前のアドレスを増分してそれぞれの制御記憶
    装置をアドレスすることによって前記それぞれの制御記
    憶装置を同時に動作させるためのプログラムカウンタ手
    段が設けられる、システムインターフェイスユニット。
  2. 【請求項２】前記キャッシュ機構手段は２つのセクショ
    ンを有するランダムアクセスメモリを含み、１つはコー
    ドワードに対するセクションであり、他の１つはデータ
    ワードに対するセクションであり、前記セクションは前
    記それぞれのワードの複数個のグループに分割される、
    特許請求の範囲第１項記載のシステムインターフェイス
    ユニット。
  3. 【請求項３】前記プロセッサへ結合されてメモリアドレ
    スを受けるアドレスレジスタをさらに備え、 前記アドレスはワード識別フィールド、グループアドレ
    スおよびセクションアドレスに分割され、かつ 前記アドレスレジスタに結合されて前記ランダムアクセ
    スメモリに記憶されたワードのワード識別フィールドを
    受けるためのロケーションのテーブルをさらに備えた、
    特許請求の範囲第２項記載のシステムインターフェイス
    ユニット。
  4. 【請求項４】前記アドレスレジスタおよび前記ロケーシ
    ョンのテーブルに結合されて、前記テーブルのワード識
    別フィールドを、前記アドレスレジスタが受けたアドレ
    スのワード識別フィールドと比較しかつ比較が行なわれ
    るときに前記第１の制御記憶装置に信号で知らせるため
    の比較検出手段をさらに備えた、特許請求の範囲第３項
    記載のシステムインターフェイスユニット。
  5. 【請求項５】前記メインメモリシステムは複数個のメモ
    リユニットを含み、かつ 前記メモリインターフェイス手段は前記キャッシュ機構
    手段と前記複数個のメモリユニットとの間で結合される
    バスインターフェイス手段を含む、特許請求の範囲第１
    項記載のシステムインターフェイスユニット。
  6. 【請求項６】前記バスインターフェイス手段を前記キャ
    ッシュ機構手段へ結合するバスと、 キャッシュ機構手段をバイパスさせるため前記バスイン
    ターフェイス手段と前記プロセッサとの間に結合される
    バイパスレジスタとをさらに備えた、特許請求の範囲第
    ５項記載のシステムインターフェイスユニット。
  7. 【請求項７】前記第２の制御記憶装置は前記第１の制御
    記憶装置へ結合されて、コマンドコードを受けるため第
    ２の制御記憶装置の使用可能度を第１の制御記憶装置へ
    信号で知らせる、特許請求の範囲第１項記載のシステム
    インターフェイスユニット。
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