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JPH0629850A - Ａ／ｄコンバータ - Google Patents

Ａ／ｄコンバータ

Info

Publication number
JPH0629850A
JPH0629850A JP4144783A JP14478392A JPH0629850A JP H0629850 A JPH0629850 A JP H0629850A JP 4144783 A JP4144783 A JP 4144783A JP 14478392 A JP14478392 A JP 14478392A JP H0629850 A JPH0629850 A JP H0629850A
Authority
JP
Japan
Prior art keywords
fet
output
column
gate
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4144783A
Other languages
English (en)
Inventor
Uonwarauipatsuto Uiwatsuto
ウィワット・ウォンワラウィパット
Makoto Yamamoto
山本　　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TAKAYAMA KK
Sharp Corp
Original Assignee
TAKAYAMA KK
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TAKAYAMA KK, Sharp Corp filed Critical TAKAYAMA KK
Priority to JP4144783A priority Critical patent/JPH0629850A/ja
Priority to EP93107374A priority patent/EP0569856B1/en
Priority to US08/057,782 priority patent/US5331323A/en
Priority to DE69312792T priority patent/DE69312792T2/de
Priority to KR1019930007979A priority patent/KR930024259A/ko
Publication of JPH0629850A publication Critical patent/JPH0629850A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 【目的】 小規模回路により実現可能なＡ／Ｄコンバー
タを提供することを目的とする。 【構成】 複数ゲートを有するＦＥＴであって、出力階
調数に対応した個数のＦＥＴと、各出力階調の閾値電圧
を負に反転した電圧を生成する分圧器と、各ＦＥＴのソ
ーズに接続されたソースの出力が負のときにデジタルの
「１」に対応した電圧を出力しかつ出力が負のときにデ
ジタルの「０」に対応した電圧を出力する反転ステップ
回路とを備えている。各ＦＥＴのゲートには、入力電
圧、より上位の階調の全てのＦＥＴ出力および対応する
閾値電圧の分圧器出力が接続され、各ＦＥＴのドレイン
にはそのＦＥＴに対応する閾値電圧の分圧器出力が接続
されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、アナログ信号を所定
階調のデジタル信号に変換するためのＡ／Ｄコンバータ
に関する。
【０００２】
【従来技術】図５に示すように、一般に従来のＡ／Ｄコ
ンバータは入力電圧Ｖinを分圧器ＤＶ1によって所定階
調数に分配し、分配された各電圧をコンパレータＣによ
って閾値電圧と比較し、比較結果をエンコーダＥＤによ
って所定幅のデジタル信号に変換するものであった。そ
して閾値電圧は分配器ＤＶ0等の基準電圧発生手段によ
って生成される。このように従来のＡ／Ｄコンバータは
回路規模が比較的大きく、消費電力も大であった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、小規模回
路により実現可能なＡ／Ｄコンバータを提供することを
目的とする。
【０００４】
【課題を解決する手段】この発明に係るＡ／Ｄコンバー
タは、複数ゲートのＦＥＴをデジタル値の各桁の反転論
理として用い、その各出力を反転させてデジタル値を得
るものである。
【０００５】
【実施例】次にこの発明に係るＡ／Ｄコンバータの１実
施例を図面に基づいて説明する。図１は入力電圧Ｖinを
４ビットのデジタル値に変換するＡ／Ｄコンバータを示
すものであり、Ａ／Ｄコンバータは複数ゲートのＦＥＴ
Ｔ0〜Ｔ3により構成されている。これらＦＥＴはデジタ
ル値の各桁に対応し、Ｔ0はＬＳＢ、Ｔ1は第２桁、Ｔ2
は第３桁、Ｔ3はＭＳＢに、それぞれ対応している。
【０００６】これらＦＥＴの１個のゲートＧ01、Ｇ11、
Ｇ21，Ｇ31に前記入力電圧Ｖinが入力され、各ＦＥＴの
出力は反転ステップ回路ＩＶ0〜ＩＶ3によって反転され
て、Ｄ0〜Ｄ3の各桁の出力が生成されている。
【０００７】ＦＥＴＴ0〜Ｔ3のゲートには、より上位の
桁のＦＥＴの出力が入力され、同時に分圧器ＤＶで生成
された閾値電圧Ｖｔ0〜Ｖｔ3が入力されている。閾値電
圧は各ＦＥＴに対応する桁の上限のレベルを規定する値
であり、各ＦＥＴは入力電圧Ｖin、より上位のＦＥＴの
出力および閾値電圧に基づいて、その桁の反転値を出力
する。 ＦＥＴはゲート電圧に関して加算特性を持ち、
ゲート電圧の合計値が所定値（以下の説明では０Ｖ）以
上のときに導通し、ドレインの印加電圧がソースに生じ
る。
【０００８】各ＦＥＴの出力は反転ステップ回路ＩＶ0
〜ＩＶ3に入力され、図２の特性に基づき、各桁の出力
Ｄ0〜Ｄ3が得られる。反転ステップ回路の特性は、いか
なる正の入力ｖiに対しても、出力ｖ0＝０が生じ、負の
入力に対してデジタルの「１」に対応する電圧ｖuが生
じる。そして閾値電圧Ｖｔ0〜Ｖｔ3は、以下のように設
定されている。
【０００９】 Ｖｔ0＝−ｖu×２0 Ｖｔ1＝−ｖu×２1 Ｖｔ2＝−ｖu×２2 Ｖｔ3＝−ｖu×２3
【００１０】次に、ＬＳＢのＦＥＴＴ0（図４）を例に
とって、ＦＥＴの動作を説明する。ＦＥＴＴ0は５個の
ゲートＧ01、Ｇ02、Ｇ03、Ｇ04、Ｇ05を有し、ドレイン
Ｄに閾値電圧Ｖｔ0が印加されている。そして各ゲート
には以下の入力が接続されている。
【００１１】 ゲートＧ01：入力電圧Ｖin ゲートＧ02：ＦＥＴＴ3の出力 ゲートＧ03：ＦＥＴＴ2の出力 ゲートＧ04：ＦＥＴＴ1の出力 ゲートＧ05：閾値電圧Ｖｔ0
【００１２】ここでゲートＧ01〜Ｇ05に印加される電圧
をＶ1〜Ｖ5と表現し、ステップ関数をＳ（）と表現する
と、 なる関数が得られる。
【００１３】これは以下の様に変形できる。 ｖ0＝Ｖｔ0×Ｓ（Ｖｔ0＋Ｖ2＋Ｖ3＋Ｖ4＋Ｖin) (２） ＝Ｖｔ0×Ｓ（（Ｖｔ0＋（ＦＥＴＴ3の出力）＋ （ＦＥＴＴ2の出力）＋（ＦＥＴＴ1の出力）＋Ｖin） （３）
【００１４】例えば、Ｖinが１０×ｖuであったとする
と、ＦＥＴＴ3は導通しており、Ｖｔ3（＝８×ｖu）が
ＦＥＴＴ2のゲートに入力される。このときＦＥＴＴ2の
ゲートには（Ｖin＋Ｖｔ2＋Ｖｔ3）＝（１０−４−８）
ｖu＝−２ｖuが入力されることになり、正の値にならな
いため、ＦＥＴＴ2は導通しない。またＦＥＴＴ1、Ｔ0
には以下のゲート電圧が印加されることになる。
【００１５】 Ｔ1：（Ｖin＋Ｖｔ1＋Ｖｔ3）＝（１０ー２−８）ｖu＝０Ｖ Ｔ0：（Ｖin＋Ｖｔ1＋Ｖｔ0＋Ｖｔ3）＝（１０ー２−１−８）ｖu＝−ｖu 従って、Ｔ1およびＴ3は導通し、Ｔ0、Ｔ2は導通せず、
ＩＶ1、ＩＶ3にのみ負の電圧が入力され、これが反転ス
テップ関数によって「１」に変換される結果、Ｄ0＝Ｄ2
＝０、Ｄ1＝Ｄ3＝１、すなわち「１０１０」のデジタル
出力が生じることになる。
【００１６】入力Ｖinの変化に対するＤ0〜Ｄ3の変化は
図３に示すとおりである。以上のように、１個のＦＥＴ
と１個の反転ステップ回路とによって、１ビットのデジ
タル値を生成でき、従来のコンパレータ、エンコーダ、
抵抗を必要とする回路に比較して著しく回路規模が小さ
くなり、ＬＳＩ化が容易である。
【００１７】
【発明の効果】前述のとおり、この発明に係るＡ／Ｄコ
ンバータは、複数ゲートのＦＥＴをデジタル値の各桁の
反転論理として用い、その各出力を反転させてデジタル
値を得るので、小規模回路によりＡ／Ｄコンバータを実
現し得る。
【図面の簡単な説明】
【図１】本発明に係るＡ／Ｄコンバータの１実施例を示
す回路図である。
【図２】同実施例における反転ステップ回路の特性を示
すグラフである。
【図３】同実施例におけるデジタル出力を示すグラフで
ある。
【図４】同実施例における１個のＦＥＴを示す概念図で
ある。
【図５】従来のＡ／Ｄコンバータを示す回路図である。
【符号の説明】
ＤＶ 分圧器 Ｒ１ 抵抗１ Ｒ２ 抵抗２ Ｒ３ 抵抗３ Ｒ４ 抵抗４ −Ｖｔ 負の基準電圧 Ｖin 入力電圧in Ｖｔ3 閾値電圧3 Ｖｔ2 閾値電圧2 Ｖｔ1 閾値電圧1 Ｖｔ0 閾値電圧0 Ｔ3 ＦＥＴ3 Ｇ32 ゲート32 Ｇ31 ゲート31 Ｔ2 ＦＥＴ2 Ｇ23 ゲート23 Ｇ22 ゲート22 Ｇ21 ゲート21 Ｔ1 ＦＥＴ1 Ｇ14 ゲート14 Ｇ13 ゲート13 Ｇ12 ゲート12 Ｇ11 ゲート11 Ｔ0 ＦＥＴ0 Ｇ05 ゲート05 Ｇ04 ゲート04 Ｇ03 ゲート03 Ｇ02 ゲート02 Ｇ01 ゲート01 ＩＶ3 反転ステップ回路3 ＩＶ2 反転ステップ回路2 ＩＶ1 反転ステップ回路1 ＩＶ0 反転ステップ回路0 Ｄ3 出力3 Ｄ2 出力2 Ｄ1 出力1 Ｄ0 出力0 ｖo 出力o ｖi 入力i ｖu 単位電圧u Ｖ5 出力5 Ｖ4 出力4 Ｖ3 出力3 Ｖ2 出力2 Ｖ1 出力1 Ｄ ドレイン Ｓ ソース ＤＶ1 分圧器1 ＤＶ0 分圧器0 ｒ 抵抗 Ｃ コンパレータ ＥＤ エンコーダ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数のゲートを有するＦＥＴであって、
    出力階調数に対応した個数のＦＥＴと、各出力階調の閾
    値電圧を負に反転した電圧を生成する分圧器と、各ＦＥ
    Ｔのソースに接続されソースの出力が負のときにデジタ
    ルの「１」に対応した電圧を出力しかつ出力が負のとき
    にデジタルの「０」に対応した電圧を出力する反転ステ
    ップ回路とを備え、各ＦＥＴのゲートには、入力電圧、
    より上位の階調の全てのＦＥＴ出力および対応する閾値
    電圧の分圧器出力が接続され、各ＦＥＴのドレインには
    そのＦＥＴに対応する閾値電圧の分圧器出力が接続され
    ているＡ／Ｄコンバータ。
JP4144783A 1992-05-11 1992-05-11 Ａ／ｄコンバータ Pending JPH0629850A (ja)

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JP4144783A JPH0629850A (ja) 1992-05-11 1992-05-11 Ａ／ｄコンバータ
EP93107374A EP0569856B1 (en) 1992-05-11 1993-05-06 A/D Converter
US08/057,782 US5331323A (en) 1992-05-11 1993-05-06 Analog-to-digital connecter using multi-gate field effect transistors
DE69312792T DE69312792T2 (de) 1992-05-11 1993-05-06 A/D-Wandler
KR1019930007979A KR930024259A (ko) 1992-05-11 1993-05-10 아날로그-디지탈변환기

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EP0569856A2 (en) 1993-11-18
DE69312792T2 (de) 1998-01-02
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