JPH0629347A - Tab package and manufacture thereof - Google Patents
Tab package and manufacture thereofInfo
- Publication number
- JPH0629347A JPH0629347A JP18200992A JP18200992A JPH0629347A JP H0629347 A JPH0629347 A JP H0629347A JP 18200992 A JP18200992 A JP 18200992A JP 18200992 A JP18200992 A JP 18200992A JP H0629347 A JPH0629347 A JP H0629347A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- capacitor
- package
- layer
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000003990 capacitor Substances 0.000 claims abstract description 37
- 239000010409 thin film Substances 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000012212 insulator Substances 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 abstract description 13
- 239000011347 resin Substances 0.000 abstract description 6
- 229920005989 resin Polymers 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 239000010445 mica Substances 0.000 description 2
- 229910052618 mica group Inorganic materials 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＴＡＢパッケージ及びそ
の製造方法に関し、特にＬＳＩの一種であるＴＡＢパッ
ケージ及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a TAB package and a manufacturing method thereof, and more particularly to a TAB package which is a kind of LSI and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、ＬＳＩの高速化の進展に伴い、Ｌ
ＳＩ自身が発生するスイッチングノイズが増大してい
る。一方、ＬＳＩの高機能化に伴い、信号本数が増大し
パッケージの大型化が進んでいる。従来、ＬＳＩ自身が
発生するスイッチングノイズを除去する方法としては、
ＬＳＩが実装されるプリント基板上にバイパスコンデン
サを設けるのが一般的であったが、パッケージの大型化
によりパッケージ内部配線でのインダクタンスが増加
し、従来の方法では充分なノイズ除去が出来ず、ＬＳＩ
チップにより近い位置にコンデンサを設ける必要が生じ
てきている。2. Description of the Related Art In recent years, L
The switching noise generated by SI itself is increasing. On the other hand, the number of signals is increasing and the size of the package is increasing as the functionality of the LSI increases. Conventionally, as a method for removing the switching noise generated by the LSI itself,
It was common to provide a bypass capacitor on the printed circuit board on which the LSI is mounted. However, due to the size increase of the package, the inductance in the internal wiring of the package increases, and the conventional method cannot sufficiently remove noise.
It has become necessary to provide a capacitor closer to the chip.
【０００３】ＬＳＩチップの近傍にコンデンサを設けた
従来技術としては、フラットパッケージによるものとＰ
ＧＡパッケージによるものがある。これを以下に説明す
る。Prior arts in which a capacitor is provided in the vicinity of an LSI chip include a flat package and a P package.
There is a GA package. This will be explained below.
【０００４】フラットパッケージによるものとしては、
特開平１−２５１６４４号広報に記載されている技術が
ある。これは、セラミックフラットパッケージを封止す
るキャップにキャパシタンスを形成し、コンデンサとす
る技術である。As a flat package,
There is a technique described in Japanese Patent Laid-Open No. 1-251644. This is a technique in which a capacitance is formed in a cap that seals a ceramic flat package to form a capacitor.
【０００５】ＰＧＡパッケージによるものとしては、特
開昭６３−８６５５４号公報に記載されている技術があ
る。これは、通常の多層セラミックＰＧＡ基板の電源層
とグラウンド層の間の層を誘電体層とすることで、パッ
ケージ内部にコンデンサを設ける技術である。As a PGA package, there is a technique described in JP-A-63-86554. This is a technique for providing a capacitor inside a package by using a layer between a power supply layer and a ground layer of a normal multilayer ceramic PGA substrate as a dielectric layer.
【０００６】ＴＡＢパッケージは、近年、装置の小型化
に伴い、ＬＳＩの小型化が必要になり、それを実現する
ために開発されたＬＳＩパッケージの一種類である。Ｔ
ＡＢパッケージは絶縁体であるフィルム上に金属配線層
をエッチング技術を利用して形成し、そのテープ上に半
導体チップを実装し、絶縁体で半導体チップを封止する
ＬＳＩパッケージである。[0006] The TAB package is one type of LSI package developed in order to realize the miniaturization of the LSI with the recent miniaturization of the device. T
The AB package is an LSI package in which a metal wiring layer is formed on a film which is an insulator using an etching technique, a semiconductor chip is mounted on the tape, and the semiconductor chip is sealed with the insulator.
【０００７】図８（ａ），（ｂ）は従来のＴＡＢパッケ
ージの一例の構造を示す断面図及び平面図である。8A and 8B are a sectional view and a plan view showing the structure of an example of a conventional TAB package.
【０００８】図８（ａ），（ｂ）の例では、まず、ポリ
イミド等の樹脂製のＴＡＢフィルム１上に、一般には銅
の金属配線層２をエッチングにより形成し、一方、半導
体チップ７はボンディングパッド上に金またはハンダ等
のバンプを形成する。In the example of FIGS. 8A and 8B, first, a metal wiring layer 2 which is generally copper is formed on a TAB film 1 made of a resin such as polyimide by etching, while the semiconductor chip 7 is A bump such as gold or solder is formed on the bonding pad.
【０００９】次に、半導体チップ７上のバンプとＴＡＢ
フィルム１上の金属配線層２とを接続して、半導体チッ
プ７をＴＡＢフィルム１上に実装し、その後、樹脂によ
り半導体チップ７を封止する。Next, the bumps on the semiconductor chip 7 and the TAB
The semiconductor chip 7 is mounted on the TAB film 1 by connecting to the metal wiring layer 2 on the film 1, and then the semiconductor chip 7 is sealed with a resin.
【００１０】[0010]
【発明が解決しようとする課題】従来のＴＡＢパッケー
ジは、非常に小型であるという特徴を有しているが、Ｐ
ＧＡパッケージのような多層配線が可能なパッケージと
異なり、配線層が単一層しかないため、電源やグラウン
ド線も配線層により外部に取り出されることになるの
で、ＰＧＡパッケージ等の他のパッケージと比べて、電
源やグラウンド配線のインダクタンスが増大する。この
インダクタンスの影響により電源やグラウンドに大きな
ノイズが発生するという問題点があった。The conventional TAB package has a feature that it is very small, but P
Unlike a package such as a GA package that allows multi-layer wiring, since there is only a single wiring layer, power and ground lines are also taken out by the wiring layer, so compared to other packages such as the PGA package. , The inductance of power supply and ground wiring increases. There is a problem that a large noise is generated in the power supply and the ground due to the influence of this inductance.
【００１１】しかし、樹脂によりパッケージを封止する
構造のため、パッケージ上にコンデンサを設けることが
できず、また、配線層が単一で電源とグラウンド層が同
一平面上に配置される構造になっているため、パッケー
ジ内部で電源とグラウンド間にキャパシタンスを形成す
ることができなかった。However, since the package is sealed with resin, the capacitor cannot be provided on the package, and the wiring layer is single and the power supply and the ground layer are arranged on the same plane. Therefore, it was not possible to form a capacitance between the power supply and the ground inside the package.
【００１２】本発明の目的は、電源やグラウンド配線の
インダクタンスの増大による電源やグラウンドにノズル
の発生のないＴＡＢパッケージ及びその製造方法を提供
することにある。An object of the present invention is to provide a TAB package in which nozzles are not generated in the power supply or the ground due to an increase in the inductance of the power supply or the ground wiring, and a manufacturing method thereof.
【００１３】[0013]
【課題を解決するための手段】本発明のＴＡＢパッケー
ジは、ＴＡＢテープ上の半導体チップが実装される部分
の少くとも一部に、金属層と絶縁体層からなる薄膜コン
デンサを有し、該薄膜コンデンサが電源配線層とグラウ
ンド配線層との間に接続されている。A TAB package according to the present invention has a thin film capacitor composed of a metal layer and an insulating layer on at least a part of a TAB tape on which a semiconductor chip is mounted. A capacitor is connected between the power wiring layer and the ground wiring layer.
【００１４】本発明のＴＡＢパッケージの製造方法は、
ＴＡＢテープ上に形成される金属層と絶縁体層からなる
薄膜コンデンサの前記金属層を前記ＴＡＢテープ上に金
属配線層を形成する工程において同時に形成する。The method of manufacturing the TAB package of the present invention is as follows.
The metal layer of the thin film capacitor including the metal layer formed on the TAB tape and the insulator layer is simultaneously formed in the step of forming the metal wiring layer on the TAB tape.
【００１５】[0015]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１６】図１（ａ），（ｂ）は本発明の第１の実施
例の構造を示す断面図及び平面図、図２（ａ），（ｂ）
〜図４（ａ），（ｂ）は本発明の第１の実施例の製造方
法を説明する工程順に示した断面図及び平面図である。1 (a) and 1 (b) are a sectional view and a plan view showing the structure of the first embodiment of the present invention, and FIGS. 2 (a) and 2 (b).
4A to 4B are a sectional view and a plan view showing the order of steps for explaining the manufacturing method according to the first embodiment of the present invention.
【００１７】以下に、図面を参照して本発明のＴＡＢパ
ッケージの構造を説明する。The structure of the TAB package of the present invention will be described below with reference to the drawings.
【００１８】図１（ａ），（ｂ）に示すように、ＴＡＢ
フィルム１は樹脂フィルムで、ＴＡＢフィルム１上に金
属配線層２と薄膜コンデンサ３が形成されている。As shown in FIGS. 1 (a) and 1 (b), TAB
The film 1 is a resin film, and the metal wiring layer 2 and the thin film capacitor 3 are formed on the TAB film 1.
【００１９】第１の実施例の配線層２と薄膜コンデンサ
３の製造工程は、まず、図２（ａ），（ｂ）に示すよう
に、ＴＡＢフィルム１上に、銅等の金属薄膜を蒸着し、
必要箇所を残しエッチングする。この金属層が薄膜コン
デンサの電源電極４となる。In the manufacturing process of the wiring layer 2 and the thin film capacitor 3 of the first embodiment, first, as shown in FIGS. 2A and 2B, a metal thin film such as copper is vapor-deposited on the TAB film 1. Then
Etch leaving the necessary parts. This metal layer becomes the power supply electrode 4 of the thin film capacitor.
【００２０】次に、図３（ａ），（ｂ）に示すように、
電源電極４上にポリイミドやマイカ等の絶縁薄膜を形成
する。この絶縁薄膜が薄膜コンデンサの絶縁層５とな
る。Next, as shown in FIGS. 3 (a) and 3 (b),
An insulating thin film such as polyimide or mica is formed on the power electrode 4. This insulating thin film serves as the insulating layer 5 of the thin film capacitor.
【００２１】次に、図４（ａ），（ｂ）に示すように、
再度銅等の金属薄膜を蒸着し、必要箇所を残しエッチン
グする。この金属層が薄膜コンデンサのグラウンド電極
６及び配線層２となる。また、この工程で配線層２中の
電源及びグラウンド信号線が、それぞれ薄膜コンデンサ
３の電源電極４とグラウンド電極６とに接続される。Next, as shown in FIGS. 4 (a) and 4 (b),
A metal thin film such as copper is vapor-deposited again, and etching is performed while leaving necessary portions. This metal layer serves as the ground electrode 6 and the wiring layer 2 of the thin film capacitor. Further, in this step, the power supply and ground signal lines in the wiring layer 2 are connected to the power supply electrode 4 and the ground electrode 6 of the thin film capacitor 3, respectively.
【００２２】以上の工程で得られたＴＡＢフィルム１
に、ボンディングパッド上にバンプが形成された半導体
チップ７を実装し、それを樹脂で封止してＴＡＢパッケ
ージが完成する。TAB film 1 obtained through the above steps
Then, the semiconductor chip 7 having bumps formed on the bonding pads is mounted, and the semiconductor chip 7 is sealed with resin to complete the TAB package.
【００２３】図５（ａ），（ｂ）〜図７（ａ），（ｂ）
は本発明の第２の実施例の製造方法を説明する工程順に
示した断面図及び平面図である。5 (a), 5 (b) to 7 (a), 7 (b)
FIG. 7A is a cross-sectional view and a plan view showing the order of steps for explaining the manufacturing method according to the second embodiment of the present invention.
【００２４】第２の実施例の配線層２と薄膜コンデンサ
３の製造工程は、まず、図５（ａ），（ｂ）に示すよう
に、ＴＡＢフィルム１上に、銅等の金属薄膜を蒸着し、
必要箇所を残しエッチングする。この金属層が配線層２
及び薄膜コンデンサの電源電極４となる。In the manufacturing process of the wiring layer 2 and the thin film capacitor 3 of the second embodiment, first, as shown in FIGS. 5A and 5B, a metal thin film such as copper is vapor-deposited on the TAB film 1. Then
Etch leaving the necessary parts. This metal layer is the wiring layer 2
And the power supply electrode 4 of the thin film capacitor.
【００２５】次に図６（ａ），（ｂ）に示すように、電
源電極４上にポリイミドやマイカ等の絶縁薄膜を形成す
る。この絶縁薄膜が薄膜コンデンサの絶縁層５となる。Next, as shown in FIGS. 6A and 6B, an insulating thin film such as polyimide or mica is formed on the power supply electrode 4. This insulating thin film serves as the insulating layer 5 of the thin film capacitor.
【００２６】次に、図７（ａ），（ｂ）に示すように、
再度銅等の金属薄膜を蒸着し、必要箇所を残しエッチン
グする。この金属層が薄膜コンデンサのグラウンド電極
６となる。またこの工程で配線層中の電源及びグラウン
ド信号線が、それぞれ薄膜コンデンサ３の電源電極４と
グラウンド電極６とに接続される。Next, as shown in FIGS. 7 (a) and 7 (b),
A metal thin film such as copper is vapor-deposited again, and etching is performed while leaving necessary portions. This metal layer becomes the ground electrode 6 of the thin film capacitor. In this step, the power supply and ground signal lines in the wiring layer are connected to the power supply electrode 4 and the ground electrode 6 of the thin film capacitor 3, respectively.
【００２７】これらの実施例において、一般的な３５ｍ
ｍＴＡＢフィルムに１０ｍｍ角の半導体チップを実装し
た場合の効果を、特開平１−２５１６４４号公報に記載
されているセラミックフラットパッケージ（パッケージ
寸法を２５ｍｍ角と仮定する）及び特開昭６３−８６５
５４号公報に記載されているＰＧＡパッケージ（パッケ
ージ寸法を３０ｍｍ角と仮定する）と比較すると、誘電
体層の材質及び厚さを同一と仮定した場合に、容量はセ
ラミックフラットパッケージの場合の約４０％、ＰＧＡ
パッケージの場合の約１０％となる。誘電体層の材質及
び厚さを変えることによって、従来の技術とほぼ同等の
キャパシタンスを得ることができる。また、コンデンサ
の形成される位置は、本実施例の場合、半導体チップか
ら数百μｍの距離となり、従来技術より近い位置にコン
デンサを設けることができる。従って半導体チップとコ
ンデンサの間のインダクタンスを小さくすることがで
き、周波数特性は、従来技術と比較して最も良好な特性
が得られる。In these examples, a typical length of 35 m
The effect of mounting a 10 mm square semiconductor chip on an mTAB film is described in Japanese Unexamined Patent Publication No. 1-251644, a ceramic flat package (assuming the package size is 25 mm square) and Japanese Unexamined Patent Publication No. 63-865.
Compared with the PGA package described in Japanese Patent Laid-Open No. 54-54 (assuming the package size is 30 mm square), assuming that the material and thickness of the dielectric layers are the same, the capacitance is about 40 in the case of the ceramic flat package. %, PGA
It is about 10% of the package. By changing the material and thickness of the dielectric layer, it is possible to obtain a capacitance almost equal to that of the conventional technique. Further, in the present embodiment, the position where the capacitor is formed is a distance of several hundred μm from the semiconductor chip, and the capacitor can be provided at a position closer to that of the conventional technique. Therefore, the inductance between the semiconductor chip and the capacitor can be reduced, and the frequency characteristic is the best as compared with the conventional technique.
【００２８】また、何れの実施例も、コンデンサを形成
する工程は、従来のＴＡＢパッケージの製造工程を利用
したものであり、コンデンサを形成するために、新たな
製造設備を必要とすることはない。Further, in any of the embodiments, the process of forming the capacitor utilizes the conventional process of manufacturing the TAB package, and no new manufacturing equipment is required to form the capacitor. .
【００２９】[0029]
【発明の効果】上述した従来のＴＡＢパッケージに対し
本発明は、ＴＡＢパッケージ上に電源−グラウンド間の
バイパスコンデンサを半導体チップから数百μｍの位置
に備えているので、電源−グラウンド間のノイズを有効
に除去することができ、電源及びグラウンド配線のイン
ダクタンス成分を相殺することができる効果がある。In contrast to the conventional TAB package described above, according to the present invention, a bypass capacitor between the power supply and the ground is provided on the TAB package at a position of several hundred μm from the semiconductor chip, so that noise between the power supply and the ground is eliminated. It can be effectively removed, and the inductance components of the power supply and the ground wiring can be canceled out.
【００３０】また、コンデンサがパッケージ内部に形成
されるので、装置の実装密度の向上及び装置製造工程の
簡略化が実現できる効果がある。Further, since the capacitor is formed inside the package, there is an effect that the packaging density of the device can be improved and the manufacturing process of the device can be simplified.
【００３１】さらに、半導体チップ真下に金属層が設け
られることによって、半導体チップの発熱を金属を通し
て放熱する効果も副次的に得られる。Further, since the metal layer is provided immediately below the semiconductor chip, the effect of radiating the heat generated by the semiconductor chip through the metal can be obtained as a secondary effect.
【図１】本発明の第１の実施例の構造を示す断面図及び
平面図である。FIG. 1 is a sectional view and a plan view showing a structure of a first embodiment of the present invention.
【図２】本発明の第１の実施例の製造方法を説明する工
程順に示した断面図及び平面図である。2A to 2D are a cross-sectional view and a plan view showing the order of steps for explaining the manufacturing method according to the first embodiment of the present invention.
【図３】本発明の第１の実施例の製造方法を説明する工
程順に示した断面図及び平面図である。3A to 3C are a cross-sectional view and a plan view showing the manufacturing process of the first embodiment of the present invention in the order of steps.
【図４】本発明の第１の実施例の製造方法を説明する工
程順に示した断面図及び平面図である。4A to 4C are a cross-sectional view and a plan view showing the manufacturing process of the first embodiment of the present invention in the order of steps.
【図５】本発明の第２の実施例の製造方法を説明する工
程順に示した断面図及び平面図である。5A to 5C are a cross-sectional view and a plan view showing the order of steps for explaining the manufacturing method according to the second embodiment of the present invention.
【図６】本発明の第２の実施例の製造方法を説明する工
程順に示した断面図及び平面図である。6A and 6B are a cross-sectional view and a plan view showing the manufacturing process of the second embodiment of the present invention in the order of steps.
【図７】本発明の第２の実施例の製造方法を説明する工
程順に示した断面図及び平面図である。7A to 7C are cross-sectional views and a plan view showing the manufacturing method of the second embodiment of the present invention in the order of steps.
【図８】従来のＴＡＢパッケージの一例の構造を示す断
面図及び平面図である。FIG. 8 is a sectional view and a plan view showing the structure of an example of a conventional TAB package.
１ ＴＡＢフィルム ２ 配線層 ３ 薄膜コンデンサ ４ 電源電極 ５ 絶縁層 ６ グラウンド電極 ７ 半導体チップ 1 TAB film 2 wiring layer 3 thin film capacitor 4 power electrode 5 insulating layer 6 ground electrode 7 semiconductor chip
Claims (2)
れる部分の少くとも一部に、金属層と絶縁体層からなる
薄膜コンデンサを有し、該薄膜コンデンサが電源配線層
とグラウンド配線層との間に接続されていることを特徴
とするＴＡＢパッケージ。1. A TAB tape has a thin film capacitor composed of a metal layer and an insulator layer at least at a part where a semiconductor chip is mounted, and the thin film capacitor has a power supply wiring layer and a ground wiring layer. A TAB package characterized by being connected between them.
縁体層からなる薄膜コンデンサの前記金属層を前記ＴＡ
Ｂテープ上に金属配線層を形成する工程において同時に
形成することを特徴とするＴＡＢパッケージの製造方
法。2. The metal layer of a thin film capacitor comprising a metal layer and an insulating layer formed on a TAB tape, and
A method of manufacturing a TAB package, which is formed simultaneously with a step of forming a metal wiring layer on a B tape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200992A JPH0629347A (en) | 1992-07-09 | 1992-07-09 | Tab package and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200992A JPH0629347A (en) | 1992-07-09 | 1992-07-09 | Tab package and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629347A true JPH0629347A (en) | 1994-02-04 |
Family
ID=16110733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18200992A Withdrawn JPH0629347A (en) | 1992-07-09 | 1992-07-09 | Tab package and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629347A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380667A4 (en) * | 1987-10-07 | 1991-04-24 | Terumo Kabushiki Kaisha | Ultraviolet-absorbing polymer material and photoetching process |
| JP2006324611A (en) * | 2005-05-20 | 2006-11-30 | Mitsui Mining & Smelting Co Ltd | Film carrier tape with capacitor circuit and manufacturing method thereof, surface mount film carrier tape with capacitor circuit and manufacturing method thereof |
-
1992
- 1992-07-09 JP JP18200992A patent/JPH0629347A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380667A4 (en) * | 1987-10-07 | 1991-04-24 | Terumo Kabushiki Kaisha | Ultraviolet-absorbing polymer material and photoetching process |
| JP2006324611A (en) * | 2005-05-20 | 2006-11-30 | Mitsui Mining & Smelting Co Ltd | Film carrier tape with capacitor circuit and manufacturing method thereof, surface mount film carrier tape with capacitor circuit and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7565737B2 (en) | Manufacturing method of package substrate | |
| JP3014029B2 (en) | Semiconductor element mounting method | |
| JP2005150748A (en) | Semiconductor chip package having decoupling capacitor and method for manufacturing same | |
| JPH02133943A (en) | High integrated circuit and manufacture thereof | |
| KR20080057190A (en) | 3D electronic packaging structure with improved grounding performance and embedded antenna | |
| JP2002252310A (en) | Semiconductor chip package | |
| JP2006203176A (en) | Semiconductor device and semiconductor module | |
| US6340839B1 (en) | Hybrid integrated circuit | |
| JP2007157844A (en) | Semiconductor device, and method of manufacturing same | |
| JP2008085362A (en) | Semiconductor device and semiconductor module | |
| JP3081786B2 (en) | High frequency semiconductor device | |
| JPH06181119A (en) | LC composite parts | |
| JPH0629347A (en) | Tab package and manufacture thereof | |
| JP2002164658A (en) | Module board | |
| JPH06181289A (en) | Semiconductor device | |
| US20060160348A1 (en) | Semiconductor element with under bump metallurgy structure and fabrication method thereof | |
| JP2903013B2 (en) | Circuit package including metal substrate and mounting method | |
| JPH05211256A (en) | Semiconductor device | |
| JP2001148457A (en) | High-frequency semiconductor device | |
| JP2003124430A (en) | Integrated circuit device and capacitor for integrated circuit | |
| JPS6079763A (en) | Semiconductor device | |
| JPS58125859A (en) | Substrate for mounting of semiconductor element | |
| JPH07130900A (en) | Semiconductor device | |
| JP2883458B2 (en) | Manufacturing method of wiring board for hybrid integrated circuit | |
| JPH07202053A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |