JPH06274313A - エラスティック・ストア・メモリの障害検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 シリアル伝送されるデータを書込クロックに
同期して順次書き込み、書き込まれたデータを読出クロ
ックに同期して順次読み出すエラスティック・ストア・
メモリ（ＥＳ）の正常性を常に又は必要に応じて確認す
るための障害検出回路を提供することである。 【構成】 ＥＳ１への書込データを８ビット単位でパラ
レル変換する第１シリアル／パラレル変換部２と、変換
されたパラレルデータのパリティビットを生成する第１
パリティ生成部３と、生成されたパリティビットを一時
的に保持するレジスタ部４を備えている。そして、ＥＳ
１から読み出されたデータを８ビット単位でパラレル変
換する第２シリアル／パラレル変換部８と、変換された
パラレルデータのパリティビットを生成する第２パリテ
ィ生成部９と、生成されたパリティビットをこれに対応
するレジスタ部４に保持されたパリティビットと比較す
るパリティ比較部１０を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フレーム位相同期装置
等に用いられるエラスティック・ストア・メモリの障害
検出回路（正常性チェック回路）に関する。

【０００２】ＩＳＤＮ等のデジタル網に接続される交換
機（ＰＢＸ）は、伝送路（ＩＳＤＮリンク）を収容する
ためにデジタルトランクカードを備えている。デジタル
トランクカードは、交換機本体（ＮＷ）との接続リンク
であるハイウェイとＩＳＤＮリンクとの間に介装され、
ＩＳＤＮリンクのフレーム位相とハイウェイのフレーム
位相を同期させるためのフレーム位相同期装置を備えて
いる。

【０００３】フレーム位相同期装置は、データの書き込
みと読み出しが独立に行えるバッファメモリであるエラ
スティック・ストア・メモリ（ＥＳ）を備えており、デ
ータをこれらに順次書き込み、この書き込みと異なるタ
イミングで読み出しを行うことによりフレームの同期化
が行われる。

【０００４】そして、このようなエラスティック・スト
ア・メモリが正常に機能しているか否かは信頼性の観点
から非常に重要であり、書込データと読出データの同一
性を常に又は必要に応じてチェックする回路が必要とな
った。

【０００５】

【従来の技術】図５にエラスティック・ストア・メモリ
の概念図を示す。同図において、入力側フレーム信号
（ＦＷ）が入力されると、書込アドレスカウンタ（ＷＡ
Ｃ）はリセットされ（０番地にセットされ）、入力（書
込）クロック（ＣＷ）に従って書込アドレスカウンタは
インクリメントされる。データはエラスティック・スト
ア・メモリの先頭番地（０番地）から書込アドレスカウ
ンタが指し示す番地に１ビットづつ順次書き込まれる。

【０００６】読出側フレーム信号（ＦＲ）が入力される
と、読出アドレスカウンタ（ＲＡＣ）はリセットされ
（０番地にセットされ）、読出クロック（ＣＲ）に従っ
て読出アドレスカウンタはインクリメントされる。デー
タはエラスティック・ストア・メモリの先頭番地（０番
地）から読出アドレスカウンタの内容に従って１ビット
づつ順次読み出される。

【０００７】図６は従来のエラスティック・ストア・メ
モリ（ＥＳ）を使用した回路の一例及びそのタイムチャ
ートを示している。同図に示されるように、従来は、入
力側のシリアル伝送路からの入力データを書込データと
して、入力クロック（書込クロック）に同期して書き込
み、書き込まれたデータを読出クロックに同期して読み
出し、出力側のシリアル伝送路に読出データとして送出
するものであり、エラスティック・ストア・メモリの正
常性のチェックは、なされていないのが実情である。

【０００８】

【発明が解決しようとする課題】従って、エラスティッ
ク・ストア・メモリの一部の機能等に障害が発生し、あ
るいは突発的な要因により、入力されたデータと出力さ
れたデータが一致していない場合であっても、これを確
認することができず、信頼性に欠けるという問題があっ
た。

【０００９】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、エラスティック・
ストア・メモリの正常性を常に又は必要に応じて確認す
るための障害検出回路を提供することである。

【００１０】

【課題を解決するための手段】図１は本発明の原理構成
を示す図である。同図において、１はシリアル伝送され
るデータを入力クロックに同期して順次書き込み、書き
込まれたデータを読出クロックに同期して順次読み出す
エラスティック・ストア・メモリ（ＥＳ）であり、この
エラスティック・ストア・メモリ１の書込データと読出
データの同一性を判断する回路として、以下に示す障害
検出回路を提供する。

【００１１】即ち、この障害検出回路は、エラスティッ
ク・ストア・メモリ１の書込側のデータ伝送路に分岐接
続され、エラスティック・ストア・メモリ１に書き込ま
れる書込データ（ＤＷ）を所定のビット単位（例えば、
８ビット）でパラレル変換する第１シリアル／パラレル
変換部（Ｓ／Ｐ１）２と、第１シリアル／パラレル変換
部２により変換されたパラレルデータのパリティビット
を生成する第１パリティ生成部（ＰＧ１）３と、第１パ
リティ生成部３が生成したパリティビットを一時的に保
持するレジスタ部４を備えている。

【００１２】レジスタ部４は、複数のレジスタ（ＰＴＹ
ＲＥＧ）５、該レジスタ５の書込位置を選択する書込側
レジスタ選択部（ＤＥＣ）６、及びレジスタ５の読出位
置を選択する読出側レジスタ選択部（ＳＥＬ）７から構
成される。

【００１３】そして、エラスティック・ストア・メモリ
１の読出側のデータ伝送路に分岐接続され、エラスティ
ック・ストア・メモリ１から読み出された読出データ
（ＤＲ）を、第１シリアル／パラレル変換部２と同一の
ビット単位でパラレル変換する第２シリアル／パラレル
変換部（Ｓ／Ｐ２）８と、第２シリアル／パラレル変換
部８により変換されたパラレルデータのパリティビット
を生成する第２パリティ生成部（ＰＧ２）９と、第２パ
リティ生成部９によるパリティビットとこれに対応する
レジスタ５に保持されたパリティビットとを比較するパ
リティ比較部（ＰＣ）１０を備えている。

【００１４】前記第１シリアル／パラレル変換部２及び
第２シリアル／パラレル変換部８の変換単位は、２ⁿ ビ
ット（ｎは自然数）とすることができる。なお、第１シ
リアル／パラレル変換部２及び書込側レジスタ選択部６
は、エラスティック・ストア・メモリ１への書込クロッ
ク（ＣＷ）及び書込フレーム（ＦＷ）に基づき動作し、
第２シリアル／パラレル変換部８、読出側レジスタ選択
部７及びパリティ比較部１０は、エラスティック・スト
ア・メモリ１への読出クロック（ＣＲ）及び読出フレー
ム（ＦＲ）に基づき動作する。

【００１５】

【作用】まず、エラスティック・ストア・メモリ１に入
力されるシリアルデータ（書込データ）を第１シリアル
／パラレル変換部２にも入力し、シリアルデータをパラ
レルデータに変換する。ここでパラレルデータの構成ビ
ット数は任意であり、各種の条件に従って適切な数とす
ることができる。例えば、第１パリティ生成部３が８ビ
ットのパラレルデータについてのパリティビットの生成
に適したものであれば、パラレルデータの構成ビット数
を８ビットとすることができる。

【００１６】第１シリアル／パラレル変換部２により変
換されたパラレルデータは第１パリティ生成部３に送ら
れ、第１パリティ生成部３によりパリティビット（当該
パラレルデータの「１」又は「０」の数が偶数であるか
又は奇数であるかを示すビット）が生成される。

【００１７】第１パリティ生成部３により生成されたパ
リティビットは、書込側レジスタ選択部６により選択さ
れたレジスタ５に格納保持される。ここで、レジスタ部
４を構成するレジスタ５は複数であり、その数はシリア
ルデータの長さ（１フレームのデータ長さ）により決ま
ってくる。例えば、シリアルデータの長さが２５６ビッ
トであれば、生成されるパリティビットの数は、２５６
／８＝３２ビットとなり、これに対応した数となる。

【００１８】一方、エラスティック・ストア・メモリ１
への書込動作とは独立して、エラスティック・ストア・
メモリ１からの読出動作が行われる。エラスティック・
ストア・メモリ１から出力される読出データはシリアル
データであり、これを第２シリアル／パラレル変換部８
にも入力してシリアルデータをパラレルデータに変換す
る。

【００１９】ここでパラレルデータの構成ビット数は、
第１シリアル／パラレル変換部２によるパラレルデータ
の構成ビット数と等しくなくてはならない。このパラレ
ルデータは第２パリティ生成部９に入力され、第１パリ
ティ生成部３と同様にパリティビットが生成され、パリ
ティ比較部１０に送られる。

【００２０】第２パリティ生成部９からのパリティ比較
部１０へのパリティビットの入力に同期して、読出側レ
ジスタ選択部７により対応するレジスタ５が選択され、
該レジスタ５に格納されていたパリティビットがパリテ
ィ比較部１０に入力され、これらが比較される。比較結
果は、例えば主装置（交換機等）の障害監視部等に送ら
れ、ＯＫ又はＮＧが判定されることによりその状態が管
理される。

【００２１】本発明の障害検出回路を採用することによ
り、エラスティック・ストア・メモリの正常性（書込デ
ータと読出データの一致／不一致）が、所謂パリティチ
ェック方式に類似の方式でチェックされ、エラスティッ
ク・ストア・メモリの状態を簡易且つ正確に確認するこ
とができ、データ伝送の信頼性を向上することができる
ようになる。

【００２２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図２は本発明実施例の回路図を示す。図３は書込
側のタイムチャートを、図４は読出側のタイムチャート
を示す。

【００２３】図２において、１１はエラスティック・ス
トア・メモリであり、エラスティック・ストア・メモリ
１１のＣＷ端には書込クロック（ＷＣＬＫ）入力用の線
路がインバータ（ＩＮＶ）を介して接続され、ＦＷ端に
は書込フレームクロック（ＷＦ）入力用の線路が接続さ
れ、ＤＷ端には書込データ（ＷＤＡＴＡ）入力用の線路
が接続されている。

【００２４】また、エラスティック・ストア・メモリ１
１のＣＲ端には読出クロック（ＲＣＬＫ）入力用の線路
が接続され、ＦＲ端には読出フレームクロック（ＲＦ）
入力用の線路が接続されている。エラスティック・スト
ア・メモリ１１のＤＲ端には読出データ（ＲＤＡＴＡ）
出力用の線路が接続されている。

【００２５】１２は第１シリアル／パラレル変換部（Ｓ
／Ｐ１部）であり、第１シリアル／パラレル変換部１２
のＤ端には書込データ用の線路が分岐されて接続され、
Ｃ端には書込クロック用の線路のインバータの下流側が
分岐されて接続されている。

【００２６】第１シリアル／パラレル変換部１２はＤ端
から入力されるシリアルデータを８ビットを単位として
パラレルデータに変換し、Ｑ０〜Ｑ７端から出力する。
第１シリアル／パラレル変換部１２のＱ０〜Ｑ７端は、
第１パリティ生成部（ＰＧ１部）１３のＡ０〜７端にそ
れぞれ接続されており、第１パリティ生成部１３はこの
パラレルデータからパリティビットを生成し、Ｑ端から
出力する。

【００２７】１４はレジスタ部（ＤＥＣ部およびＰＴＹ
ＲＥＧ部）であり、レジスタ部１４はそれぞれ複数のフ
リップフロップ回路（Ｆ／Ｆ）１５、１６を有し、第１
パリティ生成部１３のＱ端はフリップフロップ回路１５
のＤ端にそれぞれ接続されている。フリップフロップ回
路１５のそれぞれのＣ端には互いに所定の周期だけズレ
たクロックＰＧＣＬＫ１，ＰＧＣＬＫ２，…が入力され
る。

【００２８】フリップフロップ回路１５のＱ端は、それ
ぞれ対応するフリップフロップ回路１６のＤ端に接続さ
れており、フリップフロップ回路１６のそれぞれのＣ端
には互いに所定の周期だけズレたクロックＰＣＣＬＫ
１，ＰＣＣＬＫ２，…が入力される。

【００２９】１７は第２シリアル／パラレル変換部（Ｓ
／Ｐ２部）であり、第２シリアル／パラレル変換部１７
のＤ端には読出データ用の線路が分岐されて接続され、
Ｃ端には読出クロック（ＲＣＬＫ）用の線路から分岐さ
れた線路がインバータ（ＩＮＶ）を介して接続されてい
る。

【００３０】第２シリアル／パラレル変換部１７はＤ端
から入力されるシリアルデータを８ビットを単位として
パラレルデータに変換し、Ｑ０〜Ｑ７端から出力する。
第２シリアル／パラレル変換部１７のＱ０〜Ｑ７端は、
第２パリティ生成部（ＰＧ２部）１８のＡ０〜Ａ７端に
それぞれ接続されており、第２パリティ生成部１８はこ
のパラレルデータからパリティビットを生成し、Ｑ端か
ら出力する。

【００３１】１９はパリティ比較部であり、パリティ比
較部１９は複数のフリップフロップ回路２０及び複数の
ＥＯＲ回路２１を有している。第２パリティ生成部１８
のＱ端はこれらフリップフロップ回路２０のＤ端にそれ
ぞれ接続されている。フリップフロップ回路２０のそれ
ぞれのＣ端には互いに所定の周期だけズレたクロックで
あり、レジスタ部１４のフリップフロップ回路１６のＣ
端に入力されるクロックと同一のクロックＰＣＣＬＫ
１，ＰＣＣＬＫ２，…が入力される。

【００３２】パリティ比較部１９の各フリップフロップ
回路２０のＱ端はそれぞれ対応するＥＯＲ回路２１の一
方の入力端に接続され、レジスタ部１４のフリップフロ
ップ回路１６のＱ端はそれぞれ対応するＥＯＲ回路の他
方の入力端に接続されている。

【００３３】各ＥＯＲ回路２１の出力端は選択回路（Ｓ
ＥＬ）２２を介して主装置（交換機本体等）に接続され
ている。ここで、書込データ（ＷＤＡＴＡ）として、
「Ａ，Ｂ，Ｃ，Ｄ，…」が入力されるものとして、書込
側の動作を図３等を参照して説明する。

【００３４】エラスティック・ストア・メモリ１１に書
込フレームクロック（ＷＦ）が入力されると、エラステ
ィック・ストア・メモリ１１の書込側アドレスカウンタ
はリセットされ、書込データ（ＷＤＡＴＡ）は書込クロ
ック（ＷＣＬＫ）を反転した書込クロック（ＷＣＬＫ
´）の立ち上がりに同期してエラスティック・ストア・
メモリ１１に先頭番地から順次書き込まれる。

【００３５】この書込動作と平行して、書込データ（Ｗ
ＤＡＴＡ）は第１シリアル／パラレル変換部１２にも入
力され、そのＱ０〜Ｑ７端の出力内容は図３に示されて
いるようになり、８ビット全てが揃った時点（図３のポ
イント，で示す）での第１パリティ生成部１３によ
り生成されたパリティビットが、レジスタ部１４のフリ
ップフロップ回路１５にクロックＰＧＣＬＫ１，ＰＧＣ
ＬＫ２，…に同期して順次格納される。

【００３６】ここで、図３のタイムチャート中のポイン
トにおける、書込データ（ＷＤＡＴＡ）「Ａ」〜
「Ｈ」のパリティビットを「ａ」とすると、この時点で
のパリティビット「ａ」がクロックＰＧＣＬＫ１により
フリップフロップ回路１５に格納される。また、ポイン
トにおける、書込データ（ＷＤＡＴＡ）「Ｉ」〜
「Ｐ」のパリティビットを「ｂ」とすると、この時点で
のパリティビット「ｂ」がクロックＰＧＣＬＫ２により
フリップフロップ回路１５に格納される。以下同様に、
書込データ（ＷＤＡＴＡ）８ビットについてパリティビ
ットが１ビットずつ、順次フリップフロップ回路１５に
格納される。

【００３７】次いで、読出側の動作について図４等を参
照して説明する。エラスティック・ストア・メモリ１１
に読出フレームクロック（ＲＦ）が入力されると、エラ
スティック・ストア・メモリ１１の読出側アドレスカウ
ンタはリセットされ、読出データ（ＲＤＡＴＡ）は読出
クロック（ＲＣＬＫ）に同期してエラスティック・スト
ア・メモリ１１の先頭番地から順次読み出される。

【００３８】但し、このエラスティック・ストア・メモ
リ１１においては、エラスティック・ストア・メモリ内
部の遅延の関係で、読出フレームクロック（ＲＦ）の入
力から数ビット（エラスティック・ストア・メモリの種
類により異なる）遅れてから、データの読出が開始され
る。なお、この例では遅延はｎビットとした。

【００３９】従って、読出フレームクロック（ＲＦ）が
入力されてから、ｎビット後に０番地のデータ「Ａ」が
読み出され、以後読出クロック（ＲＣＬＫ）が入力され
る度に、順次「Ｂ」、「Ｃ」、…が読み出される。

【００４０】一方、この読出動作と平行して、読出デー
タ（ＲＤＡＴＡ）は第２シリアル／パラレル変換部１７
にも入力され、そのＱ０〜Ｑ７端の出力内容は図４に示
されているようになり、８ビット全てが揃った時点（図
４のポイント，で示す）での第２パリティ生成部１
８により生成されたパリティビットが、パリティ比較部
１９のフリップフロップ回路２０にクロックＰＣＣＬＫ
１，ＰＣＣＬＫ２，…に同期して順次格納される。

【００４１】ここで、図４のタイムチャート中のポイン
トにおける、読出データ（ＲＤＡＴＡ）「Ａ」〜
「Ｈ」のパリティビットが「ａ」であるとすると、この
時点でのパリティビット「ａ」がクロックＰＣＣＬＫ１
によりフリップフロップ回路２０に取り込まれる。

【００４２】また、ポイントにおける、読出データ
（ＲＤＡＴＡ）「Ｉ´」〜「Ｐ」のパリティビットを
「ｂ´」とすると（データ「Ｉ」が障害等により「Ｉ
´」となっているものとする）、この時点でのパリティ
ビット「ｂ´」がクロックＰＣＣＬＫ２によりフリップ
フロップ回路２０に取り込まれる。以下同様に、読出デ
ータ（ＲＤＡＴＡ）８ビットについてパリティビットが
１つづつ、順次フリップフロップ回路２０に取り込ま
れ、それぞれの出力はＥＯＲ回路２１に送られる。

【００４３】これと同時に、レジスタ部１４に記憶保持
された書込側で生成したパリティビットは、レジスタ部
１４のフリップフロップ回路１６にフリップフロップ回
路２０へのクロックＰＣＣＬＫ１，ＰＣＣＬＫ２，…と
同じクロックを入力することにより取り出され、対応す
るＥＯＲ回路２１に送られる。

【００４４】従って、エラスティック・ストア・メモリ
１１への書込時に生成されたパリティビットと、エラス
ティック・ストア・メモリ１１からの読出時に生成され
たパリティビットとがパリティ比較部１９のＥＯＲ回路
２１により比較され、一致した場合その出力は「０」と
なり、一致しない場合その出力は「１」となる。ＥＯＲ
回路２１の出力は選択回路２２を介して主装置に送られ
る。

【００４５】この例では、ポイントにおけるパリティ
ビットは「ａ」であり、これに対応するポイントにお
けるパリティビットは「ａ」であるから、互いに一致
し、選択回路２２の出力は「０」となるが、ポイント
におけるパリティビットは「ｂ」であり、これに対応す
るポイントにおけるパリティビットは「ｂ´」である
から、一致せず、選択回路２２の出力は「１」となり、
これにより、エラスティック・ストア・メモリ１１の８
番地から１５番地のいづれかで、メモリ故障があること
が判る。

【００４６】この例の場合では、８番地に書き込まれた
データが「Ｉ」であり、８番地から読み出されたデータ
が「Ｉ´」であるから、エラスティック・ストア・メモ
リ１１の８番地が故障していることが判る。

【００４７】上述したように、エラスティック・ストア
・メモリ１１の外部に本発明の障害検出回路を付加する
ことにより、エラスティック・ストア・メモリ１１内部
の故障を発見することができ、ひいてはエラスティック
・ストア・メモリ１１の信頼性を向上することができ
る。

【００４８】なお、本実施例ではエラスティック・スト
ア・メモリ１１に入力されるシリアルデータ及びエラス
ティック・ストア・メモリ１１から出力されるシリアル
データを８ビットを単位としてパラレルデータに変換し
て、それぞれのパリティビットを生成し、その一致又は
不一致をチェックすることにより、エラスティック・ス
トア・メモリ１１の正常性を確認するようにしている
が、本発明はこれに限定されるものではなく、例えば、
本障害検出回路のハード的構成量との関係を考慮して、
初めの８ビットのみについて行うようにしたり、あるい
は８ビットではなく他のビット数で行うようにしても良
いことはいうまでもない。

【００４９】

【発明の効果】本発明のエラスティック・ストア・メモ
リの障害検出回路を採用することにより、エラスティッ
ク・ストア・メモリの正常性を常に又は必要に応じて容
易且つ確実に確認することができ、データ伝送の信頼性
を向上することができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明実施例の回路図である。

【図３】本発明実施例のタイムチャート（書込側）であ
る。

【図４】本発明実施例のタイムチャート（読出側）であ
る。

【図５】エラスティック・ストア・メモリの概念図であ
る。

【図６】従来技術の回路図及びタイムチャートである。

【符号の説明】

１ エラスティック・ストア・メモリ ２ 第１シリアル／パラレル変換部 ３ 第１パリティ生成部 ４ レジスタ部 ５ レジスタ ６ 書込側レジスタ選択部 ７ 読出側レジスタ選択部 ８ 第２シリアル／パラレル変換部 ９ 第２パリティ生成部 １０ パリティ比較部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 シリアル伝送されるデータを書込クロッ
   クに同期して順次書き込み、書き込まれたデータを読出
   クロックに同期して順次読み出すエラスティック・スト
   ア・メモリ(1) の障害検出回路であって、 前記エラスティック・ストア・メモリ(1) の書込側のデ
   ータ伝送路に接続され、該エラスティック・ストア・メ
   モリ(1) に書き込まれるデータを所定のビット単位でパ
   ラレル変換する第１シリアル／パラレル変換部(2) と、 該第１シリアル／パラレル変換部(2) により変換された
   パラレルデータのパリティビットを生成する第１パリテ
   ィ生成部(3) と、 該第１パリティ生成部(3) が生成したパリティビットを
   一時的に保持するレジスタ部(4) と、 前記エラスティック・ストア・メモリ(1) の読出側のデ
   ータ伝送路に接続され、該エラスティック・ストア・メ
   モリ(1) から読み出されたデータを所定のビット単位で
   パラレル変換する第２シリアル／パラレル変換部(8)
   と、 該第２シリアル／パラレル変換部(8) により変換された
   パラレルデータのパリティビットを生成する第２パリテ
   ィ生成部(9) と、 該第２パリティ生成部(9) によるパリティビットとこれ
   に対応する該レジスタ部(4) に保持されたパリティビッ
   トとを比較するパリティ比較部(10)とを備えたことを特
   徴とするエラスティック・ストア・メモリの障害検出回
   路。
2. 【請求項２】 請求項１に記載のエラスティック・スト
   ア・メモリの障害検出回路において、 前記第１シリアル／パラレル変換部(2) 及び前記第２シ
   リアル／パラレル変換部(8) の変換単位を２ⁿ ビット
   （ｎは自然数）としたことを特徴とするエラスティック
   ・ストア・メモリの障害検出回路。