JPH06259392A - シンプレックス直列クロスバースイッチ及びデータ通信システム - Google Patents
シンプレックス直列クロスバースイッチ及びデータ通信システムInfo
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- JPH06259392A JPH06259392A JP5325037A JP32503793A JPH06259392A JP H06259392 A JPH06259392 A JP H06259392A JP 5325037 A JP5325037 A JP 5325037A JP 32503793 A JP32503793 A JP 32503793A JP H06259392 A JPH06259392 A JP H06259392A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/35—Switches specially adapted for specific applications
- H04L49/351—Switches specially adapted for specific applications for local area network [LAN], e.g. Ethernet switches
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- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/44—Star or tree networks
- H04L2012/445—Star or tree networks with switching in a hub, e.g. ETHERNET switch
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3018—Input queuing
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- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3027—Output queuing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Multi Processors (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 スイッチング性能に悪影響を及ぼさず、バッ
ファサイズを大きくせずに、スイッチを設計する構造を
提供する。 【構成】 データ通信システム(10)用のシンプレックス
直列クロスバースイッチ(14A, 14B)は、各々が通信サブ
システム(12)又は第２シンプレックス直列クロスバース
イッチ上のＩ／Ｏポートへ接続される複数のＩ／Ｏポー
ト(20)を備え、Ｉ／Ｏポートの各々が通信サブシステム
又は第２シンプレックス直列クロスバースイッチ上のＩ
／Ｏポートへ接続されるためにＩ／Ｏポートを交互にプ
ログラミングするための内部ロジックを有する。
ファサイズを大きくせずに、スイッチを設計する構造を
提供する。 【構成】 データ通信システム(10)用のシンプレックス
直列クロスバースイッチ(14A, 14B)は、各々が通信サブ
システム(12)又は第２シンプレックス直列クロスバース
イッチ上のＩ／Ｏポートへ接続される複数のＩ／Ｏポー
ト(20)を備え、Ｉ／Ｏポートの各々が通信サブシステム
又は第２シンプレックス直列クロスバースイッチ上のＩ
／Ｏポートへ接続されるためにＩ／Ｏポートを交互にプ
ログラミングするための内部ロジックを有する。
Description
【０００１】
【産業上の利用分野】本発明は概してデータ通信システ
ムにおいてサブシステムを相互接続するためのスイッチ
に関し、特に、当該システムにおいて使用するための高
性能（パフォーマンス）でカスケード可能なシンプレッ
クススイッチに関する。
ムにおいてサブシステムを相互接続するためのスイッチ
に関し、特に、当該システムにおいて使用するための高
性能（パフォーマンス）でカスケード可能なシンプレッ
クススイッチに関する。
【０００２】
【従来の技術】１つより多い通信サブシステムを備える
データ通信システムは、一般的にサブシステムを機能的
に相互接続するための直列クロスバースイッチを用い
る。直列クロスバースイッチは、接続されたサブシステ
ム同士の間での高速且つ直列化されたデータ通信を許容
するハードウェアデバイスである。スイッチは、個々の
一対の光ファイバー又はワイヤーから成る入出力（Ｉ／
Ｏ）ポートによって各サブシステムへ物理的に接続す
る。各サブシステムにおける一対のファイバーの一方又
は一対のワイヤーの一方は、スイッチを介して他のシス
テムへ情報を送信するために用いられ、他方はスイッチ
を介して他のシステムから情報を受信するために用いら
れる。
データ通信システムは、一般的にサブシステムを機能的
に相互接続するための直列クロスバースイッチを用い
る。直列クロスバースイッチは、接続されたサブシステ
ム同士の間での高速且つ直列化されたデータ通信を許容
するハードウェアデバイスである。スイッチは、個々の
一対の光ファイバー又はワイヤーから成る入出力（Ｉ／
Ｏ）ポートによって各サブシステムへ物理的に接続す
る。各サブシステムにおける一対のファイバーの一方又
は一対のワイヤーの一方は、スイッチを介して他のシス
テムへ情報を送信するために用いられ、他方はスイッチ
を介して他のシステムから情報を受信するために用いら
れる。
【０００３】直列クロスバースイッチの内部スイッチン
グ構造（ファブリック）では、接続されたサブシステム
のあらゆる２つの間で接続が行われる。サブシステムは
これらの接続、即ち、データ経路、によって互いに通信
を行い、接続によって、発信元（即ち、呼出し）サブシ
ステムの送信ワイヤーと宛先（即ち、被呼）サブシステ
ムの受信ワイヤーとの間に通信経路が論理的に設定され
る。このようにして、直列クロスバースイッチのスイッ
チング構造では、接続のブロッキングを取り除く内部接
続クロスポイント（交差点）が設けられる。一対より多
いサブシステム同士の間の接続は同時に存在してもよ
い。この同時性により、直列クロスバースイッチは、サ
ブシステム同士の間での接続が一度に１つしか許容され
ない直列リングネットワーク等の単一スレッド相互接続
よりも性能上の利点が大きい。
グ構造（ファブリック）では、接続されたサブシステム
のあらゆる２つの間で接続が行われる。サブシステムは
これらの接続、即ち、データ経路、によって互いに通信
を行い、接続によって、発信元（即ち、呼出し）サブシ
ステムの送信ワイヤーと宛先（即ち、被呼）サブシステ
ムの受信ワイヤーとの間に通信経路が論理的に設定され
る。このようにして、直列クロスバースイッチのスイッ
チング構造では、接続のブロッキングを取り除く内部接
続クロスポイント（交差点）が設けられる。一対より多
いサブシステム同士の間の接続は同時に存在してもよ
い。この同時性により、直列クロスバースイッチは、サ
ブシステム同士の間での接続が一度に１つしか許容され
ない直列リングネットワーク等の単一スレッド相互接続
よりも性能上の利点が大きい。
【０００４】直列クロスバースイッチを介するサブシス
テム同士の間で発生する通信は、データ及びデータ応答
制御メッセージから成る。制御メッセージは、スイッチ
を介して送信されるデータに先行するか又は後に続い
て、伝送されるデータに関連する発信元サブシステム及
び宛先サブシステムへ情報を提供する。例えば、呼出し
サブシステムは、被呼サブシステムへ直列に符号化され
た接続要求及び接続解除要求リンクレベル制御メッセー
ジを送信することによって、スイッチを介して、他の被
呼サブシステムへの接続及び続く他の被呼サブシステム
からの接続解除を要求する。被呼サブシステムは、制御
メッセージによって、要求に応答するか、応答しないか
で呼出しサブシステム要求に応じる。更に、データ応答
メッセージ又はエラーメッセージは、データ伝送シーケ
ンスが終了した後で被呼サブシステムによって呼出しサ
ブシステムへ送信される。被呼サブシステムからのデー
タ応答メッセージが、呼出しサブシステムに対して送信
の間にデータが失われたかどうかを示すために、呼出し
サブシステムが送信されるデータシーケンス毎に肯定応
答メッセージを受信するまで、データシーケンスの送信
は無事に終了したとは見なされない。
テム同士の間で発生する通信は、データ及びデータ応答
制御メッセージから成る。制御メッセージは、スイッチ
を介して送信されるデータに先行するか又は後に続い
て、伝送されるデータに関連する発信元サブシステム及
び宛先サブシステムへ情報を提供する。例えば、呼出し
サブシステムは、被呼サブシステムへ直列に符号化され
た接続要求及び接続解除要求リンクレベル制御メッセー
ジを送信することによって、スイッチを介して、他の被
呼サブシステムへの接続及び続く他の被呼サブシステム
からの接続解除を要求する。被呼サブシステムは、制御
メッセージによって、要求に応答するか、応答しないか
で呼出しサブシステム要求に応じる。更に、データ応答
メッセージ又はエラーメッセージは、データ伝送シーケ
ンスが終了した後で被呼サブシステムによって呼出しサ
ブシステムへ送信される。被呼サブシステムからのデー
タ応答メッセージが、呼出しサブシステムに対して送信
の間にデータが失われたかどうかを示すために、呼出し
サブシステムが送信されるデータシーケンス毎に肯定応
答メッセージを受信するまで、データシーケンスの送信
は無事に終了したとは見なされない。
【０００５】従来の直列クロスバースイッチ設計は全二
重接続に基づいて作動する。全二重接続において、スイ
ッチは呼出しサブシステムの送信ワイヤーを被呼サブシ
ステムの受信ワイヤーと論理的に接続すると同時に、被
呼サブシステムの送信ワイヤーを呼出しサブシステムの
受信ワイヤーと論理的に接続する。このようにして、各
サブシステムは、制御メッセージ及びデータを送信する
ための、他の接続されたサブシステムへの及び他の接続
されたサブシステムからの同時通信経路を有して情報を
伝送する。しかしながら、全二重接続は、サブシステム
同士の間の通信が別個の送信経路及び受信経路に沿った
単一方向であるために不利である。データは呼出しサブ
システムの送信ワイヤーに沿って被呼サブシステムの受
信ワイヤーへと伝送され、リンクレベルデータ応答制御
メッセージが時折被呼サブシステムの送信ワイヤーに沿
って呼出しサブシステムの受信ワイヤーへと送信される
だけである。全二重接続における逆方向のデータ経路を
十分に使用しないために、直列クロスバースイッチの潜
在的なスループット（処理）能力の略半分を浪費するこ
とになる。
重接続に基づいて作動する。全二重接続において、スイ
ッチは呼出しサブシステムの送信ワイヤーを被呼サブシ
ステムの受信ワイヤーと論理的に接続すると同時に、被
呼サブシステムの送信ワイヤーを呼出しサブシステムの
受信ワイヤーと論理的に接続する。このようにして、各
サブシステムは、制御メッセージ及びデータを送信する
ための、他の接続されたサブシステムへの及び他の接続
されたサブシステムからの同時通信経路を有して情報を
伝送する。しかしながら、全二重接続は、サブシステム
同士の間の通信が別個の送信経路及び受信経路に沿った
単一方向であるために不利である。データは呼出しサブ
システムの送信ワイヤーに沿って被呼サブシステムの受
信ワイヤーへと伝送され、リンクレベルデータ応答制御
メッセージが時折被呼サブシステムの送信ワイヤーに沿
って呼出しサブシステムの受信ワイヤーへと送信される
だけである。全二重接続における逆方向のデータ経路を
十分に使用しないために、直列クロスバースイッチの潜
在的なスループット（処理）能力の略半分を浪費するこ
とになる。
【０００６】全二重スイッチ設計において浪費されるス
ループット能力は、スイッチがシンプレックス接続に基
づいて作動するように設計されるならば回復することが
できる。シンプレックス接続では、スイッチは呼出しサ
ブシステムの送信ワイヤーを被呼サブシステムの受信ワ
イヤーと論理的に接続する。しかしながら、全二重接続
と異なり、シンプレックス接続は制御メッセージを戻す
ための別個の逆方向の経路を設けていない。被呼サブシ
ステムへアドレス指定された制御メッセージは受信リン
ク上の他のサブシステムから被呼サブシステムによって
受信され、呼出しサブシステムによって送信される制御
メッセージは送信リンク上の他のサブシステムへ送信さ
れてもよい。被呼サブシステムの送信リンクは、被呼サ
ブシステムが他のサブシステムとの接続を可能にするた
めに使用できると同時に、呼出しサブシステムの受信リ
ンクは、他のサブシステムからの呼出しサブシステムと
の接続を可能にするために使用できる。
ループット能力は、スイッチがシンプレックス接続に基
づいて作動するように設計されるならば回復することが
できる。シンプレックス接続では、スイッチは呼出しサ
ブシステムの送信ワイヤーを被呼サブシステムの受信ワ
イヤーと論理的に接続する。しかしながら、全二重接続
と異なり、シンプレックス接続は制御メッセージを戻す
ための別個の逆方向の経路を設けていない。被呼サブシ
ステムへアドレス指定された制御メッセージは受信リン
ク上の他のサブシステムから被呼サブシステムによって
受信され、呼出しサブシステムによって送信される制御
メッセージは送信リンク上の他のサブシステムへ送信さ
れてもよい。被呼サブシステムの送信リンクは、被呼サ
ブシステムが他のサブシステムとの接続を可能にするた
めに使用できると同時に、呼出しサブシステムの受信リ
ンクは、他のサブシステムからの呼出しサブシステムと
の接続を可能にするために使用できる。
【０００７】シンプレックススイッチが個々に逆方向の
接続経路を割り当てないために、必要なデータ応答制御
メッセージを被呼サブシステムから呼出しサブシステム
へ回すための異なる技術が提供されなければならない。
ルーティンングを達成するために、概して２つの方法が
認識される。第１に、データ伝送が終了すると、データ
を受信したサブシステムは、データを送信し、現在被呼
サブシステムであるサブシステムへの接続を要求するこ
とによって呼出しサブシステムになってもよい。次に、
データ応答制御メッセージがこの接続に沿って送信され
る。
接続経路を割り当てないために、必要なデータ応答制御
メッセージを被呼サブシステムから呼出しサブシステム
へ回すための異なる技術が提供されなければならない。
ルーティンングを達成するために、概して２つの方法が
認識される。第１に、データ伝送が終了すると、データ
を受信したサブシステムは、データを送信し、現在被呼
サブシステムであるサブシステムへの接続を要求するこ
とによって呼出しサブシステムになってもよい。次に、
データ応答制御メッセージがこの接続に沿って送信され
る。
【０００８】また、シンプレックススイッチはサブシス
テム同士の間に接続を設定せずに、データ応答制御メッ
セージを適切なサブシステムへ回すためのパケットルー
ター機能を提供する。スイッチは蓄積交換技術によって
サブシステム同士の間に接続を設定せずにパケットルー
ター機能を達成し、この技術によって、制御メッセージ
が、適切なサブシステムへ伝送される前にスイッチ内の
バッファに一時的に記憶される。これら２つのシンプレ
ックス設計技術の中では、スイッチ接続の設定に関する
交換時間の遅延を取り除くことで得られる速度上の利点
があるために、蓄積交換パケットルーティング方法が技
術的に好ましい。
テム同士の間に接続を設定せずに、データ応答制御メッ
セージを適切なサブシステムへ回すためのパケットルー
ター機能を提供する。スイッチは蓄積交換技術によって
サブシステム同士の間に接続を設定せずにパケットルー
ター機能を達成し、この技術によって、制御メッセージ
が、適切なサブシステムへ伝送される前にスイッチ内の
バッファに一時的に記憶される。これら２つのシンプレ
ックス設計技術の中では、スイッチ接続の設定に関する
交換時間の遅延を取り除くことで得られる速度上の利点
があるために、蓄積交換パケットルーティング方法が技
術的に好ましい。
【０００９】しかしながら、蓄積交換機能を備えたシン
プレックス直列クロスバースイッチは、１つのスイッチ
が許容するより多いサブシステムを有するシステム内の
他の同様のスイッチと容易にカスケードすることができ
ない。当該シンプレックススイッチによって相互接続さ
れるシステムのデータスループット性能は、リンク層制
御メッセージがスイッチによってサブシステム同士の間
で回される速度に依存する。各々が接続されるサブシス
テムを有する２つのカスケードされたスイッチが、概し
て、当該システムを作成するために単一のＩ／Ｏポート
によって接続されるために、多数のリンク層制御メッセ
ージが、このＩ／Ｏポートを介して、カスケードされた
対のスイッチの内の第１スイッチへ接続されるサブシス
テムのグループと、第２スイッチへ接続されるサブシス
テムのグループとの間に送信された結果として、ボトル
ネック（隘路）が発生しやすくなる。
プレックス直列クロスバースイッチは、１つのスイッチ
が許容するより多いサブシステムを有するシステム内の
他の同様のスイッチと容易にカスケードすることができ
ない。当該シンプレックススイッチによって相互接続さ
れるシステムのデータスループット性能は、リンク層制
御メッセージがスイッチによってサブシステム同士の間
で回される速度に依存する。各々が接続されるサブシス
テムを有する２つのカスケードされたスイッチが、概し
て、当該システムを作成するために単一のＩ／Ｏポート
によって接続されるために、多数のリンク層制御メッセ
ージが、このＩ／Ｏポートを介して、カスケードされた
対のスイッチの内の第１スイッチへ接続されるサブシス
テムのグループと、第２スイッチへ接続されるサブシス
テムのグループとの間に送信された結果として、ボトル
ネック（隘路）が発生しやすくなる。
【００１０】カスケードＩ／Ｏポートにおける必要なバ
ッファサイズの、サブシステムが接続されたＩ／Ｏポー
トにおけるバッファサイズに対する比率は、カスケード
Ｉ／Ｏポートを通過することが可能な制御メッセージの
最大数の、サブシステムが接続されたＩ／Ｏポートを通
過することが可能な制御メッセージの最大数に対する比
率に等しい。カスケードＩ／Ｏポートを通過する制御メ
ッセージの数は、概して、サブシステムが接続されたＩ
／Ｏポートを通過する制御メッセージの数よりはるかに
多いために、カスケードＩ／Ｏポートにおけるバッファ
のサイズは、サブシステムが接続されたＩ／Ｏポートに
おけるバッファのサイズよりかなり大きい。カスケード
Ｉ／Ｏポートにおけるバッファのサイズが大きくなけれ
ば、システム性能（パフォーマンス）は、カスケードＩ
／Ｏポートにおいて制御メッセージによってもたらされ
る遅延により妨げられる。
ッファサイズの、サブシステムが接続されたＩ／Ｏポー
トにおけるバッファサイズに対する比率は、カスケード
Ｉ／Ｏポートを通過することが可能な制御メッセージの
最大数の、サブシステムが接続されたＩ／Ｏポートを通
過することが可能な制御メッセージの最大数に対する比
率に等しい。カスケードＩ／Ｏポートを通過する制御メ
ッセージの数は、概して、サブシステムが接続されたＩ
／Ｏポートを通過する制御メッセージの数よりはるかに
多いために、カスケードＩ／Ｏポートにおけるバッファ
のサイズは、サブシステムが接続されたＩ／Ｏポートに
おけるバッファのサイズよりかなり大きい。カスケード
Ｉ／Ｏポートにおけるバッファのサイズが大きくなけれ
ば、システム性能（パフォーマンス）は、カスケードＩ
／Ｏポートにおいて制御メッセージによってもたらされ
る遅延により妨げられる。
【００１１】従って、カスケード構成で作動するＩ／Ｏ
ポートにおいて拡張されたバッファサイズを特に設計せ
ずに、サブシステムが接続された構成又はカスケード構
成で用いられてもよいＩ／Ｏポートを有する、改良され
たシンプレックス蓄積交換直列クロスバースイッチ設計
が必要とされる。
ポートにおいて拡張されたバッファサイズを特に設計せ
ずに、サブシステムが接続された構成又はカスケード構
成で用いられてもよいＩ／Ｏポートを有する、改良され
たシンプレックス蓄積交換直列クロスバースイッチ設計
が必要とされる。
【００１２】
【発明が解決しようとする課題】本発明の目的は、スイ
ッチング性能に悪影響を及ぼさず、サブシステムが接続
されたＩ／Ｏポートにおいてバッファサイズを不必要に
大きくせずに、当該スイッチを設計する構造を提供する
ことである。
ッチング性能に悪影響を及ぼさず、サブシステムが接続
されたＩ／Ｏポートにおいてバッファサイズを不必要に
大きくせずに、当該スイッチを設計する構造を提供する
ことである。
【００１３】
【課題を解決するための手段と作用】本発明は、Ｉ／Ｏ
ポートの各々が通信サブシステムへ接続するために、或
いは、もう１つのスイッチ上に同様に構成されたＩ／Ｏ
ポートへカスケード接続するために特に構成されるＩ／
Ｏポートを含んだ、直列シンプレックススイッチ設計を
提供する。スイッチは、Ｉ／Ｏポートの各々に入力バッ
ファ及び出力バッファを含むパケットルーティング機能
を提供する。１サブシステムによって送信される制御メ
ッセージのパケットは、適切な宛先サブシステムへ伝送
される前に一時的に記憶される。
ポートの各々が通信サブシステムへ接続するために、或
いは、もう１つのスイッチ上に同様に構成されたＩ／Ｏ
ポートへカスケード接続するために特に構成されるＩ／
Ｏポートを含んだ、直列シンプレックススイッチ設計を
提供する。スイッチは、Ｉ／Ｏポートの各々に入力バッ
ファ及び出力バッファを含むパケットルーティング機能
を提供する。１サブシステムによって送信される制御メ
ッセージのパケットは、適切な宛先サブシステムへ伝送
される前に一時的に記憶される。
【００１４】本発明の直列シンプレックススイッチのパ
ケットルーティング機能は、スイッチの伝送帯域幅全体
の内の固定された量の直列伝送帯域幅を、データ応答制
御メッセージ、又はアウトオブバンド（ＯＢ）メッセー
ジフレームを回すために留保しておくと定義することに
よって実行される。従って、スイッチによって行われる
接続内で伝送されるデータフレームはインバンド（Ｉ
Ｂ：帯域内）データトラフィック（通信量）と称され、
パケットルーター機能を介して伝送されるリンクレベル
データ応答制御メッセージフレームはアウトオブバンド
（ＯＢ：帯域外）メッセージトラフィックと称される。
ケットルーティング機能は、スイッチの伝送帯域幅全体
の内の固定された量の直列伝送帯域幅を、データ応答制
御メッセージ、又はアウトオブバンド（ＯＢ）メッセー
ジフレームを回すために留保しておくと定義することに
よって実行される。従って、スイッチによって行われる
接続内で伝送されるデータフレームはインバンド（Ｉ
Ｂ：帯域内）データトラフィック（通信量）と称され、
パケットルーター機能を介して伝送されるリンクレベル
データ応答制御メッセージフレームはアウトオブバンド
（ＯＢ：帯域外）メッセージトラフィックと称される。
【００１５】ＯＢメッセージ帯域幅は、連続するＩＢデ
ータフレームの伝送を、遊休文字の列の伝送によって分
離するためのサブシステムを必要とすることによって生
成される。ＯＢメッセージフレームは２つの連続するＩ
Ｂデータフレームの間の遊休文字列に組み込まれてもよ
く、それによって、単一の物理的経路上にＩＢデータと
ＯＢ制御メッセージの一体化されたバイト列が生じる。
呼出しサブシステムは、ＩＢデータフレームを分離する
遊休バイト列内に１個又は２個のＯＢメッセージフレー
ムを挿入することによって、スイッチを介してＯＢメッ
セージフレームを受信サブシステムへ回す。
ータフレームの伝送を、遊休文字の列の伝送によって分
離するためのサブシステムを必要とすることによって生
成される。ＯＢメッセージフレームは２つの連続するＩ
Ｂデータフレームの間の遊休文字列に組み込まれてもよ
く、それによって、単一の物理的経路上にＩＢデータと
ＯＢ制御メッセージの一体化されたバイト列が生じる。
呼出しサブシステムは、ＩＢデータフレームを分離する
遊休バイト列内に１個又は２個のＯＢメッセージフレー
ムを挿入することによって、スイッチを介してＯＢメッ
セージフレームを受信サブシステムへ回す。
【００１６】呼出しサブシステムへ接続されたＩ／Ｏポ
ートは、文字スパンを受信し、遊休状態へ復元（レスト
ア）するＩＢデータ及びＯＢ制御メッセージの一体化さ
れたバイト列からＯＢメッセージフレームを取り除く。
データは、専用のデータ入力バスを介して、スイッチの
Ｉ／Ｏポートからスイッチングマトリックスへ伝送され
る。次に、交換されたデータは、適切なサブシステムへ
の続く伝送において、専用のデータ出力バスを介してス
イッチングマトリックスから第２Ｉ／Ｏポートへ伝送さ
れる。取り除かれたＯＢメッセージフレームは、特定の
Ｉ／Ｏポートの入力バッファに記憶される。
ートは、文字スパンを受信し、遊休状態へ復元（レスト
ア）するＩＢデータ及びＯＢ制御メッセージの一体化さ
れたバイト列からＯＢメッセージフレームを取り除く。
データは、専用のデータ入力バスを介して、スイッチの
Ｉ／Ｏポートからスイッチングマトリックスへ伝送され
る。次に、交換されたデータは、適切なサブシステムへ
の続く伝送において、専用のデータ出力バスを介してス
イッチングマトリックスから第２Ｉ／Ｏポートへ伝送さ
れる。取り除かれたＯＢメッセージフレームは、特定の
Ｉ／Ｏポートの入力バッファに記憶される。
【００１７】ラウンドロビン（総当たり）方法では、ス
イッチのＩ／Ｏポートの各々は、記憶されたＯＢフレー
ムを、ＯＢバスを介して、各入力ＯＢバッファから制御
メッセージフレームが宛先とされるサブシステムへ接続
された宛先Ｉ／Ｏポートへと交替で回す。宛先Ｉ／Ｏポ
ートはこれら制御フレームを出力バッファに記憶する。
宛先Ｉ／Ｏポートが専用のデータ出力バス上で受信する
連続するＩＢデータフレーム同士の間に遊休バイトシー
ケンスを検出し、データフレームが宛先Ｉ／Ｏポートの
接続されたサブシステムへ伝送されるとき、宛先Ｉ／Ｏ
ポートは遊休バイトを出力ＯＢバッファ内に含まれる少
なくとも１つのＯＢ制御メッセージと置換する。
イッチのＩ／Ｏポートの各々は、記憶されたＯＢフレー
ムを、ＯＢバスを介して、各入力ＯＢバッファから制御
メッセージフレームが宛先とされるサブシステムへ接続
された宛先Ｉ／Ｏポートへと交替で回す。宛先Ｉ／Ｏポ
ートはこれら制御フレームを出力バッファに記憶する。
宛先Ｉ／Ｏポートが専用のデータ出力バス上で受信する
連続するＩＢデータフレーム同士の間に遊休バイトシー
ケンスを検出し、データフレームが宛先Ｉ／Ｏポートの
接続されたサブシステムへ伝送されるとき、宛先Ｉ／Ｏ
ポートは遊休バイトを出力ＯＢバッファ内に含まれる少
なくとも１つのＯＢ制御メッセージと置換する。
【００１８】サブシステムへ直接接続されるように構成
されると、Ｉ／Ｏポートは、ＯＢ制御メッセージフレー
ムを、受信する一体化されたＩＢデータフレーム及びＯ
Ｂ制御フレームから分離し続ける。しかしながら、カス
ケード構成では、ＩＢフレーム及びＯＢフレームが２つ
の物理的な経路へと分離されて、カスケードされたＩ／
Ｏポートを介する一体化されたＩＢデータフレーム及び
ＯＢ制御フレームに関連する遅延を取り除くようなメカ
ニズムが提供される。各Ｉ／Ｏポートは、Ｉ／Ｏポート
に関連するプログラマブルラッチによって動作のこれら
方法のいずれかへ構成可能である。
されると、Ｉ／Ｏポートは、ＯＢ制御メッセージフレー
ムを、受信する一体化されたＩＢデータフレーム及びＯ
Ｂ制御フレームから分離し続ける。しかしながら、カス
ケード構成では、ＩＢフレーム及びＯＢフレームが２つ
の物理的な経路へと分離されて、カスケードされたＩ／
Ｏポートを介する一体化されたＩＢデータフレーム及び
ＯＢ制御フレームに関連する遅延を取り除くようなメカ
ニズムが提供される。各Ｉ／Ｏポートは、Ｉ／Ｏポート
に関連するプログラマブルラッチによって動作のこれら
方法のいずれかへ構成可能である。
【００１９】カスケード構成において、一対のＩ／Ｏポ
ートは単一のカスケードされたＩ／Ｏポートとして機能
し、ＩＢデータフレームとＯＢデータ応答フレームが分
離される。ＯＢメッセージフレーム及びＩＢデータフレ
ームは、各々が一対のＩ／Ｏポートの内の１つを介して
回される。しかしながら、これら２つのＩ／Ｏポート
は、単一の調整されたカスケード機能として作動し続け
る。従って、同様に構成されるカスケードされたスイッ
チ上の対応するＩ／Ｏポートと共に、Ｉ／Ｏポートの対
の内の一つはＯＢメッセージトラフィックを専用に処理
し、他のＩ／ＯポートはＩＢデータトラフィックを専用
に処理する。ＩＢフレームフローをＯＢ専用カスケード
Ｉ／ＯポートにおけるＯＢフレームフローから取り除く
ことによって、スイッチはスイッチ同士の間でＯＢフレ
ームを回すための連続する遊休の列を提供できる。この
動作の方法によって、ＩＢフレームフローの間のカスケ
ード経路におけるＯＢ伝送の停止に関連する性能損失が
取り除かれる。
ートは単一のカスケードされたＩ／Ｏポートとして機能
し、ＩＢデータフレームとＯＢデータ応答フレームが分
離される。ＯＢメッセージフレーム及びＩＢデータフレ
ームは、各々が一対のＩ／Ｏポートの内の１つを介して
回される。しかしながら、これら２つのＩ／Ｏポート
は、単一の調整されたカスケード機能として作動し続け
る。従って、同様に構成されるカスケードされたスイッ
チ上の対応するＩ／Ｏポートと共に、Ｉ／Ｏポートの対
の内の一つはＯＢメッセージトラフィックを専用に処理
し、他のＩ／ＯポートはＩＢデータトラフィックを専用
に処理する。ＩＢフレームフローをＯＢ専用カスケード
Ｉ／ＯポートにおけるＯＢフレームフローから取り除く
ことによって、スイッチはスイッチ同士の間でＯＢフレ
ームを回すための連続する遊休の列を提供できる。この
動作の方法によって、ＩＢフレームフローの間のカスケ
ード経路におけるＯＢ伝送の停止に関連する性能損失が
取り除かれる。
【００２０】データ通信システム用のシンプレックス直
列クロスバースイッチは、各々が（ｉ）シンプレックス
直列クロスバースイッチを介してデータ及び制御メッセ
ージを他の通信サブシステムへ渡す通信サブシステム
か、或いは、（ｉｉ）通信サブシステムへ接続される少
なくとも１つのＩ／Ｏポートを有する第２シンプレック
ス直列クロスバースイッチ上のＩ／Ｏポート、へ接続さ
れる複数のＩ／Ｏポートを備え、前記Ｉ／Ｏポートの各
々が、（ｉ）単一のＩ／Ｏポートが単一のサブシステム
へ接続され、単一のＩ／Ｏポートが接続される単一のサ
ブシステムへ送信され、接続される単一のサブシステム
から送信されるデータと制御メッセージの双方を管理す
る通信サブシステム、或いは、（ｉｉ）スイッチ上の一
対のＩ／Ｏポートが第２シンプレックス直列クロスバー
スイッチ上の一対の同様に構成されたＩ／Ｏポートへ接
続され、前記一対のＩ／Ｏポートの一方がデータを管理
し、前記一対のＩ／Ｏポートの他方が制御メッセージを
管理する、第２シンプレックス直列クロスバースイッチ
上のＩ／Ｏポート、へ接続されるためにＩ／Ｏポートを
交互にプログラミングするための内部ロジックを有す
る、ことより成る。
列クロスバースイッチは、各々が（ｉ）シンプレックス
直列クロスバースイッチを介してデータ及び制御メッセ
ージを他の通信サブシステムへ渡す通信サブシステム
か、或いは、（ｉｉ）通信サブシステムへ接続される少
なくとも１つのＩ／Ｏポートを有する第２シンプレック
ス直列クロスバースイッチ上のＩ／Ｏポート、へ接続さ
れる複数のＩ／Ｏポートを備え、前記Ｉ／Ｏポートの各
々が、（ｉ）単一のＩ／Ｏポートが単一のサブシステム
へ接続され、単一のＩ／Ｏポートが接続される単一のサ
ブシステムへ送信され、接続される単一のサブシステム
から送信されるデータと制御メッセージの双方を管理す
る通信サブシステム、或いは、（ｉｉ）スイッチ上の一
対のＩ／Ｏポートが第２シンプレックス直列クロスバー
スイッチ上の一対の同様に構成されたＩ／Ｏポートへ接
続され、前記一対のＩ／Ｏポートの一方がデータを管理
し、前記一対のＩ／Ｏポートの他方が制御メッセージを
管理する、第２シンプレックス直列クロスバースイッチ
上のＩ／Ｏポート、へ接続されるためにＩ／Ｏポートを
交互にプログラミングするための内部ロジックを有す
る、ことより成る。
【００２１】データ通信システムは、第１シンプレック
ス直列クロスバースイッチが、（ｉ）第１シンプレック
ス直列クロスバースイッチを介してデータ及び制御メッ
セージを他の通信サブシステムへ渡す通信サブシステム
が接続された少なくとも１つのＩ／Ｏポートと、（ｉ
ｉ）第２シンプレックス直列クロスバースイッチ上の対
応するＩ／Ｏポートが接続される少なくとも１つのＩ／
Ｏポートと、を備え、前記第２シンプレックス直列クロ
スバースイッチは、前記第２シンプレックス直列クロス
バースイッチを介してデータ及び制御メッセージを他の
通信サブシステムへ渡す通信サブシステムが接続された
少なくとも１つのＩ／Ｏポートを有し、前記第１シンプ
レックス直列クロスバースイッチと前記第２シンプレッ
クス直列クロスバースイッチのそれぞれの上の前記Ｉ／
Ｏポートの各々が、（ｉ）単一のＩ／Ｏポートが単一の
サブシステムへ接続され、単一のＩ／Ｏポートが接続さ
れる単一のサブシステムへ送信され、接続される単一の
サブシステムから送信されるデータと制御メッセージの
双方を管理する通信サブシステム、或いは、（ｉｉ）ス
イッチ上の一対のＩ／Ｏポートが対応する接続されたシ
ンプレックススイッチ上の一対の同様に構成されたＩ／
Ｏポートへ接続され、前記一対のＩ／Ｏポートの一方が
データを管理し、前記一対のＩ／Ｏポートの他方が制御
メッセージを管理する、対応する接続されたシンプレッ
クススイッチ上のＩ／Ｏポート、へ接続されるためにＩ
／Ｏポートを交互にプログラミングするための内部ロジ
ックを有する、ことより成る。
ス直列クロスバースイッチが、（ｉ）第１シンプレック
ス直列クロスバースイッチを介してデータ及び制御メッ
セージを他の通信サブシステムへ渡す通信サブシステム
が接続された少なくとも１つのＩ／Ｏポートと、（ｉ
ｉ）第２シンプレックス直列クロスバースイッチ上の対
応するＩ／Ｏポートが接続される少なくとも１つのＩ／
Ｏポートと、を備え、前記第２シンプレックス直列クロ
スバースイッチは、前記第２シンプレックス直列クロス
バースイッチを介してデータ及び制御メッセージを他の
通信サブシステムへ渡す通信サブシステムが接続された
少なくとも１つのＩ／Ｏポートを有し、前記第１シンプ
レックス直列クロスバースイッチと前記第２シンプレッ
クス直列クロスバースイッチのそれぞれの上の前記Ｉ／
Ｏポートの各々が、（ｉ）単一のＩ／Ｏポートが単一の
サブシステムへ接続され、単一のＩ／Ｏポートが接続さ
れる単一のサブシステムへ送信され、接続される単一の
サブシステムから送信されるデータと制御メッセージの
双方を管理する通信サブシステム、或いは、（ｉｉ）ス
イッチ上の一対のＩ／Ｏポートが対応する接続されたシ
ンプレックススイッチ上の一対の同様に構成されたＩ／
Ｏポートへ接続され、前記一対のＩ／Ｏポートの一方が
データを管理し、前記一対のＩ／Ｏポートの他方が制御
メッセージを管理する、対応する接続されたシンプレッ
クススイッチ上のＩ／Ｏポート、へ接続されるためにＩ
／Ｏポートを交互にプログラミングするための内部ロジ
ックを有する、ことより成る。
【００２２】
【実施例】図１では、本発明の原則に従って構成された
データ通信システム１０のブロック図が示されており、
システム１０はシンプレックススイッチ１４Ａによって
接続される複数のサブシステム１２から成る。スイッチ
１４Ａには、直列シンプレックススイッチングの技術に
公知なように、内部クロスポイントスイッチング構造、
サブシステム接続要求を処理するための分配された制御
ロジック、並びに、スイッチポート入力直列インタフェ
ース及びスイッチポート出力直列インタフェースを支援
する制御ロジックを備える。本発明のスイッチアーキテ
クチャは、パケットルート蓄積交換によってサブシステ
ム同士の間のメッセージの伝送を支援するリンクレベル
プロトコルを提供する。
データ通信システム１０のブロック図が示されており、
システム１０はシンプレックススイッチ１４Ａによって
接続される複数のサブシステム１２から成る。スイッチ
１４Ａには、直列シンプレックススイッチングの技術に
公知なように、内部クロスポイントスイッチング構造、
サブシステム接続要求を処理するための分配された制御
ロジック、並びに、スイッチポート入力直列インタフェ
ース及びスイッチポート出力直列インタフェースを支援
する制御ロジックを備える。本発明のスイッチアーキテ
クチャは、パケットルート蓄積交換によってサブシステ
ム同士の間のメッセージの伝送を支援するリンクレベル
プロトコルを提供する。
【００２３】スイッチ１４Ａは、光ファイバー又はワイ
ヤー対の形をとる直列リンクによってサブシステム１２
へ接続される。ワイヤー、即ち、ケーブルの内の一方
は、制御情報及びデータ伝送のユニットであるフレーム
を受信するための入力経路１６として用いられ、他方は
フレームを伝送するための出力経路１８として用いられ
る。８個のサブシステムだけが示されているが、１６個
までのサブシステムが単一のスイッチ１４Ａによって相
互接続されてもよい。１６個より多い相互接続されたサ
ブシステムへの拡張は、カスケード構成において第２の
スイッチを追加することによって達成される。
ヤー対の形をとる直列リンクによってサブシステム１２
へ接続される。ワイヤー、即ち、ケーブルの内の一方
は、制御情報及びデータ伝送のユニットであるフレーム
を受信するための入力経路１６として用いられ、他方は
フレームを伝送するための出力経路１８として用いられ
る。８個のサブシステムだけが示されているが、１６個
までのサブシステムが単一のスイッチ１４Ａによって相
互接続されてもよい。１６個より多い相互接続されたサ
ブシステムへの拡張は、カスケード構成において第２の
スイッチを追加することによって達成される。
【００２４】図２は、シンプレックススイッチ１４Ａの
内部構造をより詳細に示している。更に、以下に記載さ
れるように、第２スイッチ１４Ｂが、外部入出力（Ｉ／
Ｏ）ポート２０においてカスケード構成のスイッチ１４
Ａへ接続されているとして示されている。図２に示され
るシステム内のサブシステム１２は、追加のＩ／Ｏポー
ト２０においてスイッチ１４Ａ又は１４Ｂへ接続されて
いる。図２において、スイッチ１４Ａ及び１４Ｂの各々
は、Ｉ／Ｏポート０乃至１５と示される１６個の当該外
部Ｉ／Ｏポート２０を有する。１６個のＩ／Ｏポート２
０は８個のポート入出力（ＰＩＯ）モジュール２２によ
って設けられ、ＰＩＯモジュールの各々が一対のＩ／Ｏ
ポートを設ける。カスケードされたスイッチ１４Ｂは、
スイッチの各々に一対のＩ／Ｏポート２０を用いること
によってスイッチ１４Ａへ接続される。入力ポート制御
ロジック及び出力ポート制御ロジックは、ＰＩＯモジュ
ール２２内にある。
内部構造をより詳細に示している。更に、以下に記載さ
れるように、第２スイッチ１４Ｂが、外部入出力（Ｉ／
Ｏ）ポート２０においてカスケード構成のスイッチ１４
Ａへ接続されているとして示されている。図２に示され
るシステム内のサブシステム１２は、追加のＩ／Ｏポー
ト２０においてスイッチ１４Ａ又は１４Ｂへ接続されて
いる。図２において、スイッチ１４Ａ及び１４Ｂの各々
は、Ｉ／Ｏポート０乃至１５と示される１６個の当該外
部Ｉ／Ｏポート２０を有する。１６個のＩ／Ｏポート２
０は８個のポート入出力（ＰＩＯ）モジュール２２によ
って設けられ、ＰＩＯモジュールの各々が一対のＩ／Ｏ
ポートを設ける。カスケードされたスイッチ１４Ｂは、
スイッチの各々に一対のＩ／Ｏポート２０を用いること
によってスイッチ１４Ａへ接続される。入力ポート制御
ロジック及び出力ポート制御ロジックは、ＰＩＯモジュ
ール２２内にある。
【００２５】スイッチ１４Ａ及び１４Ｂは、制御メッセ
ージに蓄積交換機能を用いて、相互接続サブシステム１
２同士の間でデータ及び制御メッセージを回すために動
作のシンプレックスモードで作動する。この動作のシン
プレックスモードにおいて、特定のサブシステムの入力
経路１６と出力経路１８の双方はデータと制御メッセー
ジの双方を運ぶ。制御メッセージのパケットは、適切な
宛先サブシステムへ伝送される前にスイッチ内に含まれ
るバッファに一時的に記憶される。いったんスイッチが
伝送されるべき制御メッセージをバッファに記憶する
と、サブシステム送信メッセージ及び制御メッセージは
スイッチへの接続を解除できるために、このパケットル
ーティング手順（プロシージャ）の間、スイッチは相互
接続サブシステム同士の間に接続を設定する必要はな
い。
ージに蓄積交換機能を用いて、相互接続サブシステム１
２同士の間でデータ及び制御メッセージを回すために動
作のシンプレックスモードで作動する。この動作のシン
プレックスモードにおいて、特定のサブシステムの入力
経路１６と出力経路１８の双方はデータと制御メッセー
ジの双方を運ぶ。制御メッセージのパケットは、適切な
宛先サブシステムへ伝送される前にスイッチ内に含まれ
るバッファに一時的に記憶される。いったんスイッチが
伝送されるべき制御メッセージをバッファに記憶する
と、サブシステム送信メッセージ及び制御メッセージは
スイッチへの接続を解除できるために、このパケットル
ーティング手順（プロシージャ）の間、スイッチは相互
接続サブシステム同士の間に接続を設定する必要はな
い。
【００２６】スイッチ素子マトリックス（ＳＥＭ）モジ
ュール２４は、スイッチ１４Ａに対して必要なクロスポ
イントスイッチ構造ロジックを提供する。接続動作及び
接続解除動作は、ＳＥＭモジュール２４をスイッチ上の
ＰＩＯモジュール２２の各々と接続する接続処理（Ｃ
Ｐ）バス２６を介して実行される。ＣＰバス２６を介す
ることで、呼出しサブシステムは、直列に符号化された
接続要求リンクレベル制御メッセージ及び接続解除要求
リンクレベル制御メッセージをスイッチ１４Ａを介して
被呼サブシステムへ送信することによって、他の被呼サ
ブシステムへの接続又は他の被呼サブシステムからの接
続解除を要求する。スイッチは、要求された接続又は接
続解除を設定することによって応答する。
ュール２４は、スイッチ１４Ａに対して必要なクロスポ
イントスイッチ構造ロジックを提供する。接続動作及び
接続解除動作は、ＳＥＭモジュール２４をスイッチ上の
ＰＩＯモジュール２２の各々と接続する接続処理（Ｃ
Ｐ）バス２６を介して実行される。ＣＰバス２６を介す
ることで、呼出しサブシステムは、直列に符号化された
接続要求リンクレベル制御メッセージ及び接続解除要求
リンクレベル制御メッセージをスイッチ１４Ａを介して
被呼サブシステムへ送信することによって、他の被呼サ
ブシステムへの接続又は他の被呼サブシステムからの接
続解除を要求する。スイッチは、要求された接続又は接
続解除を設定することによって応答する。
【００２７】ＯＢ（アウトオブバンド）バス２７は、Ｐ
ＩＯモジュール２２の各々を接続する。データ応答制御
メッセージフレームルーティングは、ＯＢバス２７を介
して発生する。データは、専用のＳＥＭデータ入力バス
２８を介してＰＩＯモジュール２２からＳＥＭモジュー
ル２４へ伝送される。次に、交換されたデータは、適切
なサブシステム１２への続く伝送のために、専用のＳＥ
Ｍデータ出力バス３０を介してＳＥＭモジュールからＰ
ＩＯモジュールへ伝送される。
ＩＯモジュール２２の各々を接続する。データ応答制御
メッセージフレームルーティングは、ＯＢバス２７を介
して発生する。データは、専用のＳＥＭデータ入力バス
２８を介してＰＩＯモジュール２２からＳＥＭモジュー
ル２４へ伝送される。次に、交換されたデータは、適切
なサブシステム１２への続く伝送のために、専用のＳＥ
Ｍデータ出力バス３０を介してＳＥＭモジュールからＰ
ＩＯモジュールへ伝送される。
【００２８】本発明の直列シンプレックススイッチのパ
ケットルーティング機能は、スイッチの伝送帯域幅全体
の内の固定された量の直列伝送帯域幅を、データ応答制
御メッセージ、又はアウトオブバンド（ＯＢ）メッセー
ジフレームを回すために留保しておくと定義することに
よって実行される。これらのＯＢメッセージフレーム
は、応答及び非応答メッセージ、並びにエラーメッセー
ジを含む。スイッチ伝送帯域幅全体の内の残りの帯域幅
は、データ又はインバンド（ＩＢ）フレームを伝送する
ために用いられる。従って、スイッチによって設定され
る接続内で伝送されるデータフレームはインバンド（Ｉ
Ｂ）データトラフィックと称され、パケットルーティン
グ機能を介して伝送されるリンクレベル応答制御メッセ
ージフレームはアウトオブバンド（ＯＢ）メッセージト
ラフィックと称される。
ケットルーティング機能は、スイッチの伝送帯域幅全体
の内の固定された量の直列伝送帯域幅を、データ応答制
御メッセージ、又はアウトオブバンド（ＯＢ）メッセー
ジフレームを回すために留保しておくと定義することに
よって実行される。これらのＯＢメッセージフレーム
は、応答及び非応答メッセージ、並びにエラーメッセー
ジを含む。スイッチ伝送帯域幅全体の内の残りの帯域幅
は、データ又はインバンド（ＩＢ）フレームを伝送する
ために用いられる。従って、スイッチによって設定され
る接続内で伝送されるデータフレームはインバンド（Ｉ
Ｂ）データトラフィックと称され、パケットルーティン
グ機能を介して伝送されるリンクレベル応答制御メッセ
ージフレームはアウトオブバンド（ＯＢ）メッセージト
ラフィックと称される。
【００２９】ＯＢメッセージ帯域幅は、連続するＩＢデ
ータフレームの伝送を遊休文字の列の伝送によって分離
するためのサブシステムを必要とすることによって生成
される。好ましい実施例において、この遊休文字の列の
長さは３０バイトである。ＯＢデータ応答制御メッセー
ジが１２バイトのフレームとして設計されるため、当該
２個のＯＢメッセージフレームは、２つの連続するＩＢ
データフレームの間の単一の３０バイトの遊休文字列に
組み込まれてもよく、それによって、単一の物理的経路
上にＩＢデータとＯＢ制御メッセージの一体化されたバ
イト列が生じる。呼出しサブシステム１２は、ＩＢデー
タフレームを分離する遊休バイト列内に１個又は２個の
ＯＢメッセージフレームを挿入することによって、スイ
ッチ１４を介してＯＢメッセージフレームを受信サブシ
ステムへ回す。
ータフレームの伝送を遊休文字の列の伝送によって分離
するためのサブシステムを必要とすることによって生成
される。好ましい実施例において、この遊休文字の列の
長さは３０バイトである。ＯＢデータ応答制御メッセー
ジが１２バイトのフレームとして設計されるため、当該
２個のＯＢメッセージフレームは、２つの連続するＩＢ
データフレームの間の単一の３０バイトの遊休文字列に
組み込まれてもよく、それによって、単一の物理的経路
上にＩＢデータとＯＢ制御メッセージの一体化されたバ
イト列が生じる。呼出しサブシステム１２は、ＩＢデー
タフレームを分離する遊休バイト列内に１個又は２個の
ＯＢメッセージフレームを挿入することによって、スイ
ッチ１４を介してＯＢメッセージフレームを受信サブシ
ステムへ回す。
【００３０】Ｉ／Ｏポート２０には、各々が、ＯＢメッ
セージフレームが適切な宛先サブシステムへ伝送される
前に一時的に記憶される入力ＦＩＦＯバッファ３２及び
出力ＦＩＦＯバッファ３６が設けられている。呼出しサ
ブシステムへ接続されるＩ／Ｏポート２０は、ＯＢメッ
セージフレームをＩＢデータ及びＯＢ制御メッセージの
一体化されたバイト列から取り除き、３０バイト文字ス
パンを遊休状態へと復元する。取り除かれたＯＢメッセ
ージフレームは、特定のＩ／Ｏポートのための入力ＦＩ
ＦＯバッファ３２に記憶される。データフレームは、専
用のＳＥＭデータ入力バス２８及び専用のＳＥＭデータ
出力バス３０、並びに、ＳＥＭモジュール２４を介して
そのＩ／Ｏポートから宛先Ｉ／Ｏポートへ伝送される。
セージフレームが適切な宛先サブシステムへ伝送される
前に一時的に記憶される入力ＦＩＦＯバッファ３２及び
出力ＦＩＦＯバッファ３６が設けられている。呼出しサ
ブシステムへ接続されるＩ／Ｏポート２０は、ＯＢメッ
セージフレームをＩＢデータ及びＯＢ制御メッセージの
一体化されたバイト列から取り除き、３０バイト文字ス
パンを遊休状態へと復元する。取り除かれたＯＢメッセ
ージフレームは、特定のＩ／Ｏポートのための入力ＦＩ
ＦＯバッファ３２に記憶される。データフレームは、専
用のＳＥＭデータ入力バス２８及び専用のＳＥＭデータ
出力バス３０、並びに、ＳＥＭモジュール２４を介して
そのＩ／Ｏポートから宛先Ｉ／Ｏポートへ伝送される。
【００３１】ラウンドロビン（総当たり）方法におい
て、スイッチ１４の１６個のＩ／Ｏポート２０の各々
は、ＯＢバス２７を介して、記憶されたＯＢフレーム
を、各入力ＯＢ ＦＩＦＯバッファ３２から、制御メッ
セージフレームが宛先とされるサブシステムへ接続され
る宛先Ｉ／Ｏポートへと交替で回す。宛先Ｉ／Ｏポート
は、これら制御フレームを出力ＦＩＦＯバッファ３６に
記憶する。Ｉ／Ｏポート２０が専用のＳＥＭデータ出力
バス３０上で受信する連続するＩＢデータフレーム同士
の間に遊休バイトシーケンスを検出し、フレームがその
Ｉ／Ｏポートの接続されたサブシステムへ伝送されるべ
きとき、遊休バイトを出力ＯＢ ＦＩＦＯバッファ３６
内に含まれる少なくとも１つのＯＢ制御メッセージと置
換する。ＯＢ制御メッセージがＦＩＦＯバッファのオー
バーランのために失われるのを防ぐために、入力ＯＢ
ＦＩＦＯバッファ３２及び出力ＯＢ ＦＩＦＯバッファ
３６のサイズは、所定のサブシステムが送信及び受信可
能なＯＢフレームの理論的な最大数を処理するのに十分
な大きさである。従って、サブシステムが接続されるＩ
／Ｏポート２０の各々において、いかなるＯＢ制御メッ
セージのオーバーランもＯＢ ＦＩＦＯバッファ３２、
３６で発生する可能性がない。
て、スイッチ１４の１６個のＩ／Ｏポート２０の各々
は、ＯＢバス２７を介して、記憶されたＯＢフレーム
を、各入力ＯＢ ＦＩＦＯバッファ３２から、制御メッ
セージフレームが宛先とされるサブシステムへ接続され
る宛先Ｉ／Ｏポートへと交替で回す。宛先Ｉ／Ｏポート
は、これら制御フレームを出力ＦＩＦＯバッファ３６に
記憶する。Ｉ／Ｏポート２０が専用のＳＥＭデータ出力
バス３０上で受信する連続するＩＢデータフレーム同士
の間に遊休バイトシーケンスを検出し、フレームがその
Ｉ／Ｏポートの接続されたサブシステムへ伝送されるべ
きとき、遊休バイトを出力ＯＢ ＦＩＦＯバッファ３６
内に含まれる少なくとも１つのＯＢ制御メッセージと置
換する。ＯＢ制御メッセージがＦＩＦＯバッファのオー
バーランのために失われるのを防ぐために、入力ＯＢ
ＦＩＦＯバッファ３２及び出力ＯＢ ＦＩＦＯバッファ
３６のサイズは、所定のサブシステムが送信及び受信可
能なＯＢフレームの理論的な最大数を処理するのに十分
な大きさである。従って、サブシステムが接続されるＩ
／Ｏポート２０の各々において、いかなるＯＢ制御メッ
セージのオーバーランもＯＢ ＦＩＦＯバッファ３２、
３６で発生する可能性がない。
【００３２】しかしながら、図２のカスケード構成に示
されるように、スイッチ１４ＡのＩ／Ｏポートは、１つ
のスイッチが処理できるより多いサブシステムを有する
システムにおいてスイッチ１４ＢのＩ／Ｏポートへ接続
されるときに、これらの接続されたＩ／Ｏポートに対し
て入力ＯＢ ＦＩＦＯバッファ３２及び出力ＯＢ ＦＩ
ＦＯバッファ３６は、カスケードＩ／Ｏポート自体で発
生するＯＢ制御メッセージフローを許容するのに十分に
大きいサイズのバッファでないこともある。２つのカス
ケードＩ／Ｏポート同士の間で伝送されるバイト列が、
連続するＩＢデータフレーム内に組み込まれる一体化さ
れた形のＯＢメッセージフレームを保持するならば、多
数のリンク層制御フレームが、カスケードＩ／Ｏポート
を介して、スイッチ１４Ａに接続されたサブシステムの
グループとスイッチ１４Ｂに接続されたサブシステムの
グループとの間へ送信された結果として、遅延が生じ
る。これらの遅延は、カスケードＩ／Ｏポートが、ＯＢ
メッセージフレームを、スイッチ１４Ａへ接続された全
てのサブシステムとスイッチ１４Ｂへ接続された全ての
サブシステムとの間へ回さなければならないために発生
する。一方、サブシステムＩ／Ｏポートは、直接接続さ
れたサブシステムへ、或いは、直接接続されたサブシス
テムからアドレス指定されるＯＢメッセージフローを運
ぶのが必要なだけである。
されるように、スイッチ１４ＡのＩ／Ｏポートは、１つ
のスイッチが処理できるより多いサブシステムを有する
システムにおいてスイッチ１４ＢのＩ／Ｏポートへ接続
されるときに、これらの接続されたＩ／Ｏポートに対し
て入力ＯＢ ＦＩＦＯバッファ３２及び出力ＯＢ ＦＩ
ＦＯバッファ３６は、カスケードＩ／Ｏポート自体で発
生するＯＢ制御メッセージフローを許容するのに十分に
大きいサイズのバッファでないこともある。２つのカス
ケードＩ／Ｏポート同士の間で伝送されるバイト列が、
連続するＩＢデータフレーム内に組み込まれる一体化さ
れた形のＯＢメッセージフレームを保持するならば、多
数のリンク層制御フレームが、カスケードＩ／Ｏポート
を介して、スイッチ１４Ａに接続されたサブシステムの
グループとスイッチ１４Ｂに接続されたサブシステムの
グループとの間へ送信された結果として、遅延が生じ
る。これらの遅延は、カスケードＩ／Ｏポートが、ＯＢ
メッセージフレームを、スイッチ１４Ａへ接続された全
てのサブシステムとスイッチ１４Ｂへ接続された全ての
サブシステムとの間へ回さなければならないために発生
する。一方、サブシステムＩ／Ｏポートは、直接接続さ
れたサブシステムへ、或いは、直接接続されたサブシス
テムからアドレス指定されるＯＢメッセージフローを運
ぶのが必要なだけである。
【００３３】従って、本発明のスイッチ設計は構成可能
なＰＩＯモジュール２２を設けて、スイッチ上のいかな
るＩ／Ｏポートもカスケードされた動作又は直接接続さ
れたサブシステム動作のために構成されてもよい。サブ
システムへ直接接続されるように構成されると、Ｉ／Ｏ
ポート２０は、ＯＢ制御メッセージフレームを、受信す
る一体化されたＩＢデータフレーム及びＯＢ制御フレー
ムから分離し続ける。しかしながら、カスケード構成に
おいて、ＩＢフレーム及びＯＢフレームが２つの物理的
経路へと分離され、カスケードされたＩ／Ｏポートを介
する一体化されたＩＢデータ及びＯＢ制御フレームフロ
ーに関連する遅延を取り除くメカニズムが提供される。
なＰＩＯモジュール２２を設けて、スイッチ上のいかな
るＩ／Ｏポートもカスケードされた動作又は直接接続さ
れたサブシステム動作のために構成されてもよい。サブ
システムへ直接接続されるように構成されると、Ｉ／Ｏ
ポート２０は、ＯＢ制御メッセージフレームを、受信す
る一体化されたＩＢデータフレーム及びＯＢ制御フレー
ムから分離し続ける。しかしながら、カスケード構成に
おいて、ＩＢフレーム及びＯＢフレームが２つの物理的
経路へと分離され、カスケードされたＩ／Ｏポートを介
する一体化されたＩＢデータ及びＯＢ制御フレームフロ
ーに関連する遅延を取り除くメカニズムが提供される。
【００３４】３つの制御スイッチはスイッチポートロジ
ック内に設けられて、特定のスイッチ構成を支援する。
これら３つの制御ラッチとは、スイッチカスケードＩ／
Ｏポートラッチ、ＯＢ制御専用ラッチ、及びＩＢデータ
専用ラッチである。初期設定時において、図２に示され
る保守マイクロプロセッサ４０は、これら３つのラッチ
に対応するＰＩＯモジュールにビットのステータス（状
況）を設定することによって、スイッチ１４上の各ＰＩ
Ｏモジュール２２を構成するために３つの制御ラッチを
プログラミングする。マイクロプロセッサ４０は、ロジ
ック初期設定機能及び保守機能を支援するために含ま
れ、通常のサブシステム同士の間の処理には含まれな
い。図３の表に示され、更に以下に記載されるように、
３つのラッチの構成は、Ｉ／Ｏポートを介し、スイッチ
を介して伝送される情報が一体化されたＩＢフレーム及
びＯＢフレームの形で残るかどうか、或いは、ＩＢメッ
セージ及びＯＢメッセージがシステム性能を改良するた
めに分割して管理されるかどうかを決定する。
ック内に設けられて、特定のスイッチ構成を支援する。
これら３つの制御ラッチとは、スイッチカスケードＩ／
Ｏポートラッチ、ＯＢ制御専用ラッチ、及びＩＢデータ
専用ラッチである。初期設定時において、図２に示され
る保守マイクロプロセッサ４０は、これら３つのラッチ
に対応するＰＩＯモジュールにビットのステータス（状
況）を設定することによって、スイッチ１４上の各ＰＩ
Ｏモジュール２２を構成するために３つの制御ラッチを
プログラミングする。マイクロプロセッサ４０は、ロジ
ック初期設定機能及び保守機能を支援するために含ま
れ、通常のサブシステム同士の間の処理には含まれな
い。図３の表に示され、更に以下に記載されるように、
３つのラッチの構成は、Ｉ／Ｏポートを介し、スイッチ
を介して伝送される情報が一体化されたＩＢフレーム及
びＯＢフレームの形で残るかどうか、或いは、ＩＢメッ
セージ及びＯＢメッセージがシステム性能を改良するた
めに分割して管理されるかどうかを決定する。
【００３５】特定のＩ／Ｏモジュール２０のカスケード
専用ラッチに対応するビットが０に設定されるならば、
そのモジュール上のＩ／Ｏポートの各々はサブシステム
の接続されたＩ／Ｏポートとして機能する。Ｉ／Ｏポー
トは、各々が全体システム１０のサブシステムへ直接接
続される。従って、ＩＢデータフレーム及びＯＢデータ
応答フレームは伝送の間に一体化され続ける。このＩ／
Ｏポート構成の下で、ＯＢ制御専用ラッチ及びＩＢデー
タ専用ラッチのステータスはドント・ケア（無関心）で
ある。
専用ラッチに対応するビットが０に設定されるならば、
そのモジュール上のＩ／Ｏポートの各々はサブシステム
の接続されたＩ／Ｏポートとして機能する。Ｉ／Ｏポー
トは、各々が全体システム１０のサブシステムへ直接接
続される。従って、ＩＢデータフレーム及びＯＢデータ
応答フレームは伝送の間に一体化され続ける。このＩ／
Ｏポート構成の下で、ＯＢ制御専用ラッチ及びＩＢデー
タ専用ラッチのステータスはドント・ケア（無関心）で
ある。
【００３６】特定のＰＩＯモジュール２２のカスケード
専用ラッチに対応するビットが１に設定されるならば、
ＰＩＯモジュールの２つのＩ／Ｏポートは単一のカスケ
ードされたＩ／Ｏポートとして機能する。これら２つの
Ｉ／Ｏポートは、もう１つのスイッチの対応するＰＩＯ
モジュールに同様に構成されたＩ／Ｏポートに直接接続
される。ＣＰバスサイクル動作及びＯＢバスサイクル動
作の間に、ＣＰコマンド又はＯＢコマンドを開始するス
イッチ１４Ａ上のＩ／Ｏポートは、動作を受信するのに
宛先となるＩ／Ｏポートの論理的アドレスを提供する。
スイッチ１４Ａのいかなる他のＩ／Ｏポートもこの論理
的アドレスに対応しないならば、宛先ポートはスイッチ
１４Ａに接続されず、スイッチ１４Ａ上のカスケードさ
れたＰＩＯモジュール２２はコマンドを受信して、スイ
ッチ１４Ｂ上で同じように構成されるカスケードされた
ＰＩＯモジュール２２へ送信すると仮定される。そこで
スイッチ１４Ｂで、動作の宛先が見つけられると仮定さ
れている。
専用ラッチに対応するビットが１に設定されるならば、
ＰＩＯモジュールの２つのＩ／Ｏポートは単一のカスケ
ードされたＩ／Ｏポートとして機能する。これら２つの
Ｉ／Ｏポートは、もう１つのスイッチの対応するＰＩＯ
モジュールに同様に構成されたＩ／Ｏポートに直接接続
される。ＣＰバスサイクル動作及びＯＢバスサイクル動
作の間に、ＣＰコマンド又はＯＢコマンドを開始するス
イッチ１４Ａ上のＩ／Ｏポートは、動作を受信するのに
宛先となるＩ／Ｏポートの論理的アドレスを提供する。
スイッチ１４Ａのいかなる他のＩ／Ｏポートもこの論理
的アドレスに対応しないならば、宛先ポートはスイッチ
１４Ａに接続されず、スイッチ１４Ａ上のカスケードさ
れたＰＩＯモジュール２２はコマンドを受信して、スイ
ッチ１４Ｂ上で同じように構成されるカスケードされた
ＰＩＯモジュール２２へ送信すると仮定される。そこで
スイッチ１４Ｂで、動作の宛先が見つけられると仮定さ
れている。
【００３７】カスケード構成において、ＩＢデータフレ
ーム及びＯＢデータ応答フレームは、ＰＩＯモジュール
２２のＯＢ制御専用ラッチ及びＩＢデータ専用ラッチの
状態に応じて、伝送の間に一体化され続けるか、或い
は、システム性能が命令すれば分離される。これら２つ
のラッチがゼロ状態に設定されるならば、スイッチがカ
スケード構成であっても、ＩＢフレーム及びＯＢフレー
ムは特定のＩ／Ｏポートに対して一体化され続ける。こ
の特定の構成は、２つのスイッチがカスケードされて、
１つのスイッチが管理できるより多いサブシステムを許
容しなければならない場合に有利であるが、スイッチ同
士の間のインタフェースを介して予想されるＯＢデータ
応答フレームの量によって、ＯＢフレームとＩＢフレー
ムを分離する必要はない。
ーム及びＯＢデータ応答フレームは、ＰＩＯモジュール
２２のＯＢ制御専用ラッチ及びＩＢデータ専用ラッチの
状態に応じて、伝送の間に一体化され続けるか、或い
は、システム性能が命令すれば分離される。これら２つ
のラッチがゼロ状態に設定されるならば、スイッチがカ
スケード構成であっても、ＩＢフレーム及びＯＢフレー
ムは特定のＩ／Ｏポートに対して一体化され続ける。こ
の特定の構成は、２つのスイッチがカスケードされて、
１つのスイッチが管理できるより多いサブシステムを許
容しなければならない場合に有利であるが、スイッチ同
士の間のインタフェースを介して予想されるＯＢデータ
応答フレームの量によって、ＯＢフレームとＩＢフレー
ムを分離する必要はない。
【００３８】しかしながら、ＩＢデータ専用ラッチ又は
ＯＢ制御専用ラッチ（両方ではない）がスイッチ１４Ａ
のカスケードされたＰＩＯモジュールで１に設定される
ならば、このモジュールのＩ／Ｏポートは単一のカスケ
ードされたＩ／Ｏポートとして機能し、ＩＢデータフレ
ーム及びＯＢデータ応答フレームは分離される。ＯＢメ
ッセージ及びＩＢデータフレームは、各々がＰＩＯモジ
ュールの２つのＩ／Ｏポートの内の１つを介して回され
る。しかしながら、これら２つのＩ／Ｏポートは、単一
の調整されたカスケード機能として作動し続ける。スイ
ッチ１４Ｂ上の対応するＰＩＯモジュールは次の２つの
ことを必要とする。（ｉ）ＩＢデータ専用ラッチのステ
ータスの構成を、（スイッチ１４ＡのＩＢ制御専用ラッ
チが１に設定されるならば）ゼロに設定し、（スイッチ
１４ＡのＩＢ制御専用ラッチがゼロに設定されるなら
ば）１に設定する。（ｉｉ）ＯＢデータ専用ラッチのス
テータスの構成を、（スイッチ１４ＡのＯＢ制御専用ラ
ッチが１に設定されるならば）ゼロに設定し、（スイッ
チ１４ＡのＯＢ制御専用ラッチがゼロに設定されるなら
ば）１に設定する。これら２つの構成は、ＩＢ制御専用
ラッチのステータス及びＯＢ制御専用ラッチのステータ
スを用いて実行され、ＯＢバスサイクルとＣＰバスサイ
クルそれぞれへの応答に対してＩ／Ｏポートロジックを
使用不能にする。このようにして、ＩＢ専用カスケード
されたＩ／ＯポートはＣＰバスサイクルを認識のみして
ＩＢフレームフローを受信だけする一方、ＯＢ専用カス
ケードＩ／ＯポートはＯＢバスサイクルを認識のみして
ＯＢフレームフローを受信だけする。
ＯＢ制御専用ラッチ（両方ではない）がスイッチ１４Ａ
のカスケードされたＰＩＯモジュールで１に設定される
ならば、このモジュールのＩ／Ｏポートは単一のカスケ
ードされたＩ／Ｏポートとして機能し、ＩＢデータフレ
ーム及びＯＢデータ応答フレームは分離される。ＯＢメ
ッセージ及びＩＢデータフレームは、各々がＰＩＯモジ
ュールの２つのＩ／Ｏポートの内の１つを介して回され
る。しかしながら、これら２つのＩ／Ｏポートは、単一
の調整されたカスケード機能として作動し続ける。スイ
ッチ１４Ｂ上の対応するＰＩＯモジュールは次の２つの
ことを必要とする。（ｉ）ＩＢデータ専用ラッチのステ
ータスの構成を、（スイッチ１４ＡのＩＢ制御専用ラッ
チが１に設定されるならば）ゼロに設定し、（スイッチ
１４ＡのＩＢ制御専用ラッチがゼロに設定されるなら
ば）１に設定する。（ｉｉ）ＯＢデータ専用ラッチのス
テータスの構成を、（スイッチ１４ＡのＯＢ制御専用ラ
ッチが１に設定されるならば）ゼロに設定し、（スイッ
チ１４ＡのＯＢ制御専用ラッチがゼロに設定されるなら
ば）１に設定する。これら２つの構成は、ＩＢ制御専用
ラッチのステータス及びＯＢ制御専用ラッチのステータ
スを用いて実行され、ＯＢバスサイクルとＣＰバスサイ
クルそれぞれへの応答に対してＩ／Ｏポートロジックを
使用不能にする。このようにして、ＩＢ専用カスケード
されたＩ／ＯポートはＣＰバスサイクルを認識のみして
ＩＢフレームフローを受信だけする一方、ＯＢ専用カス
ケードＩ／ＯポートはＯＢバスサイクルを認識のみして
ＯＢフレームフローを受信だけする。
【００３９】従って、上記のように構成されたスイッチ
１４Ａ及び１４Ｂ上の対応するＩ／Ｏポート２０と共
に、スイッチ１４Ａ及び１４Ｂを接続するスイッチ同士
の間のインタフェースは、特定のＰＩＯモジュール２２
上に２つのＩ／Ｏポート２０を備える。ＯＢ専用ラッチ
ステータスが１に設定されたＩ／ＯポートはＯＢメッセ
ージトラフィックを専用に処理し、ＩＢ専用ラッチステ
ータスが１に設定されたＩ／ＯポートはＩＢデータトラ
フィックを専用に処理する。ＯＢ専用のカスケードＩ／
ＯポートにおいてＩＢフレームフローをＯＢフレームフ
ローから取り除くことによって、スイッチはスイッチ同
士の間でＯＢフレームを回すための連続した遊休の列を
提供することができる。この動作の方法によって、ＩＢ
フレームフローの間のカスケード経路におけるＯＢ伝送
の停止に関連する性能損失が取り除かれる。
１４Ａ及び１４Ｂ上の対応するＩ／Ｏポート２０と共
に、スイッチ１４Ａ及び１４Ｂを接続するスイッチ同士
の間のインタフェースは、特定のＰＩＯモジュール２２
上に２つのＩ／Ｏポート２０を備える。ＯＢ専用ラッチ
ステータスが１に設定されたＩ／ＯポートはＯＢメッセ
ージトラフィックを専用に処理し、ＩＢ専用ラッチステ
ータスが１に設定されたＩ／ＯポートはＩＢデータトラ
フィックを専用に処理する。ＯＢ専用のカスケードＩ／
ＯポートにおいてＩＢフレームフローをＯＢフレームフ
ローから取り除くことによって、スイッチはスイッチ同
士の間でＯＢフレームを回すための連続した遊休の列を
提供することができる。この動作の方法によって、ＩＢ
フレームフローの間のカスケード経路におけるＯＢ伝送
の停止に関連する性能損失が取り除かれる。
【００４０】ＯＢ専用カスケードＩ／Ｏポートにおける
入力ＯＢ ＦＩＦＯバッファのオーバーランを防ぐため
に、入力ＯＢ ＦＩＦＯバッファは、スイッチ同士の間
のインタフェースからＯＢフレームを受信できるよりも
速くＯＢバスへＯＢフレームを送信することができる。
入力ＯＢ ＦＩＦＯバッファは充填されるよりも速く空
にされるために、決して満杯の（フル）状態に達するこ
とはない。
入力ＯＢ ＦＩＦＯバッファのオーバーランを防ぐため
に、入力ＯＢ ＦＩＦＯバッファは、スイッチ同士の間
のインタフェースからＯＢフレームを受信できるよりも
速くＯＢバスへＯＢフレームを送信することができる。
入力ＯＢ ＦＩＦＯバッファは充填されるよりも速く空
にされるために、決して満杯の（フル）状態に達するこ
とはない。
【００４１】特に、ＯＢバスは、優先順位付けられたラ
ウンドロビン方法でバスアービトレーション（調停）シ
ーケンスを生成することによって、ＯＢバスへアクセス
するための入力Ｉ／Ｏポートからの要求に応答する。サ
ブシステムが接続されたＩ／Ｏポートがアービトレーシ
ョンシーケンスを勝ち取ると、１個のＯＢメッセージだ
けを伝送することが許容される。次に、Ｉ／Ｏポートは
もう１つのバスアービトレーションシーケンスのために
ＯＢバスを解除しなければならない。ＯＢ専用カスケー
ドＩ／Ｏポートは、ＯＢバスアービトレーションロジッ
クがＯＢバスに対するＯＢ専用カスケードＩ／Ｏポート
の送信権要求(bidding) を認識し、他のサブシステムが
接続されたＩ／Ｏポートの要求よりも前にアクセスする
のを認めるように設計されているために、ＯＢバスへの
優先的なアクセスを有する。ＯＢ専用カスケードＩ／Ｏ
ポートがＯＢバスを勝ち取った後で、Ｉ／Ｏポートは入
力ＯＢ ＦＩＦＯバッファが空になるまで連続してＯＢ
メッセージを伝送することが許容される。ＯＢバスアー
ビトレーションシーケンスをゼロでない時間量で終了す
るように設計することによって、カスケードＩ／Ｏポー
トと異なりサブシステムが接続されたＩ／Ｏポートがア
ービトレーションサイクルによって遅延されるために、
ＯＢ専用カスケードＩ／ＯポートからＯＢバスへの連続
したＯＢメッセージの伝送は、サブシステムが接続され
たＩ／ＯポートからＯＢバスへの同じ数のＯＢメッセー
ジよりも速く生じることになる。従って、スイッチ内の
ＯＢ専用カスケードＩ／Ｏポートが、カスケードされた
スイッチ内のＯＢ専用カスケードＩ／Ｏポートによって
宛先サブシステムへ送信されるのと同じように速くサブ
システムからＯＢメッセージを受信することができない
ために、ＯＢ専用カスケードＩ／Ｏポートの入力ＯＢ
ＦＩＦＯバッファは決してオーバーランされない。
ウンドロビン方法でバスアービトレーション（調停）シ
ーケンスを生成することによって、ＯＢバスへアクセス
するための入力Ｉ／Ｏポートからの要求に応答する。サ
ブシステムが接続されたＩ／Ｏポートがアービトレーシ
ョンシーケンスを勝ち取ると、１個のＯＢメッセージだ
けを伝送することが許容される。次に、Ｉ／Ｏポートは
もう１つのバスアービトレーションシーケンスのために
ＯＢバスを解除しなければならない。ＯＢ専用カスケー
ドＩ／Ｏポートは、ＯＢバスアービトレーションロジッ
クがＯＢバスに対するＯＢ専用カスケードＩ／Ｏポート
の送信権要求(bidding) を認識し、他のサブシステムが
接続されたＩ／Ｏポートの要求よりも前にアクセスする
のを認めるように設計されているために、ＯＢバスへの
優先的なアクセスを有する。ＯＢ専用カスケードＩ／Ｏ
ポートがＯＢバスを勝ち取った後で、Ｉ／Ｏポートは入
力ＯＢ ＦＩＦＯバッファが空になるまで連続してＯＢ
メッセージを伝送することが許容される。ＯＢバスアー
ビトレーションシーケンスをゼロでない時間量で終了す
るように設計することによって、カスケードＩ／Ｏポー
トと異なりサブシステムが接続されたＩ／Ｏポートがア
ービトレーションサイクルによって遅延されるために、
ＯＢ専用カスケードＩ／ＯポートからＯＢバスへの連続
したＯＢメッセージの伝送は、サブシステムが接続され
たＩ／ＯポートからＯＢバスへの同じ数のＯＢメッセー
ジよりも速く生じることになる。従って、スイッチ内の
ＯＢ専用カスケードＩ／Ｏポートが、カスケードされた
スイッチ内のＯＢ専用カスケードＩ／Ｏポートによって
宛先サブシステムへ送信されるのと同じように速くサブ
システムからＯＢメッセージを受信することができない
ために、ＯＢ専用カスケードＩ／Ｏポートの入力ＯＢ
ＦＩＦＯバッファは決してオーバーランされない。
【００４２】更に、ＯＢ専用カスケードＩ／Ｏポートに
おける出力ＯＢ ＦＩＦＯバッファのオーバーランを防
ぐために、出力ＯＢ ＦＩＦＯバッファはその状態が満
杯のときにＯＢバスサイクルを拒否することができる。
それによって、出力ＯＢ ＦＩＦＯバッファがオーバー
ランする可能性（ポテンシャル）を取り除いている。当
該ＯＢサイクルが拒否されるならば、ＯＢバスサイクル
を開始したＩ／Ｏポートにおける入力ポートロジックは
サイクルを終了し、入力ＯＢ ＦＩＦＯバッファにＯＢ
フレームを保持する。Ｉ／Ｏポートへ接続されたサブシ
ステムが送信又は受信できるＯＢフレームの最大数を保
持するようにバッファが設計されているために、この内
部ＦＩＦＯバッファもまたオーバーランされない。
おける出力ＯＢ ＦＩＦＯバッファのオーバーランを防
ぐために、出力ＯＢ ＦＩＦＯバッファはその状態が満
杯のときにＯＢバスサイクルを拒否することができる。
それによって、出力ＯＢ ＦＩＦＯバッファがオーバー
ランする可能性（ポテンシャル）を取り除いている。当
該ＯＢサイクルが拒否されるならば、ＯＢバスサイクル
を開始したＩ／Ｏポートにおける入力ポートロジックは
サイクルを終了し、入力ＯＢ ＦＩＦＯバッファにＯＢ
フレームを保持する。Ｉ／Ｏポートへ接続されたサブシ
ステムが送信又は受信できるＯＢフレームの最大数を保
持するようにバッファが設計されているために、この内
部ＦＩＦＯバッファもまたオーバーランされない。
【００４３】特に、ＯＢバスは "OB REJECT (OB 拒否)"
と称される信号を含む。ＯＢカスケード専用Ｉ／Ｏポー
トの出力ＯＢ ＦＩＦＯバッファが満杯で、ＯＢバスサ
イクルがＯＢメッセージをＩ／Ｏポートへ送信しようと
試みるもう１つのＩ／Ｏポートから生じるならば、ＯＢ
専用カスケードＩ／Ｏポートは"OB REJECT" 信号を作動
する。ＯＢバスサイクルを開始するＩ／Ｏポートはこの
信号を認識し、ＯＢバスサイクルを終了して、入力ＯＢ
ＦＩＦＯバッファにＯＢメッセージを保持する。次
に、Ｉ／Ｏポートは、ＯＢ専用カスケードＩ／Ｏポート
がＯＢメッセージをついに受信するまで、ＯＢバスで調
停し続け、ＯＢメッセージの伝送を繰り返し試みる。
と称される信号を含む。ＯＢカスケード専用Ｉ／Ｏポー
トの出力ＯＢ ＦＩＦＯバッファが満杯で、ＯＢバスサ
イクルがＯＢメッセージをＩ／Ｏポートへ送信しようと
試みるもう１つのＩ／Ｏポートから生じるならば、ＯＢ
専用カスケードＩ／Ｏポートは"OB REJECT" 信号を作動
する。ＯＢバスサイクルを開始するＩ／Ｏポートはこの
信号を認識し、ＯＢバスサイクルを終了して、入力ＯＢ
ＦＩＦＯバッファにＯＢメッセージを保持する。次
に、Ｉ／Ｏポートは、ＯＢ専用カスケードＩ／Ｏポート
がＯＢメッセージをついに受信するまで、ＯＢバスで調
停し続け、ＯＢメッセージの伝送を繰り返し試みる。
【００４４】従って、上述のシンプレックススイッチ１
４は以下の設計構造を提供する。（ｉ）入力ＯＢ ＦＩ
ＦＯバッファがスイッチ同士の間のインタフェースから
ＯＢフレームを受信できるよりも速くＯＢバスへのＯＢ
フレームの送信を可能にすることによって、ＯＢ専用カ
スケードＩ／Ｏポートにおける入力ＯＢ ＦＩＦＯバッ
ファのオーバーランを防ぐ。（ｉｉ）出力ＯＢ ＦＩＦ
Ｏバッファはそのバッファの状態が満杯のときにＯＢバ
スサイクルを拒否できることによって、出力ＯＢ ＦＩ
ＦＯバッファのオーバーランを防ぐ。この好ましい設計
構造は、モジュールの入力ＯＢ ＦＩＦＯバッファ３２
及び出力ＯＢ ＦＩＦＯバッファ３６のサイズを大きく
せずに、カスケード構成において作動するＰＩＯモジュ
ール２２で制御されたメッセージフローを許容する。従
って、スイッチと対応するＩ／Ｏポートは、カスケード
構成で作動するＩ／Ｏポートにおいて拡張されたバッフ
ァサイズを特に設計せず、サブシステムが接続された構
成、或いは、カスケード構成で用いられてもよい。
４は以下の設計構造を提供する。（ｉ）入力ＯＢ ＦＩ
ＦＯバッファがスイッチ同士の間のインタフェースから
ＯＢフレームを受信できるよりも速くＯＢバスへのＯＢ
フレームの送信を可能にすることによって、ＯＢ専用カ
スケードＩ／Ｏポートにおける入力ＯＢ ＦＩＦＯバッ
ファのオーバーランを防ぐ。（ｉｉ）出力ＯＢ ＦＩＦ
Ｏバッファはそのバッファの状態が満杯のときにＯＢバ
スサイクルを拒否できることによって、出力ＯＢ ＦＩ
ＦＯバッファのオーバーランを防ぐ。この好ましい設計
構造は、モジュールの入力ＯＢ ＦＩＦＯバッファ３２
及び出力ＯＢ ＦＩＦＯバッファ３６のサイズを大きく
せずに、カスケード構成において作動するＰＩＯモジュ
ール２２で制御されたメッセージフローを許容する。従
って、スイッチと対応するＩ／Ｏポートは、カスケード
構成で作動するＩ／Ｏポートにおいて拡張されたバッフ
ァサイズを特に設計せず、サブシステムが接続された構
成、或いは、カスケード構成で用いられてもよい。
【００４５】
【発明の効果】本発明は上記より構成され、スイッチン
グ性能に悪影響を及ぼさず、サブシステムが接続された
Ｉ／Ｏポートにおいてバッファサイズを不必要に大きく
せずに、当該スイッチを設計する構造が提供される。
グ性能に悪影響を及ぼさず、サブシステムが接続された
Ｉ／Ｏポートにおいてバッファサイズを不必要に大きく
せずに、当該スイッチを設計する構造が提供される。
【図１】本発明の原則に従って構成されたシンプレック
ススイッチを含む通信システムのブロック図である。
ススイッチを含む通信システムのブロック図である。
【図２】図１のシンプレックススイッチの内部構造をよ
り詳細に示している。
り詳細に示している。
【図３】図１のシンプレックススイッチの可能なＩ／Ｏ
ポート構成を説明する表である。
ポート構成を説明する表である。
１０ データ通信システム １２ サブシステム １４Ａ，１４Ｂ スイッチ １６ 入力経路 １８ 出力経路 ２０ Ｉ／Ｏポート ２２ ＰＩＯモジュール ２４ ＳＥＭマトリックス ３６ ＣＰバス ２７ ＯＢバス ２８ ＳＥＭデータ入力バス ３０ ＳＥＭデータ出力バス ３２ 入力バッファ ３６ 出力バッファ ４０ 保守マイクロプロセッサ
フロントページの続き (72)発明者 ルーク ルン チャン アメリカ合衆国33433、フロリダ州ボカ ラトン、ラゴ マー サークル 23353 (72)発明者 マルコ モンタルヴォ ハータド アメリカ合衆国33434、フロリダ州ボカ ラトン、ノースウエスト トウェンティー エイト アヴェニュー 4720 (72)発明者 カ ディン グエン アメリカ合衆国33496−2141、フロリダ州 ボカ ラトン、モス ポンド ドライヴ 9988 (72)発明者 ジョーズ ルイス リヴェロ アメリカ合衆国33498、フロリダ州ボカ ラトン、サウス ワンハンドレッドサード トレイル 18360 (72)発明者 ジョーズ ジャクイン ルイズ アメリカ合衆国33433、フロリダ州ボカ ラトン、ウォーク サークル 6320 (72)発明者 ルイス サルセド アメリカ合衆国33445、フロリダ州デルレ イ ビーチ、スプリング ハーバー ドラ イヴ 1595、アパートメント エム (72)発明者 ジョン ジョゼフ キャゾッラ アメリカ合衆国27511、ノースカロライナ 州キャリー、パトリック サークル 1235 エフ
Claims (4)
- 【請求項１】 データ通信システム用のシンプレックス
直列クロスバースイッチであって、 各々が（ｉ）シンプレックス直列クロスバースイッチを
介してデータ及び制御メッセージを他の通信サブシステ
ムへ渡す通信サブシステムか、或いは、（ｉｉ）通信サ
ブシステムへ接続される少なくとも１つのＩ／Ｏポート
を有する第２シンプレックス直列クロスバースイッチ上
のＩ／Ｏポート、へ接続される複数のＩ／Ｏポートを備
え、 前記Ｉ／Ｏポートの各々が、（ｉ）単一のＩ／Ｏポート
が単一のサブシステムへ接続され、単一のＩ／Ｏポート
が接続される単一のサブシステムへ送信され、接続され
る単一のサブシステムから送信されるデータと制御メッ
セージの双方を管理する通信サブシステム、或いは、
（ｉｉ）スイッチ上の一対のＩ／Ｏポートが第２シンプ
レックス直列クロスバースイッチ上の一対の同様に構成
されたＩ／Ｏポートへ接続され、前記一対のＩ／Ｏポー
トの一方がデータを管理し、前記一対のＩ／Ｏポートの
他方が制御メッセージを管理する、第２シンプレックス
直列クロスバースイッチ上のＩ／Ｏポート、へ接続され
るためにＩ／Ｏポートを交互にプログラミングするため
の内部ロジックを有する、 ことより成るシンプレックス直列クロスバースイッチ。 - 【請求項２】 前記シンプレックス直列クロスバースイ
ッチ上の前記Ｉ／Ｏポートの各々が、入力制御メッセー
ジを記憶するための入力バッファと、出力制御メッセー
ジを記憶するための出力バッファを有する、請求項１に
記載のシンプレックス直列クロスバースイッチ。 - 【請求項３】 データ通信システムであって、 第１シンプレックス直列クロスバースイッチが、（ｉ）
第１シンプレックス直列クロスバースイッチを介してデ
ータ及び制御メッセージを他の通信サブシステムへ渡す
通信サブシステムが接続された少なくとも１つのＩ／Ｏ
ポートと、（ｉｉ）第２シンプレックス直列クロスバー
スイッチ上の対応するＩ／Ｏポートが接続される少なく
とも１つのＩ／Ｏポートと、を備え、前記第２シンプレ
ックス直列クロスバースイッチは、前記第２シンプレッ
クス直列クロスバースイッチを介してデータ及び制御メ
ッセージを他の通信サブシステムへ渡す通信サブシステ
ムが接続された少なくとも１つのＩ／Ｏポートを有し、 前記第１シンプレックス直列クロスバースイッチと前記
第２シンプレックス直列クロスバースイッチのそれぞれ
の上の前記Ｉ／Ｏポートの各々が、（ｉ）単一のＩ／Ｏ
ポートが単一のサブシステムへ接続され、単一のＩ／Ｏ
ポートが接続される単一のサブシステムへ送信され、接
続される単一のサブシステムから送信されるデータと制
御メッセージの双方を管理する通信サブシステム、或い
は、（ｉｉ）スイッチ上の一対のＩ／Ｏポートが対応す
る接続されたシンプレックススイッチ上の一対の同様に
構成されたＩ／Ｏポートへ接続され、前記一対のＩ／Ｏ
ポートの一方がデータを管理し、前記一対のＩ／Ｏポー
トの他方が制御メッセージを管理する、対応する接続さ
れたシンプレックススイッチ上のＩ／Ｏポート、へ接続
されるためにＩ／Ｏポートを交互にプログラミングする
ための内部ロジックを有する、 ことより成るデータ通信システム。 - 【請求項４】 前記第１シンプレックス直列クロスバー
スイッチと前記第２シンプレックス直列クロスバースイ
ッチのそれぞれの上の前記Ｉ／Ｏポートの各々が、入力
制御メッセージを記憶するための入力バッファと、出力
制御メッセージを記憶するための出力バッファを有す
る、請求項３に記載のデータ通信システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US008925 | 1993-01-26 | ||
| US08/008,925 US5309426A (en) | 1993-01-26 | 1993-01-26 | High performance cascadable simplex switch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259392A true JPH06259392A (ja) | 1994-09-16 |
Family
ID=21734520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5325037A Pending JPH06259392A (ja) | 1993-01-26 | 1993-12-22 | シンプレックス直列クロスバースイッチ及びデータ通信システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5309426A (ja) |
| EP (1) | EP0609626A3 (ja) |
| JP (1) | JPH06259392A (ja) |
| CA (1) | CA2111783A1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493651A (en) * | 1993-02-16 | 1996-02-20 | International Business Machines Corporation | Method and system for dequeuing connection requests in a simplex switch |
| EP0622739A1 (en) * | 1993-04-29 | 1994-11-02 | International Business Machines Corporation | System for cascading data switches in a communication node |
| JP3290302B2 (ja) * | 1994-06-30 | 2002-06-10 | 富士通株式会社 | データの交換処理方法及び装置 |
| US5857075A (en) * | 1995-01-11 | 1999-01-05 | Sony Corporation | Method and integrated circuit for high-bandwidth network server interfacing to a local area network |
| US6256313B1 (en) | 1995-01-11 | 2001-07-03 | Sony Corporation | Triplet architecture in a multi-port bridge for a local area network |
| US5691984A (en) * | 1995-08-15 | 1997-11-25 | Honeywell Inc. | Compact, adaptable brouting switch |
| US6665733B1 (en) | 1996-12-30 | 2003-12-16 | Hewlett-Packard Development Company, L.P. | Network communication device including bonded ports for increased bandwidth |
| US6115387A (en) * | 1997-02-14 | 2000-09-05 | Advanced Micro Devices, Inc. | Method and apparatus for controlling initiation of transmission of data as a function of received data |
| US6442168B1 (en) | 1997-09-17 | 2002-08-27 | Sony Corporation | High speed bus structure in a multi-port bridge for a local area network |
| US6446173B1 (en) | 1997-09-17 | 2002-09-03 | Sony Corporation | Memory controller in a multi-port bridge for a local area network |
| US6301256B1 (en) * | 1997-09-17 | 2001-10-09 | Sony Corporation | Selection technique for preventing a source port from becoming a destination port in a multi-port bridge for a local area network |
| US6157951A (en) * | 1997-09-17 | 2000-12-05 | Sony Corporation | Dual priority chains for data-communication ports in a multi-port bridge for a local area network |
| US6816490B1 (en) | 1997-09-17 | 2004-11-09 | Sony Corporation | Statistical learning technique in a multi-port bridge for a local area network |
| US6617879B1 (en) | 1997-09-17 | 2003-09-09 | Sony Corporation | Transparently partitioned communication bus for multi-port bridge for a local area network |
| US6381218B1 (en) | 1998-09-11 | 2002-04-30 | Compaq Computer Corporation | Network controller system that uses directed heartbeat packets |
| US6272113B1 (en) | 1998-09-11 | 2001-08-07 | Compaq Computer Corporation | Network controller system that uses multicast heartbeat packets |
| US6229538B1 (en) | 1998-09-11 | 2001-05-08 | Compaq Computer Corporation | Port-centric graphic representations of network controllers |
| US6842104B1 (en) | 1999-03-19 | 2005-01-11 | Matsushita Electric Industrial Co., Ltd. | System lsi and a cross-bus switch apparatus achieved in a plurality of circuits in which two or more pairs of a source apparatus and a destination apparatus are connected simultaneously and buses are wired without concentration |
| US6557070B1 (en) | 2000-06-22 | 2003-04-29 | International Business Machines Corporation | Scalable crossbar switch |
| US6781984B1 (en) | 2000-08-30 | 2004-08-24 | Ciena Corporation | Techniques and architectures for implementing a data skew equalizer for data alignment in a distributed system |
| US6925520B2 (en) * | 2001-05-31 | 2005-08-02 | Sun Microsystems, Inc. | Self-optimizing crossbar switch |
| WO2008033026A1 (en) * | 2006-09-15 | 2008-03-20 | Telefonaktiebolaget Lm Ericsson (Publ) | Subscriber barring of telemarketing |
| US20090010187A1 (en) * | 2007-07-06 | 2009-01-08 | Somesh Agarwal | System and Method for an Adaptive Access Point Mode |
| US20100325327A1 (en) * | 2009-06-17 | 2010-12-23 | Freescale Semiconductor, Inc. | Programmable arbitration device and method therefor |
| US9904646B2 (en) * | 2011-09-27 | 2018-02-27 | Microchip Technology Incorporated | Virtual general purpose input/output for a microcontroller |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4331835A (en) * | 1980-10-29 | 1982-05-25 | Siemens Corporation | Interface unit for a modular telecommunication system |
| US4679191A (en) * | 1983-05-04 | 1987-07-07 | Cxc Corporation | Variable bandwidth switching system |
| US4752777A (en) * | 1985-03-18 | 1988-06-21 | International Business Machines Corporation | Delta network of a cross-point switch |
| US4975695A (en) * | 1987-10-01 | 1990-12-04 | Data General Corporation | High speed communication processing system |
| US4922486A (en) * | 1988-03-31 | 1990-05-01 | American Telephone And Telegraph Company | User to network interface protocol for packet communications networks |
| US4875206A (en) * | 1988-03-31 | 1989-10-17 | American Telephone And Telegraph Comopany, At&T Bell Laboratories | High bandwidth interleaved buffer memory and control |
| US4914429A (en) * | 1988-12-09 | 1990-04-03 | Transwitch Corp. | Switch components and multiple data rate non-blocking switch network utilizing the same |
| US4968977A (en) * | 1989-02-03 | 1990-11-06 | Digital Equipment Corporation | Modular crossbar interconnection metwork for data transactions between system units in a multi-processor system |
| US4965798A (en) * | 1989-02-09 | 1990-10-23 | Data General Corporation | Apparatus for flexibly allocating bandwidth for a point-to-point, serial, bidirectional communication path |
| US5051984A (en) * | 1989-02-09 | 1991-09-24 | Data General Corporation | Methods for flexibly allocating bandwidth for a point-to-point serial, bidirectional communication path |
| US5051982A (en) * | 1989-07-27 | 1991-09-24 | Data General Corporation | Methods and apparatus for implementing switched virtual connections (SVCs) in a digital communications switching system |
| US5123011A (en) * | 1989-09-27 | 1992-06-16 | General Electric Company | Modular multistage switch for a parallel computing system |
| US5005171A (en) * | 1990-01-09 | 1991-04-02 | At&T Bell Laboratories | Telecommunication transmission format suited for network-independent timing environments |
-
1993
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