JPH06259034A - ディスプレイパネルの中間調画像表示方法 - Google Patents
ディスプレイパネルの中間調画像表示方法Info
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Abstract
(57)【要約】
【目的】 ＡＰＬ（平均映像レベル）の小さい暗い画面
でも、コントラスト比が低下するのを防止し、ＡＰＬの
大、小時の消費電力の差を小さくすること。 【構成】 各画素についての１フィールド表示期間を表
示階調のビット数Ｎのサブフィールド期間に時分割し、
各サブフィールド期間の表示パルス数に重み付けをして
中間調画像を表示する方法において、ＡＰＬの大きさで
表示画像の明るさを３段階に区分し、表示画像が明るく
なるほど表示階調数が多くなるように、表示画像の明る
さの段階に応じてＮの数を切り換える。ＡＰＬが１０％
未満のときは、図の変換パターンに示すように最大表
示パルス数が５１２の８ビット階調用の信号を輝度の大
きい最大表示パルス数が８９６の６ビット階調用の信号
にレベル変換し、ＡＰＬが１０％以上２５％未満のとき
は、変換パターンに示すように最大表示パルス数が６
４０の７ビット階調用の信号にレベル変換する。
でも、コントラスト比が低下するのを防止し、ＡＰＬの
大、小時の消費電力の差を小さくすること。 【構成】 各画素についての１フィールド表示期間を表
示階調のビット数Ｎのサブフィールド期間に時分割し、
各サブフィールド期間の表示パルス数に重み付けをして
中間調画像を表示する方法において、ＡＰＬの大きさで
表示画像の明るさを３段階に区分し、表示画像が明るく
なるほど表示階調数が多くなるように、表示画像の明る
さの段階に応じてＮの数を切り換える。ＡＰＬが１０％
未満のときは、図の変換パターンに示すように最大表
示パルス数が５１２の８ビット階調用の信号を輝度の大
きい最大表示パルス数が８９６の６ビット階調用の信号
にレベル変換し、ＡＰＬが１０％以上２５％未満のとき
は、変換パターンに示すように最大表示パルス数が６
４０の７ビット階調用の信号にレベル変換する。
Description
【０００１】
【産業上の利用分野】本発明は、プラズマディスプレイ
パネル（以下単にＰＤＰと記述する）や液晶ディスプレ
イパネル（以下単にＬＣＤと記述する）のようなディス
プレイパネルにおいて、各画素についての１画面表示期
間（例えば１フィールド表示期間または１フレーム表示
期間）を表示階調に対応したビット数Ｎ（Ｎは２以上の
整数）の表示期間（例えばサブフィールド期間）に時分
割し、各分割表示期間の表示パルス数に各ビットに対応
した重み付けをすることによってビデオ信号の中間調画
像を表示する方法に関するものである。
パネル（以下単にＰＤＰと記述する）や液晶ディスプレ
イパネル（以下単にＬＣＤと記述する）のようなディス
プレイパネルにおいて、各画素についての１画面表示期
間（例えば１フィールド表示期間または１フレーム表示
期間）を表示階調に対応したビット数Ｎ（Ｎは２以上の
整数）の表示期間（例えばサブフィールド期間）に時分
割し、各分割表示期間の表示パルス数に各ビットに対応
した重み付けをすることによってビデオ信号の中間調画
像を表示する方法に関するものである。
【０００２】
【従来の技術】従来、この種の中間調画像表示方法に
は、ＪＡＰＡＮ ＤＩＳＰＬＡＹ’９２の６０５から６
０８までに「Ｓ１６-２ Ａ Ｆｕｌｌ Ｃｏｌｏｒ
ＡＣ Ｐｌａｓｍａ ｗｉｔｈ ２５６ Ｇｒａｙ Ｓ
ｃａｌｅ」として記載された方法が知られていた。
は、ＪＡＰＡＮ ＤＩＳＰＬＡＹ’９２の６０５から６
０８までに「Ｓ１６-２ Ａ Ｆｕｌｌ Ｃｏｌｏｒ
ＡＣ Ｐｌａｓｍａ ｗｉｔｈ ２５６ Ｇｒａｙ Ｓ
ｃａｌｅ」として記載された方法が知られていた。
【０００３】すなわち、８ビット、２５６階調で中間調
を表示の場合には、図３の（ａ）、（ｂ）に示すよう
に、各画素についての１フィールド表示期間１Ｆ（例え
ば約１６．６ｍｓ）を８つのサブフィールド期間ＳＦ１
〜ＳＦ８に時分割し、各サブフィールド期間ＳＦ１、
…、ＳＦ８をさらにアドレス期間ＡＰと表示期間ＳＰに
時分割し、この表示期間ＳＰに１：２：４：８：…：１
２８の比率の重み付けをする。
を表示の場合には、図３の（ａ）、（ｂ）に示すよう
に、各画素についての１フィールド表示期間１Ｆ（例え
ば約１６．６ｍｓ）を８つのサブフィールド期間ＳＦ１
〜ＳＦ８に時分割し、各サブフィールド期間ＳＦ１、
…、ＳＦ８をさらにアドレス期間ＡＰと表示期間ＳＰに
時分割し、この表示期間ＳＰに１：２：４：８：…：１
２８の比率の重み付けをする。
【０００４】例えば、サブフィールド期間ＳＦ１の表示
期間ＳＰに２個の表示パルスを割り当てたとすると、サ
ブフィールド期間ＳＦ３、ＳＦ８の表示期間ＳＰには８
（＝２×４）、２５６（＝２×１２８）個の表示パルス
を割り当てる。また、アドレス期間ＡＰはサブフィール
ド期間ＳＦ１、…、ＳＦ８に関係なく一定（例えば１．
５ｍｓ）で、ディスプレイパネルによって決まり、ステ
ップ１、２、３、４の期間からなる。
期間ＳＰに２個の表示パルスを割り当てたとすると、サ
ブフィールド期間ＳＦ３、ＳＦ８の表示期間ＳＰには８
（＝２×４）、２５６（＝２×１２８）個の表示パルス
を割り当てる。また、アドレス期間ＡＰはサブフィール
ド期間ＳＦ１、…、ＳＦ８に関係なく一定（例えば１．
５ｍｓ）で、ディスプレイパネルによって決まり、ステ
ップ１、２、３、４の期間からなる。
【０００５】ステップ１の期間では、直前の表示期間の
影響を排除して全ての放電ドットを同じ状態にするため
に、ドットマトリックス型のＰＤＰのＸ Ｓｕｓｔａｉ
ｎ電極に消去パルスが加えられる。ステップ２の期間で
は、前記ＰＤＰのＸ Ｓｕｓｔａｉｎ電極とＹ１、Ｙ
２、…、Ｙ４８０ Ｓｕｓｔａｉｎ電極の間に書き込み
パルスを加え、０Ｖに維持されているアドレス電極によ
って螢光体の表面にイオンの一部が積み重ねられる。ス
テップ３の期間では、壁電荷を除去するためにＸＳｕｓ
ｔａｉｎ電極に消去パルスが加えられる。ステップ４の
期間では、前記ＰＤＰのアドレス電極にスキャンパルス
が加えられる。
影響を排除して全ての放電ドットを同じ状態にするため
に、ドットマトリックス型のＰＤＰのＸ Ｓｕｓｔａｉ
ｎ電極に消去パルスが加えられる。ステップ２の期間で
は、前記ＰＤＰのＸ Ｓｕｓｔａｉｎ電極とＹ１、Ｙ
２、…、Ｙ４８０ Ｓｕｓｔａｉｎ電極の間に書き込み
パルスを加え、０Ｖに維持されているアドレス電極によ
って螢光体の表面にイオンの一部が積み重ねられる。ス
テップ３の期間では、壁電荷を除去するためにＸＳｕｓ
ｔａｉｎ電極に消去パルスが加えられる。ステップ４の
期間では、前記ＰＤＰのアドレス電極にスキャンパルス
が加えられる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の中間調画像表示方法では、表示階調を多くする
ために時分割するサブフィールド期間の数を多くする
と、これに伴ってアドレス期間ＡＰの数が多くなって表
示期間ＳＰが短くなり（表示パルス数が少なくなり）、
表示輝度の最大値が小さくなる。
た従来の中間調画像表示方法では、表示階調を多くする
ために時分割するサブフィールド期間の数を多くする
と、これに伴ってアドレス期間ＡＰの数が多くなって表
示期間ＳＰが短くなり（表示パルス数が少なくなり）、
表示輝度の最大値が小さくなる。
【０００７】このため、ビデオ信号のＡＰＬ（平均映像
レベル）が小さくなる暗い画面では、コントラスト比が
低下し表示画質が劣化するという問題点があった。ま
た、ディスプレイパネル（例えばＰＤＰ）では、ＡＰＬ
の大きいときと小さいときの消費電力の差が大きく、電
源の負担が大きくなるという問題点があった。
レベル）が小さくなる暗い画面では、コントラスト比が
低下し表示画質が劣化するという問題点があった。ま
た、ディスプレイパネル（例えばＰＤＰ）では、ＡＰＬ
の大きいときと小さいときの消費電力の差が大きく、電
源の負担が大きくなるという問題点があった。
【０００８】本発明は上述の問題点に鑑みなされたもの
で、ビデオ信号のＡＰＬが小さくなる暗い画面でも、コ
ントラスト比が低下するのを防止して表示画質を改善す
ることができ、ＡＰＬの大きいときと小さいときの消費
電力の差を小さくすることができる、ディスプレイパネ
ルの中間調画像表示方法を提供することを目的とするも
のである。
で、ビデオ信号のＡＰＬが小さくなる暗い画面でも、コ
ントラスト比が低下するのを防止して表示画質を改善す
ることができ、ＡＰＬの大きいときと小さいときの消費
電力の差を小さくすることができる、ディスプレイパネ
ルの中間調画像表示方法を提供することを目的とするも
のである。
【０００９】
【課題を解決するための手段】本発明は、ディスプレイ
パネルの各画素についての１画面表示期間を表示階調に
対応したビット数Ｎ（Ｎは２以上の整数）の表示期間に
時分割し、各分割表示期間の表示パルス数に各ビットに
対応した重み付けをすることによってビデオ信号の中間
調画像を表示する方法において、前記ビデオ信号のＡＰ
Ｌ（平均映像レベル）を設定レベルと比較することによ
って表示画像の明るさをｍ段階（ｍは２以上の整数）に
区分し、表示画像の明るさが明るくなるほど表示階調数
が多くなるように、表示画像の明るさの段階に応じて前
記分割数Ｎの数を切り換えて中間調画像を表示するよう
にしたことを特徴とするものである。
パネルの各画素についての１画面表示期間を表示階調に
対応したビット数Ｎ（Ｎは２以上の整数）の表示期間に
時分割し、各分割表示期間の表示パルス数に各ビットに
対応した重み付けをすることによってビデオ信号の中間
調画像を表示する方法において、前記ビデオ信号のＡＰ
Ｌ（平均映像レベル）を設定レベルと比較することによ
って表示画像の明るさをｍ段階（ｍは２以上の整数）に
区分し、表示画像の明るさが明るくなるほど表示階調数
が多くなるように、表示画像の明るさの段階に応じて前
記分割数Ｎの数を切り換えて中間調画像を表示するよう
にしたことを特徴とするものである。
【００１０】
【作用】ビデオ信号のＡＰＬを設定レベルと比較するこ
とによって表示画像の明るさがｍ段階（例えば３段階）
に区分される。この区分されたｍ段階の表示画像の明る
さに対応して、１画面表示期間（例えば１フィールド表
示期間）の分割数（例えばサブフィールド数）Ｎの数
が、表示画像の明るさが明るいほど表示階調が多くなる
（例えば表示階調が６４、１２８、２５６となる）よう
に、例えばＮ1（例えば６）、Ｎ2（例えば７）、Ｎ
3（例えば８）と切り換えられる。
とによって表示画像の明るさがｍ段階（例えば３段階）
に区分される。この区分されたｍ段階の表示画像の明る
さに対応して、１画面表示期間（例えば１フィールド表
示期間）の分割数（例えばサブフィールド数）Ｎの数
が、表示画像の明るさが明るいほど表示階調が多くなる
（例えば表示階調が６４、１２８、２５６となる）よう
に、例えばＮ1（例えば６）、Ｎ2（例えば７）、Ｎ
3（例えば８）と切り換えられる。
【００１１】このため、ＡＰＬが小さくなる暗い画面で
は、分割数（例えばサブフィールド数）Ｎの数が小さく
なる方向へ（例えば８から６へ）切り換わるので、アド
レス期間ＡＰの数が少なくなって表示期間が長くなり
（表示パルス数が多くなり）、表示輝度の最大値が小さ
くならず、コントラスト比が低下しない。
は、分割数（例えばサブフィールド数）Ｎの数が小さく
なる方向へ（例えば８から６へ）切り換わるので、アド
レス期間ＡＰの数が少なくなって表示期間が長くなり
（表示パルス数が多くなり）、表示輝度の最大値が小さ
くならず、コントラスト比が低下しない。
【００１２】
【実施例】以下、本発明による中間調画像表示方法の一
実施例を図１および図２を用いて説明する。図１は本発
明方法を実施する装置の要部の概略構成を示すものであ
る。図１の（ａ）において、Ｒ、Ｇ、Ｂ信号はビデオ信
号としての赤、緑、青の８ビット階調（２５６階調）の
ディジタル信号を表わす。１０はγ補正・レベル変換回
路で、このγ補正・レベル変換回路１０は、後述する制
御回路２０からの制御信号に基づいて、Ｒ、Ｇ、Ｂ信号
のγ補正およびレベル変換を行なうように構成されてい
る。
実施例を図１および図２を用いて説明する。図１は本発
明方法を実施する装置の要部の概略構成を示すものであ
る。図１の（ａ）において、Ｒ、Ｇ、Ｂ信号はビデオ信
号としての赤、緑、青の８ビット階調（２５６階調）の
ディジタル信号を表わす。１０はγ補正・レベル変換回
路で、このγ補正・レベル変換回路１０は、後述する制
御回路２０からの制御信号に基づいて、Ｒ、Ｇ、Ｂ信号
のγ補正およびレベル変換を行なうように構成されてい
る。
【００１３】前記γ補正・レベル変換回路１０の出力側
には、フィールドメモリ１２、ＰＤＰドライバ１４およ
びディスプレイパネルの一例としてのドットマトリック
ス型のＰＤＰ１６が順次結合している。Ｙ信号は輝度信
号で、この輝度信号Ｙは例えばＲ、Ｇ、Ｂ信号に基づい
て作成される。１８は積分回路で、この積分回路１８は
Ｙ信号を積分することによってＡＰＬ（平均映像レベ
ル）を出力するように構成されている。
には、フィールドメモリ１２、ＰＤＰドライバ１４およ
びディスプレイパネルの一例としてのドットマトリック
ス型のＰＤＰ１６が順次結合している。Ｙ信号は輝度信
号で、この輝度信号Ｙは例えばＲ、Ｇ、Ｂ信号に基づい
て作成される。１８は積分回路で、この積分回路１８は
Ｙ信号を積分することによってＡＰＬ（平均映像レベ
ル）を出力するように構成されている。
【００１４】２０は制御回路で、この制御回路２０は、
前記積分回路１８からのＡＰＬを予め設定された設定レ
ベルと比較することによって表示画像の明るさを大きく
３段階に区分し、対応した制御信号、、を後述す
る表示タイミング信号出力回路２２に出力するととも
に、この３段階のそれぞれをさらに３段階に区分し、対
応した制御信号ｌ、ｍ、ｈ、ｌ、ｍ、ｈ、
ｌ、ｍ、ｈを前記γ補正・レベル変換回路１０に
出力するように構成されている。
前記積分回路１８からのＡＰＬを予め設定された設定レ
ベルと比較することによって表示画像の明るさを大きく
３段階に区分し、対応した制御信号、、を後述す
る表示タイミング信号出力回路２２に出力するととも
に、この３段階のそれぞれをさらに３段階に区分し、対
応した制御信号ｌ、ｍ、ｈ、ｌ、ｍ、ｈ、
ｌ、ｍ、ｈを前記γ補正・レベル変換回路１０に
出力するように構成されている。
【００１５】すなわち、前記制御回路２０は、前記積分
回路１８からのＡＰＬが、１０％未満の範囲内の低（例
えば３．５％未満）、中（例えば３．５％以上７％未
満）、高（例えば７％以上１０％未満）のときは、それ
ぞれ制御信号ｌ、ｍ、ｈを出力し、１０％以上２
５％未満の範囲内の低（例えば１０％以上１５％未
満）、中（例えば１５％以上２０％未満）、高（例えば
２０％以上２５％未満）のときは、それぞれ制御信号
ｌ、ｍ、ｈを出力し、２５％以上の範囲内の低（例
えば２５％以上５０％未満）、中（例えば５０％以上７
５％未満）、高（例えば７５％以上）のときは、それぞ
れ制御信号ｌ、ｍ、ｈを出力するように構成され
ている。
回路１８からのＡＰＬが、１０％未満の範囲内の低（例
えば３．５％未満）、中（例えば３．５％以上７％未
満）、高（例えば７％以上１０％未満）のときは、それ
ぞれ制御信号ｌ、ｍ、ｈを出力し、１０％以上２
５％未満の範囲内の低（例えば１０％以上１５％未
満）、中（例えば１５％以上２０％未満）、高（例えば
２０％以上２５％未満）のときは、それぞれ制御信号
ｌ、ｍ、ｈを出力し、２５％以上の範囲内の低（例
えば２５％以上５０％未満）、中（例えば５０％以上７
５％未満）、高（例えば７５％以上）のときは、それぞ
れ制御信号ｌ、ｍ、ｈを出力するように構成され
ている。
【００１６】そして、前記γ補正・レベル変換回路１０
は、前記制御回路２０からの制御信号ｌ、ｍ、ｈ
に基づいて、図１の（ｂ）の変換パターンｌ、ｍ、
ｈに示すように、入力した８ビット階調用のＲ、Ｇ、
Ｂ信号をγ補正（明るさの非線形性の補正）するととも
に６ビット階調用のＲ、Ｇ、Ｂ信号にレベル変換して出
力するように構成されている。
は、前記制御回路２０からの制御信号ｌ、ｍ、ｈ
に基づいて、図１の（ｂ）の変換パターンｌ、ｍ、
ｈに示すように、入力した８ビット階調用のＲ、Ｇ、
Ｂ信号をγ補正（明るさの非線形性の補正）するととも
に６ビット階調用のＲ、Ｇ、Ｂ信号にレベル変換して出
力するように構成されている。
【００１７】また、前記γ補正・レベル変換回路１０
は、前記制御回路２０からの制御信号ｌ、ｍ、ｈ
又は制御信号ｌ、ｍ、ｈに基づいて、図１の
（ｂ）の変換パターンｌ、ｍ、ｈ又はｌ、
ｍ、ｈに示すように、入力した８ビット階調用のＲ、
Ｇ、Ｂ信号をγ補正するとともに７ビット階調用又は８
ビット階調用のＲ、Ｇ、Ｂ信号にレベル変換して出力す
るように構成されている。
は、前記制御回路２０からの制御信号ｌ、ｍ、ｈ
又は制御信号ｌ、ｍ、ｈに基づいて、図１の
（ｂ）の変換パターンｌ、ｍ、ｈ又はｌ、
ｍ、ｈに示すように、入力した８ビット階調用のＲ、
Ｇ、Ｂ信号をγ補正するとともに７ビット階調用又は８
ビット階調用のＲ、Ｇ、Ｂ信号にレベル変換して出力す
るように構成されている。
【００１８】２２は表示タイミング信号出力回路で、こ
の表示タイミング信号出力回路２２は、サブフィールド
数カウンタ２４と表示パルス数カウンタ２６とを主体に
構成され、前記制御回路２０からの制御信号、、
に基づいて、図２の（ａ）、（ｂ）、（ｃ）に示すよう
なタイミングで、表示タイミングパルス、、を表
示制御回路２８に出力するように構成されている。
の表示タイミング信号出力回路２２は、サブフィールド
数カウンタ２４と表示パルス数カウンタ２６とを主体に
構成され、前記制御回路２０からの制御信号、、
に基づいて、図２の（ａ）、（ｂ）、（ｃ）に示すよう
なタイミングで、表示タイミングパルス、、を表
示制御回路２８に出力するように構成されている。
【００１９】すなわち、前記サブフィールド数カウンタ
２４は前記制御回路２０からの制御信号、、に基
づいてサブフィールド数６、７、８に対応したパルスを
出力し、前記表示パルス数カウンタ２６は前記サブフィ
ールド数カウンタ２４からの出力信号に基づいて６、
７、８ビット階調に対応した数の表示パルスを前記表示
制御回路２８に出力するとともに、キャリー出力をリセ
ット信号として前記サブフィールド数カウンタ２４に出
力するように構成されている。
２４は前記制御回路２０からの制御信号、、に基
づいてサブフィールド数６、７、８に対応したパルスを
出力し、前記表示パルス数カウンタ２６は前記サブフィ
ールド数カウンタ２４からの出力信号に基づいて６、
７、８ビット階調に対応した数の表示パルスを前記表示
制御回路２８に出力するとともに、キャリー出力をリセ
ット信号として前記サブフィールド数カウンタ２４に出
力するように構成されている。
【００２０】前記表示制御回路２８は、前記表示タイミ
ング信号出力回路２２からの表示タイミングパルス、
、に基づいて、前記フィールドメモリ１２に書き込
む表示データを６、７、８ビット階調のデータに制御す
るように構成されている。
ング信号出力回路２２からの表示タイミングパルス、
、に基づいて、前記フィールドメモリ１２に書き込
む表示データを６、７、８ビット階調のデータに制御す
るように構成されている。
【００２１】前記表示タイミングパルスの表示タイミ
ングは、図２の（ａ）に示すように、１Ｆ（１フィール
ド表示期間）を６のサブフィールド期間ＳＦ１〜ＳＦ６
に時分割し、各サブフィールド期間ＳＦ１、ＳＦ２、Ｓ
Ｆ３、…、ＳＦ６をさらにＡＰ（アドレス期間）とＳＰ
１（表示期間１）、ＡＰとＳＰ２、ＡＰとＳＰ３、…、
ＡＰとＳＰ６に時分割し、これらの表示期間ＳＰ１、Ｓ
Ｐ２、ＳＰ３、…、ＳＰ６に１４、２８、５６、…、４
４８個の表示パルスを割り当て、１：２：４：…：３２
の比率の重み付けをする。この表示パルスの数は、説明
の便宜上、前記ＰＤＰ１６で固有に決まるＡＰと表示パ
ルスの周期をそれぞれ１．５ｍｓと７．５μｓとし、１
Ｆを１６ｍｓとして決めている。
ングは、図２の（ａ）に示すように、１Ｆ（１フィール
ド表示期間）を６のサブフィールド期間ＳＦ１〜ＳＦ６
に時分割し、各サブフィールド期間ＳＦ１、ＳＦ２、Ｓ
Ｆ３、…、ＳＦ６をさらにＡＰ（アドレス期間）とＳＰ
１（表示期間１）、ＡＰとＳＰ２、ＡＰとＳＰ３、…、
ＡＰとＳＰ６に時分割し、これらの表示期間ＳＰ１、Ｓ
Ｐ２、ＳＰ３、…、ＳＰ６に１４、２８、５６、…、４
４８個の表示パルスを割り当て、１：２：４：…：３２
の比率の重み付けをする。この表示パルスの数は、説明
の便宜上、前記ＰＤＰ１６で固有に決まるＡＰと表示パ
ルスの周期をそれぞれ１．５ｍｓと７．５μｓとし、１
Ｆを１６ｍｓとして決めている。
【００２２】すなわち、１Ｆが６のＳＦに時分割されて
いるので、１Ｆ内のアドレス期間は９ｍｓ（＝１．５ｍ
ｓ×６）となり、１Ｆ内の表示期間は７ｍｓ（＝１６ｍ
ｓ−９ｍｓ）となる。このため、この７ｍｓの表示期間
内で６４（６ビット）の重み付けをするときの単位の重
みの表示パルス数は１４（＝７×１０００／６４／７．
５）となる。なお、ＡＰは、図３の（ｂ）で説明した従
来例と同様に、ステップ１、２、３、４の期間からなっ
ている。
いるので、１Ｆ内のアドレス期間は９ｍｓ（＝１．５ｍ
ｓ×６）となり、１Ｆ内の表示期間は７ｍｓ（＝１６ｍ
ｓ−９ｍｓ）となる。このため、この７ｍｓの表示期間
内で６４（６ビット）の重み付けをするときの単位の重
みの表示パルス数は１４（＝７×１０００／６４／７．
５）となる。なお、ＡＰは、図３の（ｂ）で説明した従
来例と同様に、ステップ１、２、３、４の期間からなっ
ている。
【００２３】前記表示タイミングパルスの表示タイミ
ングは、図２の（ｂ）に示すように、１Ｆを７のサブフ
ィールド期間ＳＦ１〜ＳＦ７に時分割し、各サブフィー
ルド期間ＳＦ１、ＳＦ２、ＳＦ３、…、ＳＦ７の表示期
間ＳＰ１、ＳＰ２、ＳＰ３、…、ＳＰ７に５、１０、２
０、…、３２０の表示パルスを割り当て、１：２：４：
…：６４の比率の重み付けをする。この表示パルスの数
は次のように決められる。
ングは、図２の（ｂ）に示すように、１Ｆを７のサブフ
ィールド期間ＳＦ１〜ＳＦ７に時分割し、各サブフィー
ルド期間ＳＦ１、ＳＦ２、ＳＦ３、…、ＳＦ７の表示期
間ＳＰ１、ＳＰ２、ＳＰ３、…、ＳＰ７に５、１０、２
０、…、３２０の表示パルスを割り当て、１：２：４：
…：６４の比率の重み付けをする。この表示パルスの数
は次のように決められる。
【００２４】すなわち、１Ｆが７のＳＦに時分割されて
いるので、１Ｆ内のアドレス期間は１０．５ｍｓ（＝
１．５ｍｓ×７）となり、１Ｆ内の表示期間は５．５ｍ
ｓ（＝１６ｍｓ−１０．５ｍｓ）となる。このため、こ
の５．５ｍｓの表示期間内で１２８（７ビット）の重み
付けをするときの単位の重みの表示パルス数は５（＝
５．５×１０００／１２８／７．５）となる。
いるので、１Ｆ内のアドレス期間は１０．５ｍｓ（＝
１．５ｍｓ×７）となり、１Ｆ内の表示期間は５．５ｍ
ｓ（＝１６ｍｓ−１０．５ｍｓ）となる。このため、こ
の５．５ｍｓの表示期間内で１２８（７ビット）の重み
付けをするときの単位の重みの表示パルス数は５（＝
５．５×１０００／１２８／７．５）となる。
【００２５】前記表示タイミングパルスの表示タイミ
ングは、図２の（ｃ）に示すように（図３の（ａ）とほ
ぼ同様に）、１Ｆを８のサブフィールド期間ＳＦ１〜Ｓ
Ｆ８に時分割し、各サブフィールド期間ＳＦ１、ＳＦ
２、ＳＦ３、…、ＳＦ８の表示期間ＳＰ１、ＳＰ２、Ｓ
Ｐ３、…、ＳＰ８に２、４、８、…、２５６の表示パル
スを割り当て、１：２：４：…：１２８の比率の重み付
けをする。この表示パルスの数は次のように決められ
る。
ングは、図２の（ｃ）に示すように（図３の（ａ）とほ
ぼ同様に）、１Ｆを８のサブフィールド期間ＳＦ１〜Ｓ
Ｆ８に時分割し、各サブフィールド期間ＳＦ１、ＳＦ
２、ＳＦ３、…、ＳＦ８の表示期間ＳＰ１、ＳＰ２、Ｓ
Ｐ３、…、ＳＰ８に２、４、８、…、２５６の表示パル
スを割り当て、１：２：４：…：１２８の比率の重み付
けをする。この表示パルスの数は次のように決められ
る。
【００２６】すなわち、１Ｆが８のＳＦに時分割されて
いるので、１Ｆ内のアドレス期間は１２ｍｓ（＝１．５
ｍｓ×８）となり、１Ｆ内の表示期間は４ｍｓ（＝１６
ｍｓ−１２ｍｓ）となる。このため、この４ｍｓの表示
期間内で２５６（８ビット）の重み付けをするときの単
位の重みの表示パルス数は２（＝４×１０００／２５６
／７．５）となる。
いるので、１Ｆ内のアドレス期間は１２ｍｓ（＝１．５
ｍｓ×８）となり、１Ｆ内の表示期間は４ｍｓ（＝１６
ｍｓ−１２ｍｓ）となる。このため、この４ｍｓの表示
期間内で２５６（８ビット）の重み付けをするときの単
位の重みの表示パルス数は２（＝４×１０００／２５６
／７．５）となる。
【００２７】つぎに、前記実施例の作用を説明する。 （イ）積分回路１８はＹ信号を積分することによってＡ
ＰＬを出力し、制御回路２０は、このＡＰＬを予め設定
した設定レベルと比較することによって、表示画像の明
るさに対応した制御信号ｌ、ｍ、ｈ、ｌ、
ｍ、ｈ、ｌ、ｍ、ｈをγ補正・レベル変換回路
１０に出力するとともに、制御信号、、を表示タ
イミング信号出力回路２２に出力する。
ＰＬを出力し、制御回路２０は、このＡＰＬを予め設定
した設定レベルと比較することによって、表示画像の明
るさに対応した制御信号ｌ、ｍ、ｈ、ｌ、
ｍ、ｈ、ｌ、ｍ、ｈをγ補正・レベル変換回路
１０に出力するとともに、制御信号、、を表示タ
イミング信号出力回路２２に出力する。
【００２８】（ロ）γ補正・レベル変換回路１０は、制
御回路２０からの制御信号ｌ、ｍ、ｈ、ｌ、
ｍ、ｈ、ｌ、ｍ、ｈに基づいて、入力したＲ、
Ｇ、Ｂ信号をγ補正するとともに、輝度レベル変換す
る。すなわち、ＡＰＬが１０％未満の範囲内の低（例え
ば３．５％未満）、中（例えば３．５％以上７％未
満）、高（例えば７％以上１０％未満）のときは、図１
の（ｂ）の変換パターンｌ、ｍ、ｈに示すよう
に、入力した８ビット階調用のＲ、Ｇ、Ｂ信号をγ補正
するとともに６ビット階調用のＲ、Ｇ、Ｂ信号に輝度レ
ベル変換して出力する。
御回路２０からの制御信号ｌ、ｍ、ｈ、ｌ、
ｍ、ｈ、ｌ、ｍ、ｈに基づいて、入力したＲ、
Ｇ、Ｂ信号をγ補正するとともに、輝度レベル変換す
る。すなわち、ＡＰＬが１０％未満の範囲内の低（例え
ば３．５％未満）、中（例えば３．５％以上７％未
満）、高（例えば７％以上１０％未満）のときは、図１
の（ｂ）の変換パターンｌ、ｍ、ｈに示すよう
に、入力した８ビット階調用のＲ、Ｇ、Ｂ信号をγ補正
するとともに６ビット階調用のＲ、Ｇ、Ｂ信号に輝度レ
ベル変換して出力する。
【００２９】そして、ＡＰＬが１０％以上２５％未満の
範囲内の低（例えば１０％以上１５％未満）、中（例え
ば１５％以上２０％未満）、高（例えば２０％以上２５
％未満）のときは、図１の（ｂ）の変換パターンｌ、
ｍ、ｈに示すように、入力した８ビット階調用の
Ｒ、Ｇ、Ｂ信号をγ補正するとともに、７ビット階調用
又は８ビット階調用のＲ、Ｇ、Ｂ信号にレベル変換して
出力する。
範囲内の低（例えば１０％以上１５％未満）、中（例え
ば１５％以上２０％未満）、高（例えば２０％以上２５
％未満）のときは、図１の（ｂ）の変換パターンｌ、
ｍ、ｈに示すように、入力した８ビット階調用の
Ｒ、Ｇ、Ｂ信号をγ補正するとともに、７ビット階調用
又は８ビット階調用のＲ、Ｇ、Ｂ信号にレベル変換して
出力する。
【００３０】また、ＡＰＬが２５％以上の範囲内の低
（例えば２５％以上５０％未満）、中（例えば５０％以
上７５％未満）、高（例えば７５％以上）のときは、図
１の（ｂ）の変換パターンｌ、ｍ、ｈに示すよう
に、入力した８ビット階調用のＲ、Ｇ、Ｂ信号をγ補正
するとともに８ビット階調用のＲ、Ｇ、Ｂ信号にレベル
変換して出力する。
（例えば２５％以上５０％未満）、中（例えば５０％以
上７５％未満）、高（例えば７５％以上）のときは、図
１の（ｂ）の変換パターンｌ、ｍ、ｈに示すよう
に、入力した８ビット階調用のＲ、Ｇ、Ｂ信号をγ補正
するとともに８ビット階調用のＲ、Ｇ、Ｂ信号にレベル
変換して出力する。
【００３１】（ハ）一方、表示タイミング信号出力回路
２２は、制御回路２０からの制御信号、、に基づ
いて図２の（ａ）（ｂ）（ｃ）に示すような表示タイミ
ングを持った表示タイミングパルス、、を表示制
御回路２８に出力する。すなわち、ＡＰＬが１０％未満
のときは、図２の（ａ）に示すような６ビット階調の表
示タイミングを持った、最大表示パルス数８９６の表示
タイミングパルスが表示制御回路２８に入力する。
２２は、制御回路２０からの制御信号、、に基づ
いて図２の（ａ）（ｂ）（ｃ）に示すような表示タイミ
ングを持った表示タイミングパルス、、を表示制
御回路２８に出力する。すなわち、ＡＰＬが１０％未満
のときは、図２の（ａ）に示すような６ビット階調の表
示タイミングを持った、最大表示パルス数８９６の表示
タイミングパルスが表示制御回路２８に入力する。
【００３２】そして、ＡＰＬが１０％以上２５％未満の
ときは、図２の（ｂ）に示すような７ビット階調の表示
タイミングを持った、最大表示パルス数６４０の表示タ
イミングパルスが表示制御回路２８に入力する。ま
た、ＡＰＬが２５％以上のときは、図２の（ｃ）に示す
ような８ビット階調の表示タイミングを持った、最大表
示パルス数５１２の表示タイミングパルスが表示制御
回路２８に入力する。
ときは、図２の（ｂ）に示すような７ビット階調の表示
タイミングを持った、最大表示パルス数６４０の表示タ
イミングパルスが表示制御回路２８に入力する。ま
た、ＡＰＬが２５％以上のときは、図２の（ｃ）に示す
ような８ビット階調の表示タイミングを持った、最大表
示パルス数５１２の表示タイミングパルスが表示制御
回路２８に入力する。
【００３３】（ニ）表示制御回路２８は、表示タイミン
グ信号出力回路２２からの表示タイミングパルス、
、に基づいて、フィールドメモリ１２に書き込む表
示データを６、７、８ビット階調のデータに制御する。
グ信号出力回路２２からの表示タイミングパルス、
、に基づいて、フィールドメモリ１２に書き込む表
示データを６、７、８ビット階調のデータに制御する。
【００３４】（ホ）上述のようにγ補正およびレベル変
換されるとともに、階調変換されてフィールドメモリ１
２に書き込まれた表示データは、ＰＤＰドライバ１４を
介してＰＤＰ１６に送られる。このため、ＰＤＰ１６は
図１の（ｂ）に示す変換パターンに近似した表示特性で
表示する。
換されるとともに、階調変換されてフィールドメモリ１
２に書き込まれた表示データは、ＰＤＰドライバ１４を
介してＰＤＰ１６に送られる。このため、ＰＤＰ１６は
図１の（ｂ）に示す変換パターンに近似した表示特性で
表示する。
【００３５】すなわち、ＡＰＬが１０％未満の範囲内の
低、中、高のときは（暗い画面のときは）、ＰＤＰ１６
は図１の（ｂ）の変換パターンｌ、ｍ、ｈに近似
した表示特性で表示する。そして、ＡＰＬが１０％以上
２５％未満の範囲内の低、中、高のときは、ＰＤＰ１６
は図１の（ｂ）の変換パターンｌ、ｍ、ｈに近似
した表示特性で表示する。また、ＡＰＬが２５％以上の
範囲内の低、中、高のときは、図１の（ｂ）の変換パタ
ーンｌ、ｍ、ｈに近似した表示特性で表示する。
低、中、高のときは（暗い画面のときは）、ＰＤＰ１６
は図１の（ｂ）の変換パターンｌ、ｍ、ｈに近似
した表示特性で表示する。そして、ＡＰＬが１０％以上
２５％未満の範囲内の低、中、高のときは、ＰＤＰ１６
は図１の（ｂ）の変換パターンｌ、ｍ、ｈに近似
した表示特性で表示する。また、ＡＰＬが２５％以上の
範囲内の低、中、高のときは、図１の（ｂ）の変換パタ
ーンｌ、ｍ、ｈに近似した表示特性で表示する。
【００３６】前記実施例では、ＡＰＬを３段階に区分
し、これに対応して表示階調を６、７、８ビット階調の
３段階に切り換えるようにしたが、本発明はこれに限る
ものでなく、ＡＰＬをｍ段階（ｍは２以上の整数）に区
分し、これに対応して表示階調を相異なるビット階調の
ｍ段階に切り換え、表示画像の明るさが明るくなるほど
表示階調数が多くなるようにするものであればよい。例
えば、ＡＰＬを４段階に区分し、これに対応して表示階
調を５、６、７、８ビット階調の４段階に切り換えるよ
うにしてもよい。
し、これに対応して表示階調を６、７、８ビット階調の
３段階に切り換えるようにしたが、本発明はこれに限る
ものでなく、ＡＰＬをｍ段階（ｍは２以上の整数）に区
分し、これに対応して表示階調を相異なるビット階調の
ｍ段階に切り換え、表示画像の明るさが明るくなるほど
表示階調数が多くなるようにするものであればよい。例
えば、ＡＰＬを４段階に区分し、これに対応して表示階
調を５、６、７、８ビット階調の４段階に切り換えるよ
うにしてもよい。
【００３７】前記実施例では、３段階の表示画像の明る
さのそれぞれにおけるビデオ信号のγ補正およびレベル
変換の変換パターンを、各段階内におけるＡＰＬの大き
さに応じて３種類設定して、隣接する段階間の切り換え
時における輝度レベルの変化をスムースにするようにし
たが、本発明はこれに限るものでなく、γ補正およびレ
ベル変換の変換パターンを各段階内におけるＡＰＬの大
きさに応じて３種類以外の複数種類（例えば２種類）設
けて、隣接する段階間の切り換え時における輝度レベル
の変化をスムースにするようにしてもよいし、またはγ
補正およびレベル変換の変換パターンを各段階について
１種類だけ設けてもよい。
さのそれぞれにおけるビデオ信号のγ補正およびレベル
変換の変換パターンを、各段階内におけるＡＰＬの大き
さに応じて３種類設定して、隣接する段階間の切り換え
時における輝度レベルの変化をスムースにするようにし
たが、本発明はこれに限るものでなく、γ補正およびレ
ベル変換の変換パターンを各段階内におけるＡＰＬの大
きさに応じて３種類以外の複数種類（例えば２種類）設
けて、隣接する段階間の切り換え時における輝度レベル
の変化をスムースにするようにしてもよいし、またはγ
補正およびレベル変換の変換パターンを各段階について
１種類だけ設けてもよい。
【００３８】前記実施例では、３段階の表示画像の明る
さのそれぞれについて、ビデオ信号のγ補正およびレベ
ル変換を行なうことによって、明るさの非線形性の補正
を同時に行なうようにしたが、本発明はこれに限るもの
でなく、γ補正を省略したものについても本発明を利用
することができる。
さのそれぞれについて、ビデオ信号のγ補正およびレベ
ル変換を行なうことによって、明るさの非線形性の補正
を同時に行なうようにしたが、本発明はこれに限るもの
でなく、γ補正を省略したものについても本発明を利用
することができる。
【００３９】
【発明の効果】本発明によるディスプレイパネルの中間
調画像表示方法は、上記のように、ビデオ信号のＡＰＬ
を設定レベルと比較することによって表示画像の明るさ
をｍ段階（ｍは２以上の整数）に区分し、表示画像の明
るさが明るくなるほど表示階調数が多くなるように、表
示画像の明るさの段階に応じて１画面表示期間（例えば
１フィールド表示期間）の分割数（例えばサブフィール
ド数）Ｎの数を切り換えて中間調画像を表示するように
構成したので、分割数（例えばサブフィールド数）Ｎの
数は、表示画像の明るさが明るいほど表示階調数が多く
なる（例えば表示階調数が６４、１２８、２５６とな
る）ように、例えば６、７、８と切り換えられる。
調画像表示方法は、上記のように、ビデオ信号のＡＰＬ
を設定レベルと比較することによって表示画像の明るさ
をｍ段階（ｍは２以上の整数）に区分し、表示画像の明
るさが明るくなるほど表示階調数が多くなるように、表
示画像の明るさの段階に応じて１画面表示期間（例えば
１フィールド表示期間）の分割数（例えばサブフィール
ド数）Ｎの数を切り換えて中間調画像を表示するように
構成したので、分割数（例えばサブフィールド数）Ｎの
数は、表示画像の明るさが明るいほど表示階調数が多く
なる（例えば表示階調数が６４、１２８、２５６とな
る）ように、例えば６、７、８と切り換えられる。
【００４０】このため、ＡＰＬが小さくなる暗い画面で
は、分割数（例えばサブフィールド数）Ｎの数が小さく
なる方向へ（例えば８から６へ）切り換わりアドレス期
間ＡＰの数が少なくなるので、暗い画面でも表示輝度の
最大値が小さくならず、コントラスト比が低下しない。
すなわち、従来例より表示画質を改善することができ
る。さらに、ＡＰＬの大きいときは表示輝度が小さくな
るに方向に表示階調数が制御され、ＡＰＬが小さいとき
は表示輝度を大きくする方向に表示階調数が制御される
ので、ＡＰＬの大きいときと小さいときの消費電力の差
を小さくして平均化することができ、電源の負担を小さ
くすることができる。
は、分割数（例えばサブフィールド数）Ｎの数が小さく
なる方向へ（例えば８から６へ）切り換わりアドレス期
間ＡＰの数が少なくなるので、暗い画面でも表示輝度の
最大値が小さくならず、コントラスト比が低下しない。
すなわち、従来例より表示画質を改善することができ
る。さらに、ＡＰＬの大きいときは表示輝度が小さくな
るに方向に表示階調数が制御され、ＡＰＬが小さいとき
は表示輝度を大きくする方向に表示階調数が制御される
ので、ＡＰＬの大きいときと小さいときの消費電力の差
を小さくして平均化することができ、電源の負担を小さ
くすることができる。
【図１】本発明によるディスプレイパネルの中間調画像
表示方法の一実施例を示すもので、（ａ）は本発明方法
を実施する装置の要部概略構成図、（ｂ）は（ａ）のγ
補正・レベル変換回路の作用を説明する特性図である。
表示方法の一実施例を示すもので、（ａ）は本発明方法
を実施する装置の要部概略構成図、（ｂ）は（ａ）のγ
補正・レベル変換回路の作用を説明する特性図である。
【図２】図１の（ａ）の表示タイミング信号出力回路が
出力する表示タイミングパルスの表示タイミングを説明
する説明図で、（ａ）は６ビット階調の表示タイミング
を表わし、（ｂ）は７ビット階調の表示タイミングを表
わし、（ｃ）は８ビット階調の表示タイミングを表わ
す。
出力する表示タイミングパルスの表示タイミングを説明
する説明図で、（ａ）は６ビット階調の表示タイミング
を表わし、（ｂ）は７ビット階調の表示タイミングを表
わし、（ｃ）は８ビット階調の表示タイミングを表わ
す。
【図３】従来例の表示タイミングパルスの表示タイミン
グを説明する説明図である。
グを説明する説明図である。
１０…γ補正・レベル変換回路、 １２…フィールドメモリ、 １４…ＰＤＰドライバ、 １６…ＰＤＰ、 １８…積分回路、 ２０…制御回路、 ２２…表示タイミング信号出力回路、 ２８…表示制御回路、 １Ｆ…１フィールド表示期間（１画面表示期間の一
例）、 ＡＰＬ…平均画像レベル、 ＰＤＰ…プラズマディスプレイパネル（ディスプレイパ
ネルの一例）、 Ｒ、Ｇ、Ｂ…ディジタルのＲ、Ｇ、Ｂ信号（ビデオ信号
の一例）、 ＳＦ１〜ＳＦ８…サブフィールド期間（分割表示期間の
一例）、 Ｙ…輝度信号。
例）、 ＡＰＬ…平均画像レベル、 ＰＤＰ…プラズマディスプレイパネル（ディスプレイパ
ネルの一例）、 Ｒ、Ｇ、Ｂ…ディジタルのＲ、Ｇ、Ｂ信号（ビデオ信号
の一例）、 ＳＦ１〜ＳＦ８…サブフィールド期間（分割表示期間の
一例）、 Ｙ…輝度信号。
Claims (3)
- 【請求項１】ディスプレイパネルの各画素についての１
画面表示期間を表示階調に対応したビット数Ｎ（Ｎは２
以上の整数）の表示期間に時分割し、各分割表示期間の
表示パルス数に各ビットに対応した重み付けをすること
によってビデオ信号の中間調画像を表示する方法におい
て、前記ビデオ信号のＡＰＬ（平均映像レベル）を設定
レベルと比較することによって表示画像の明るさをｍ段
階（ｍは２以上の整数）に区分し、表示画像の明るさが
明るくなるほど表示階調数が多くなるように、表示画像
の明るさの段階に応じて前記分割数Ｎの数を切り換えて
中間調画像を表示するようにしたことを特徴とするディ
スプレイパネルの中間調画像表示方法。 - 【請求項２】ｍ段階の表示画像の明るさのそれぞれにお
けるビデオ信号のレベル変換パターンを、隣接する段階
間の切り換えをスムースにするために、各段階内におけ
るＡＰＬの大きさに応じて複数種類設けてなる請求項１
記載のディスプレイパネルの中間調画像表示方法。 - 【請求項３】ｍ段階の表示画像の明るさのそれぞれにお
けるビデオ信号のレベル変換パターンは、明るさの非線
形性を補正するγ補正を兼用してなる請求項２記載のデ
ィスプレイパネルの中間調画像表示方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067599A JP2795124B2 (ja) | 1993-03-03 | 1993-03-03 | ディスプレイパネルの中間調画像表示方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067599A JP2795124B2 (ja) | 1993-03-03 | 1993-03-03 | ディスプレイパネルの中間調画像表示方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259034A true JPH06259034A (ja) | 1994-09-16 |
| JP2795124B2 JP2795124B2 (ja) | 1998-09-10 |
Family
ID=13349553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5067599A Expired - Fee Related JP2795124B2 (ja) | 1993-03-03 | 1993-03-03 | ディスプレイパネルの中間調画像表示方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2795124B2 (ja) |
Cited By (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100489447B1 (ko) * | 1998-02-19 | 2005-08-01 | 엘지전자 주식회사 | 플라즈마 표시장치와 구동방법 |
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