JPH06258665A - 液晶パネルの製造方法 - Google Patents
液晶パネルの製造方法Info
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- JPH06258665A JPH06258665A JP4381993A JP4381993A JPH06258665A JP H06258665 A JPH06258665 A JP H06258665A JP 4381993 A JP4381993 A JP 4381993A JP 4381993 A JP4381993 A JP 4381993A JP H06258665 A JPH06258665 A JP H06258665A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタや配線を静電破壊から保護
する。 【構成】 共通ゲート配線から引き出されたゲート第２
導電膜（Ａｌ）ｇ２上にアルミナ膜ＡＯＦ、絶縁膜ＧＩ
を介してドレイン第１導電膜ｄ１、ドレイン第２導電膜
ｄ２を配置して静電保護素子ＳＰを形成する。ｄ１、ｄ
２は、共通ドレイン配線から引き出されたゲート第１導
電膜（Ｃｒ）ｇ１、透明導電膜ＴＣに接続される。 【効果】 薄膜トランジスタと配線交差部の構造は、２
つの導電膜間にアルミナ膜ＡＯＦ、絶縁膜ＧＩおよびｉ
型アモルファスシリコン膜ＡＳが介在しているものであ
るため、静電保護素子ＳＰより静電耐圧が高くなる。
する。 【構成】 共通ゲート配線から引き出されたゲート第２
導電膜（Ａｌ）ｇ２上にアルミナ膜ＡＯＦ、絶縁膜ＧＩ
を介してドレイン第１導電膜ｄ１、ドレイン第２導電膜
ｄ２を配置して静電保護素子ＳＰを形成する。ｄ１、ｄ
２は、共通ドレイン配線から引き出されたゲート第１導
電膜（Ｃｒ）ｇ１、透明導電膜ＴＣに接続される。 【効果】 薄膜トランジスタと配線交差部の構造は、２
つの導電膜間にアルミナ膜ＡＯＦ、絶縁膜ＧＩおよびｉ
型アモルファスシリコン膜ＡＳが介在しているものであ
るため、静電保護素子ＳＰより静電耐圧が高くなる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶パネルの製造方法
に係り、特に、薄膜トランジスタ等を使用したアクティ
ブ・マトリクス方式の液晶パネルの製造方法に関する。
に係り、特に、薄膜トランジスタ等を使用したアクティ
ブ・マトリクス方式の液晶パネルの製造方法に関する。
【０００２】
【従来の技術】アクティブ・マトリクス方式の液晶パネ
ルは、マトリクス状に配列された複数の画素電極のそれ
ぞれに対応して非線形素子（スイッチング素子）を設け
たものである。各画素における液晶は理論的には常時駆
動（デューティ比 1.0）されているので、時分割駆動方
式を採用している、いわゆる単純マトリクス方式と比べ
てアクティブ方式はコントラストが良く、特にカラー液
晶表示装置では欠かせない技術となりつつある。スイッ
チング素子として代表的なものとしては薄膜トランジス
タ（ＴＦＴ）がある。
ルは、マトリクス状に配列された複数の画素電極のそれ
ぞれに対応して非線形素子（スイッチング素子）を設け
たものである。各画素における液晶は理論的には常時駆
動（デューティ比 1.0）されているので、時分割駆動方
式を採用している、いわゆる単純マトリクス方式と比べ
てアクティブ方式はコントラストが良く、特にカラー液
晶表示装置では欠かせない技術となりつつある。スイッ
チング素子として代表的なものとしては薄膜トランジス
タ（ＴＦＴ）がある。
【０００３】薄膜トランジスタを用いたアクティブ・マ
トリクス基板（画素電極基板）は、ガラス基板上にゲー
ト配線とドレイン配線とを交差配置し、その交差部付近
に薄膜トランジスタを形成したものであるが、基板が絶
縁性の高いガラス基板であることから極めて帯電し易
く、かつ薄膜トランジスタおよび配線交差部が２層の導
電膜間に薄い絶縁膜を挟んだ構造を持つものであるた
め、静電破壊を起こしやすい構造となっている。そこで
アクティブ・マトリクス基板には何らかの静電保護対策
を施す必要がある。
トリクス基板（画素電極基板）は、ガラス基板上にゲー
ト配線とドレイン配線とを交差配置し、その交差部付近
に薄膜トランジスタを形成したものであるが、基板が絶
縁性の高いガラス基板であることから極めて帯電し易
く、かつ薄膜トランジスタおよび配線交差部が２層の導
電膜間に薄い絶縁膜を挟んだ構造を持つものであるた
め、静電破壊を起こしやすい構造となっている。そこで
アクティブ・マトリクス基板には何らかの静電保護対策
を施す必要がある。
【０００４】図７は従来の静電保護素子の構造を示す平
面図であり、図８は図７のＣ−Ｃ線の断面図である。図
７，図８において、ＳＵＢは透明ガラス基板、ｇ１はク
ロムからなるゲート第１導電膜、ｇ２はアルミニウムか
らなるゲート第２導電膜、ＡＯＦはゲート第２導電膜ｇ
２の表面に陽極酸化によって形成されたアルミナ膜、Ｔ
ＣはＩＴＯ等からなる透明導電膜、ＧＩは絶縁膜、ＡＳ
はｉ型（真性の）アモルファスシリコン膜、ｄ１はクロ
ムからなるドレイン第１導電膜、ｄ２はアルミニウムか
らなるドレイン第２導電膜、Ｇはここに形成された静電
保護素子としての放電ギャップである。
面図であり、図８は図７のＣ−Ｃ線の断面図である。図
７，図８において、ＳＵＢは透明ガラス基板、ｇ１はク
ロムからなるゲート第１導電膜、ｇ２はアルミニウムか
らなるゲート第２導電膜、ＡＯＦはゲート第２導電膜ｇ
２の表面に陽極酸化によって形成されたアルミナ膜、Ｔ
ＣはＩＴＯ等からなる透明導電膜、ＧＩは絶縁膜、ＡＳ
はｉ型（真性の）アモルファスシリコン膜、ｄ１はクロ
ムからなるドレイン第１導電膜、ｄ２はアルミニウムか
らなるドレイン第２導電膜、Ｇはここに形成された静電
保護素子としての放電ギャップである。
【０００５】図示された部分の導電膜は、ガラス基板の
切断線の外側領域内に形成されたものであって、それぞ
れ共通ゲート配線、共通ドレイン配線を構成している。
そして、これらの導電膜に、薄膜トランジスタの形成さ
れた画素領域（表示部）から引き出されたゲート配線，
ドレイン配線がそれぞれ共通に接続されている。このア
クティブ・マトリクス基板では、搬送あるいは製造装置
への装着によって基板が帯電した場合、上記放電ギャッ
プによって放電し、静電気が画素領域に侵入するのを防
止しようとしている。
切断線の外側領域内に形成されたものであって、それぞ
れ共通ゲート配線、共通ドレイン配線を構成している。
そして、これらの導電膜に、薄膜トランジスタの形成さ
れた画素領域（表示部）から引き出されたゲート配線，
ドレイン配線がそれぞれ共通に接続されている。このア
クティブ・マトリクス基板では、搬送あるいは製造装置
への装着によって基板が帯電した場合、上記放電ギャッ
プによって放電し、静電気が画素領域に侵入するのを防
止しようとしている。
【０００６】
【発明が解決しようとする課題】上述した従来の静電保
護手段は、放電ギャップによって静電気を放電するもの
であったが、現在の液晶パネルの製造工程では１０μｍ
の設計ルールに従っているため、放電ギャップのギャッ
プ間隙を１０μｍ以下に形成することは困難である。一
方、画素領域においてゲート絶縁膜となる窒化膜は、ト
ランジスタの特性を向上させるため、とりわけｇm を大
きくするためにより薄くすることが求められている。そ
のため、保護素子としての放電ギャップの静電耐圧が、
保護対象である薄膜トランジスタや配線の耐圧より高く
なってしまい、薄膜トランジスタや配線を静電破壊から
十分に保護することが困難になってきている。
護手段は、放電ギャップによって静電気を放電するもの
であったが、現在の液晶パネルの製造工程では１０μｍ
の設計ルールに従っているため、放電ギャップのギャッ
プ間隙を１０μｍ以下に形成することは困難である。一
方、画素領域においてゲート絶縁膜となる窒化膜は、ト
ランジスタの特性を向上させるため、とりわけｇm を大
きくするためにより薄くすることが求められている。そ
のため、保護素子としての放電ギャップの静電耐圧が、
保護対象である薄膜トランジスタや配線の耐圧より高く
なってしまい、薄膜トランジスタや配線を静電破壊から
十分に保護することが困難になってきている。
【０００７】よって、本発明の目的とするところは、薄
膜トランジスタや配線交差部におけるゲート絶縁膜や層
間絶縁膜の厚さに関係することなく、かつ設計ルールに
も関係することなく、画素領域の静電耐圧より低い耐圧
の保護素子を形成しうるようにし、もって薄膜トランジ
スタや配線を静電破壊から有効に保護できるようにして
高い歩留りで液晶パネルを製造しうるようにすることで
ある。
膜トランジスタや配線交差部におけるゲート絶縁膜や層
間絶縁膜の厚さに関係することなく、かつ設計ルールに
も関係することなく、画素領域の静電耐圧より低い耐圧
の保護素子を形成しうるようにし、もって薄膜トランジ
スタや配線を静電破壊から有効に保護できるようにして
高い歩留りで液晶パネルを製造しうるようにすることで
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、第１のガラス基板の切断線の内側
に複数のゲート配線、複数のドレイン配線および複数の
薄膜トランジスタを、切断線の外側に前記複数のゲート
配線が接続された共通ゲート配線、前記複数のドレイン
配線が接続された共通ドレイン配線および共通ゲート配
線と共通ドレイン配線との間に設けられた静電保護素子
を形成して、アクティブ・マトリクス基板を製造する工
程と、第２のガラス基板上に透明導電膜からなる共通電
極を形成して共通電極基板を製造する工程と、前記アク
ティブ・マトリクス基板と前記共通電極基板とを狭い間
隙を隔てて接着し該間隙内に液晶を封入する工程と、前
記第１のガラス基板を切断線に沿って切断する工程と、
を含む液晶パネルの製造方法において、前記静電保護素
子は、前記薄膜トランジスタの静電耐圧より低い耐圧の
ＭＩＭ（金属−絶縁体−金属）構造の素子であることを
特徴とする液晶パネルの製造方法、が提供される。
に、本発明によれば、第１のガラス基板の切断線の内側
に複数のゲート配線、複数のドレイン配線および複数の
薄膜トランジスタを、切断線の外側に前記複数のゲート
配線が接続された共通ゲート配線、前記複数のドレイン
配線が接続された共通ドレイン配線および共通ゲート配
線と共通ドレイン配線との間に設けられた静電保護素子
を形成して、アクティブ・マトリクス基板を製造する工
程と、第２のガラス基板上に透明導電膜からなる共通電
極を形成して共通電極基板を製造する工程と、前記アク
ティブ・マトリクス基板と前記共通電極基板とを狭い間
隙を隔てて接着し該間隙内に液晶を封入する工程と、前
記第１のガラス基板を切断線に沿って切断する工程と、
を含む液晶パネルの製造方法において、前記静電保護素
子は、前記薄膜トランジスタの静電耐圧より低い耐圧の
ＭＩＭ（金属−絶縁体−金属）構造の素子であることを
特徴とする液晶パネルの製造方法、が提供される。
【０００９】
【作用】本発明によれば、共通ドレイン配線と共通ソー
ス配線との間に、薄膜トランジスタの静電耐圧より低い
耐圧のＭＩＭ構造の静電保護素子が設けられる。而し
て、薄膜トランジスタの静電耐圧はゲート絶縁膜とその
上に形成される活性層となる真性アモルファスシリコン
膜とによって決定される。そこで、静電保護素子として
は、ゲート絶縁膜を絶縁層とするＭＩＭ構造体が選択さ
れる。
ス配線との間に、薄膜トランジスタの静電耐圧より低い
耐圧のＭＩＭ構造の静電保護素子が設けられる。而し
て、薄膜トランジスタの静電耐圧はゲート絶縁膜とその
上に形成される活性層となる真性アモルファスシリコン
膜とによって決定される。そこで、静電保護素子として
は、ゲート絶縁膜を絶縁層とするＭＩＭ構造体が選択さ
れる。
【００１０】ゲート絶縁膜としてアルミナ（Ａｌ2 Ｏ3
）膜と窒化シリコン膜（ＳｉＮ）との複合膜を用いた
場合の、本発明における静電保護素子と薄膜トランジス
タの絶縁構造をそれぞれ図６の（ａ），（ｂ）に示す。
ここで、アルミナ膜の膜厚が１５００Å、窒化シリコン
膜の膜厚が２０００Å、アモルファスシリコン膜の膜厚
が２０００Åであるものとすると、保護素子の耐圧は約
３００Ｖ、薄膜トランジスタの耐圧は約３５０Ｖとな
る。その状況を図示すると図６の（ｃ）のようになる。
因に、アルミナ膜単体の耐圧は約１３０Ｖであり、従来
構造の保護素子（放電ギャップ）のそれは約４００Ｖで
あった（１０μｍルールの場合）。
）膜と窒化シリコン膜（ＳｉＮ）との複合膜を用いた
場合の、本発明における静電保護素子と薄膜トランジス
タの絶縁構造をそれぞれ図６の（ａ），（ｂ）に示す。
ここで、アルミナ膜の膜厚が１５００Å、窒化シリコン
膜の膜厚が２０００Å、アモルファスシリコン膜の膜厚
が２０００Åであるものとすると、保護素子の耐圧は約
３００Ｖ、薄膜トランジスタの耐圧は約３５０Ｖとな
る。その状況を図示すると図６の（ｃ）のようになる。
因に、アルミナ膜単体の耐圧は約１３０Ｖであり、従来
構造の保護素子（放電ギャップ）のそれは約４００Ｖで
あった（１０μｍルールの場合）。
【００１１】よって、この構造の静電保護素子を共通ド
レイン配線と共通ソース配線との間に配置しておけば、
基板が帯電したときには薄膜トランジスタが破壊される
より早く保護素子が破壊されるから薄膜トランジスタが
静電破壊を起こすことはなくなる。薄膜トランジスタと
同様の絶縁構造を持つ配線交差部についても同様のこと
がいえる。
レイン配線と共通ソース配線との間に配置しておけば、
基板が帯電したときには薄膜トランジスタが破壊される
より早く保護素子が破壊されるから薄膜トランジスタが
静電破壊を起こすことはなくなる。薄膜トランジスタと
同様の絶縁構造を持つ配線交差部についても同様のこと
がいえる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。本発明の特徴を示す静電保護素子に関する
説明をするのに先立って、本実施例における薄膜トラン
ジスタとアクティブ・マトリクス基板の配線構造につい
て説明する。本実施例におけるアクティブ・マトリクス
基板は、画素電極がドレイン配線の下層に形成される、
いわゆるＢＩ（Ｂｕｒｉｅｄ ＩＴＯ）構造を有するも
のである。
て説明する。本発明の特徴を示す静電保護素子に関する
説明をするのに先立って、本実施例における薄膜トラン
ジスタとアクティブ・マトリクス基板の配線構造につい
て説明する。本実施例におけるアクティブ・マトリクス
基板は、画素電極がドレイン配線の下層に形成される、
いわゆるＢＩ（Ｂｕｒｉｅｄ ＩＴＯ）構造を有するも
のである。
【００１３】図３はこの発明が適用されるアクティブ・
マトリクス方式液晶パネルの一画素部分の平面図、図４
は図３のＢ−Ｂ切断線における断面図である。図３に示
されるように、各画素は隣接する２本のゲート配線ＧＬ
と、隣接する２本のドレイン配線ＤＬとの交差領域内
（４本の信号線で囲まれた領域内）に配置されている。
各画素は、薄膜トランジスタＴＦＴおよび画素電極ＰＥ
から構成される。
マトリクス方式液晶パネルの一画素部分の平面図、図４
は図３のＢ−Ｂ切断線における断面図である。図３に示
されるように、各画素は隣接する２本のゲート配線ＧＬ
と、隣接する２本のドレイン配線ＤＬとの交差領域内
（４本の信号線で囲まれた領域内）に配置されている。
各画素は、薄膜トランジスタＴＦＴおよび画素電極ＰＥ
から構成される。
【００１４】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ
型（本実施例において、ｉ型とは、「導電型決定不純物
が故意にドープされていない」の意味である）のアモル
ファスシリコン（Ｓｉ）膜ＡＳ、リン（Ｐ）が高濃度に
ドープされたｎ+ 型アモルファスシリコン膜ｎＡＳ、ソ
ース電極ＳＤ１、ドレイン電極ＳＤ２を有する。なお、
ソース、ドレインは本来その間のバイアス極性によって
決まるもので、この液晶パネルの回路ではその極性は動
作中反転するので、ソース、ドレインは動作中入れ替わ
る。しかし、説明の便宜上、画素電極ＰＥに接続された
側の電極をソース電極、他方の電極をドレイン電極と固
定して表現することにする。
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ
型（本実施例において、ｉ型とは、「導電型決定不純物
が故意にドープされていない」の意味である）のアモル
ファスシリコン（Ｓｉ）膜ＡＳ、リン（Ｐ）が高濃度に
ドープされたｎ+ 型アモルファスシリコン膜ｎＡＳ、ソ
ース電極ＳＤ１、ドレイン電極ＳＤ２を有する。なお、
ソース、ドレインは本来その間のバイアス極性によって
決まるもので、この液晶パネルの回路ではその極性は動
作中反転するので、ソース、ドレインは動作中入れ替わ
る。しかし、説明の便宜上、画素電極ＰＥに接続された
側の電極をソース電極、他方の電極をドレイン電極と固
定して表現することにする。
【００１５】薄膜トランジスタＴＦＴのゲート電極ＧＴ
は、ゲート配線ＧＬに連続して一体的に形成された金属
膜により構成されており、ゲート配線ＧＬから垂直方向
にＴ字形状に分岐し、薄膜トランジスタＴＦＴの能動領
域を越えて突出している。本実施例では、ゲート電極Ｇ
Ｔは、単層のゲート第２導電膜ｇ２で形成されている。
ゲート第２導電膜ｇ２としては例えばスパッタで形成さ
れたアルミニウム（Ａｌ）膜が用いられ、その上にはＡ
ｌの陽極酸化膜であるアルミナ膜ＡＯＦが設けられてい
る。ゲート配線ＧＬは、ゲート電極ＧＴの第２導電膜ｇ
２と同一製造工程で形成された第２導電膜ｇ２で構成さ
れている。また、ゲート配線ＧＬ上にもＡｌの陽極酸化
膜であるアルミナ膜ＡＯＦが設けられている。
は、ゲート配線ＧＬに連続して一体的に形成された金属
膜により構成されており、ゲート配線ＧＬから垂直方向
にＴ字形状に分岐し、薄膜トランジスタＴＦＴの能動領
域を越えて突出している。本実施例では、ゲート電極Ｇ
Ｔは、単層のゲート第２導電膜ｇ２で形成されている。
ゲート第２導電膜ｇ２としては例えばスパッタで形成さ
れたアルミニウム（Ａｌ）膜が用いられ、その上にはＡ
ｌの陽極酸化膜であるアルミナ膜ＡＯＦが設けられてい
る。ゲート配線ＧＬは、ゲート電極ＧＴの第２導電膜ｇ
２と同一製造工程で形成された第２導電膜ｇ２で構成さ
れている。また、ゲート配線ＧＬ上にもＡｌの陽極酸化
膜であるアルミナ膜ＡＯＦが設けられている。
【００１６】なお、ゲート第２導電膜ｇ２を形成するの
に先立って形成された、クロム（Ｃｒ）等からなるゲー
ト第１導電膜ｇ１は、本実施例では、図３、図４に図示
された領域からは除去されている（本実施例では、ゲー
ト第１導電膜ｇ１は、画素領域外において、透明導電膜
ＴＣと共に、ゲート接続端子、ドレイン接続端子、共通
ゲート配線、共通ドレイン配線等を形成するのに用いら
れている）。
に先立って形成された、クロム（Ｃｒ）等からなるゲー
ト第１導電膜ｇ１は、本実施例では、図３、図４に図示
された領域からは除去されている（本実施例では、ゲー
ト第１導電膜ｇ１は、画素領域外において、透明導電膜
ＴＣと共に、ゲート接続端子、ドレイン接続端子、共通
ゲート配線、共通ドレイン配線等を形成するのに用いら
れている）。
【００１７】画素電極ＰＥは、透明導電膜ＴＣによって
形成され、薄膜トランジスタＴＦＴ１のソース電極ＳＤ
１に接続されている。この透明導電膜ＴＣは、スパッタ
リング法により１０００〜２０００Åの厚さに（本実施
例では、１４００Å程度の膜厚）形成されたＩＴＯ（In
dium-Tin-Oxide）膜からなる。絶縁膜ＧＩは、薄膜トラ
ンジスタＴＦＴにおいて、ゲート電極ＧＴと共にアモル
ファスシリコン膜ＡＳに電界を与えるためのゲート絶縁
膜として使用され、またゲート配線ＧＬ上にあっては層
間絶縁膜として使用されている。絶縁膜ＧＩは画素電極
ＰＥ上を除いて画素領域（ＡＲ）上全体を覆っている
（図５参照）。
形成され、薄膜トランジスタＴＦＴ１のソース電極ＳＤ
１に接続されている。この透明導電膜ＴＣは、スパッタ
リング法により１０００〜２０００Åの厚さに（本実施
例では、１４００Å程度の膜厚）形成されたＩＴＯ（In
dium-Tin-Oxide）膜からなる。絶縁膜ＧＩは、薄膜トラ
ンジスタＴＦＴにおいて、ゲート電極ＧＴと共にアモル
ファスシリコン膜ＡＳに電界を与えるためのゲート絶縁
膜として使用され、またゲート配線ＧＬ上にあっては層
間絶縁膜として使用されている。絶縁膜ＧＩは画素電極
ＰＥ上を除いて画素領域（ＡＲ）上全体を覆っている
（図５参照）。
【００１８】絶縁膜ＧＩとしては、例えばプラズマＣＶ
Ｄで形成された窒化シリコン膜が選ばれ、１２００〜２
７００Åの厚さに（本実施例では、２０００Å程度）形
成される。ｉ型アモルファスシリコン膜ＡＳは、薄膜ト
ランジスタＴＦＴ毎に独立した島領域となるように形成
され、２００〜２２００Åの厚さ（本実施例では、２０
００Å程度の膜厚）に形成される。
Ｄで形成された窒化シリコン膜が選ばれ、１２００〜２
７００Åの厚さに（本実施例では、２０００Å程度）形
成される。ｉ型アモルファスシリコン膜ＡＳは、薄膜ト
ランジスタＴＦＴ毎に独立した島領域となるように形成
され、２００〜２２００Åの厚さ（本実施例では、２０
００Å程度の膜厚）に形成される。
【００１９】ｎＡＳは、オーミックコンタクト用のリン
（Ｐ）をドープしたｎ+ 型アモルファスシリコン膜であ
り、下側にｉ型半導体層ＡＳが存在し、上側に導電層ｄ
２（ｄ３）が存在するところのみに残されている。ｉ型
アモルファスシリコン膜ＡＳはゲート配線ＧＬとドレイ
ン配線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型アモファスシリコン
膜ＡＳは交差部におけるゲート配線ＧＬとドレイン配線
ＤＬとの短絡を低減し、また両者間の耐圧を向上させ
る。
（Ｐ）をドープしたｎ+ 型アモルファスシリコン膜であ
り、下側にｉ型半導体層ＡＳが存在し、上側に導電層ｄ
２（ｄ３）が存在するところのみに残されている。ｉ型
アモルファスシリコン膜ＡＳはゲート配線ＧＬとドレイ
ン配線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型アモファスシリコン
膜ＡＳは交差部におけるゲート配線ＧＬとドレイン配線
ＤＬとの短絡を低減し、また両者間の耐圧を向上させ
る。
【００２０】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、ｎ+ 型アモルファスシリコン膜ｎＡＳに接
触するドレイン第１導電膜ｄ１とその上に形成されたド
レイン第２導電膜ｄ２とから構成されている。ドレイン
第１導電膜ｄ１にはスパッタで形成したクロム（Ｃｒ）
膜を用い、５００〜１０００Åの厚さ（本実施例では、
６００Å程度）に形成されている。Ｃｒ膜は膜厚を厚く
形成するとストレスが大きくなるので、２０００Å程度
の膜厚を越えない範囲で形成することが望ましい。Ｃｒ
膜は、ｎ+ 型アモルファスシリコン膜ｎＡＳとの接着性
を良好にし、ドレイン第２導電膜ｄ２のＡｌがｎ+ 型ア
モルファスシリコン膜ｎＡＳに拡散することを防止する
（いわゆるバリア層の）目的で使用される。ドレイン第
１導電膜ｄ１として、Ｃｒ膜の他に高融点金属（Ｍｏ、
Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳ
ｉ、ＴｉＳｉ、ＴａＳｉ、ＷＳｉ）膜を用いてもよい。
それぞれは、ｎ+ 型アモルファスシリコン膜ｎＡＳに接
触するドレイン第１導電膜ｄ１とその上に形成されたド
レイン第２導電膜ｄ２とから構成されている。ドレイン
第１導電膜ｄ１にはスパッタで形成したクロム（Ｃｒ）
膜を用い、５００〜１０００Åの厚さ（本実施例では、
６００Å程度）に形成されている。Ｃｒ膜は膜厚を厚く
形成するとストレスが大きくなるので、２０００Å程度
の膜厚を越えない範囲で形成することが望ましい。Ｃｒ
膜は、ｎ+ 型アモルファスシリコン膜ｎＡＳとの接着性
を良好にし、ドレイン第２導電膜ｄ２のＡｌがｎ+ 型ア
モルファスシリコン膜ｎＡＳに拡散することを防止する
（いわゆるバリア層の）目的で使用される。ドレイン第
１導電膜ｄ１として、Ｃｒ膜の他に高融点金属（Ｍｏ、
Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳ
ｉ、ＴｉＳｉ、ＴａＳｉ、ＷＳｉ）膜を用いてもよい。
【００２１】ドレイン第２導電膜ｄ２は、スパッタリン
グ法で３０００〜５０００Åの厚さ（本実施例では、４
０００Å程度）に形成されたＡｌ膜である。Ａｌ膜はＣ
ｒ膜に比べてストレスが小さく、厚い膜厚に形成するこ
とが可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２お
よびドレイン配線ＤＬの抵抗値を低減化することがで
き、またゲート電極ＧＴやｉ型アモルファスシリコン膜
ＡＳに起因する段差を段切れを起こすことなく乗り越え
る（ステップカバーレッジを良くする）働きがある。
グ法で３０００〜５０００Åの厚さ（本実施例では、４
０００Å程度）に形成されたＡｌ膜である。Ａｌ膜はＣ
ｒ膜に比べてストレスが小さく、厚い膜厚に形成するこ
とが可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２お
よびドレイン配線ＤＬの抵抗値を低減化することがで
き、またゲート電極ＧＴやｉ型アモルファスシリコン膜
ＡＳに起因する段差を段切れを起こすことなく乗り越え
る（ステップカバーレッジを良くする）働きがある。
【００２２】ドレイン第１導電膜ｄ１、ドレイン第２導
電膜ｄ２を同じマスクパターンでパターニングした後、
同じマスクを用いて、あるいは第１導電膜ｄ１、第２導
電膜ｄ２をマスクとして、露出されたｎ+ 型アモルファ
スシリコン膜ｎＡＳが除去される。つまり、ｉ型アモル
ファスシリコン膜ＡＳ上に残っていたｎ+ 型アモルファ
スシリコン膜ｎＡＳは、第１導電膜ｄ１、第２導電膜ｄ
２に被覆された部分以外の部分がセルフアライン方式に
より除去される。このとき、ｎ+ 型アモルファスシリコ
ン膜ｎＡＳはその厚さ分は全て除去されるようエッチン
グされるので、ｉ型アモルファスシリコン膜ＡＳもその
表面部分が若干エッチングされるが、その程度はエッチ
ング時間で制御すればよい。
電膜ｄ２を同じマスクパターンでパターニングした後、
同じマスクを用いて、あるいは第１導電膜ｄ１、第２導
電膜ｄ２をマスクとして、露出されたｎ+ 型アモルファ
スシリコン膜ｎＡＳが除去される。つまり、ｉ型アモル
ファスシリコン膜ＡＳ上に残っていたｎ+ 型アモルファ
スシリコン膜ｎＡＳは、第１導電膜ｄ１、第２導電膜ｄ
２に被覆された部分以外の部分がセルフアライン方式に
より除去される。このとき、ｎ+ 型アモルファスシリコ
ン膜ｎＡＳはその厚さ分は全て除去されるようエッチン
グされるので、ｉ型アモルファスシリコン膜ＡＳもその
表面部分が若干エッチングされるが、その程度はエッチ
ング時間で制御すればよい。
【００２３】ドレイン配線ＤＬは、ソース電極ＳＤ１、
ドレイン電極ＳＤ２と同層のドレイン第１導電膜ｄ１、
ドレイン第２導電膜ｄ２で構成されている。次に、図５
を参照してアクティブ・マトリクス基板の周辺部を含め
た全体の構成について説明する。図５は、透明ガラス基
板ＳＵＢの切断前の状態を表しており、ＣＴは、透明ガ
ラス基板ＳＵＢの切断すべき位置を示している。
ドレイン電極ＳＤ２と同層のドレイン第１導電膜ｄ１、
ドレイン第２導電膜ｄ２で構成されている。次に、図５
を参照してアクティブ・マトリクス基板の周辺部を含め
た全体の構成について説明する。図５は、透明ガラス基
板ＳＵＢの切断前の状態を表しており、ＣＴは、透明ガ
ラス基板ＳＵＢの切断すべき位置を示している。
【００２４】薄膜トランジスタおよび画素電極等が形成
されている画素領域ＡＲ上には保護膜ＰＳＶが設けられ
ている。保護膜ＰＳＶは、主に薄膜トランジスタを湿気
等から保護するために形成された膜であり、透明性が高
くしかも耐湿性の良いものが使用される。例えば、プラ
ズマＣＶＤ法により形成された、膜厚１μｍ程度の酸化
シリコン膜や窒化シリコン膜が用いられる。
されている画素領域ＡＲ上には保護膜ＰＳＶが設けられ
ている。保護膜ＰＳＶは、主に薄膜トランジスタを湿気
等から保護するために形成された膜であり、透明性が高
くしかも耐湿性の良いものが使用される。例えば、プラ
ズマＣＶＤ法により形成された、膜厚１μｍ程度の酸化
シリコン膜や窒化シリコン膜が用いられる。
【００２５】保護膜ＰＳＶは、図５に示すように、画素
領域ＡＲの全体を覆うように形成され、周辺部では、ド
レイン接続端子ＤＴＭ、ゲート接続端子ＧＴＭを露出す
るよう除去されている。画素領域ＡＲから引き出された
ゲート配線ＧＬは、切断線ＣＴに沿って配置されたゲー
ト接続端子ＧＴＭに接続されている。各ゲート接続端子
ＧＴＭは、切断線ＣＴを越えて引き出され、共通ゲート
配線ＳＨｇにより短絡されている。同様に、画素領域Ａ
Ｒから引き出されたドレイン配線ＤＬは、切断線ＣＴに
沿って配置されたドレイン接続端子ＤＴＭに接続され、
切断線を越えて引き出された各ドレイン接続端子ＤＴＭ
は、共通ドレイン配線ＳＨｄにより短絡されている。
領域ＡＲの全体を覆うように形成され、周辺部では、ド
レイン接続端子ＤＴＭ、ゲート接続端子ＧＴＭを露出す
るよう除去されている。画素領域ＡＲから引き出された
ゲート配線ＧＬは、切断線ＣＴに沿って配置されたゲー
ト接続端子ＧＴＭに接続されている。各ゲート接続端子
ＧＴＭは、切断線ＣＴを越えて引き出され、共通ゲート
配線ＳＨｇにより短絡されている。同様に、画素領域Ａ
Ｒから引き出されたドレイン配線ＤＬは、切断線ＣＴに
沿って配置されたドレイン接続端子ＤＴＭに接続され、
切断線を越えて引き出された各ドレイン接続端子ＤＴＭ
は、共通ドレイン配線ＳＨｄにより短絡されている。
【００２６】これらゲート配線ＧＬ、ゲート接続端子Ｇ
ＴＭ、ドレイン配線ＤＬ、ドレイン接続端子ＤＴＭは、
クロム等からなるゲート第１導電膜ｇ１およびＩＴＯか
らなる透明導電膜ＴＣの２層膜によって構成されてい
る。透明ガラス基板ＳＵＢの左上隅には、共通ゲート配
線ＳＨｇと共通ドレイン配線ＳＨｄとに接続された静電
保護素子ＳＰが配置されている。
ＴＭ、ドレイン配線ＤＬ、ドレイン接続端子ＤＴＭは、
クロム等からなるゲート第１導電膜ｇ１およびＩＴＯか
らなる透明導電膜ＴＣの２層膜によって構成されてい
る。透明ガラス基板ＳＵＢの左上隅には、共通ゲート配
線ＳＨｇと共通ドレイン配線ＳＨｄとに接続された静電
保護素子ＳＰが配置されている。
【００２７】図１は、本実施例の静電保護素子の形成さ
れた領域を示す平面図であり、図２は、そのＡ−Ａ線の
断面図である。図１、図２に示されるように、静電保護
素子ＳＰのゲート側電極は、ゲート第２導電膜ｇ２によ
り構成され、その表面はアルミナ膜ＡＯＦによって覆わ
れている。この電極は、ゲート第２導電膜ｇ２を介して
共通ゲート配線に接続されている。
れた領域を示す平面図であり、図２は、そのＡ−Ａ線の
断面図である。図１、図２に示されるように、静電保護
素子ＳＰのゲート側電極は、ゲート第２導電膜ｇ２によ
り構成され、その表面はアルミナ膜ＡＯＦによって覆わ
れている。この電極は、ゲート第２導電膜ｇ２を介して
共通ゲート配線に接続されている。
【００２８】一方、共通ドレイン配線ＳＨｄは、ゲート
第１導電膜ｇ１と透明導電膜ＴＣの２層膜のまま静電保
護素子部まで延長されてきている。そして、この共通ド
レイン配線ＳＨｄの延長部の一部は、静電保護素子のゲ
ート側電極と共に絶縁膜ＧＩによって覆われている。静
電保護素子ＳＰのドレイン側の電極は、５個に分割され
て絶縁膜ＧＩ上に設けられ、その端部はそれぞれ共通ド
レイン配線ＳＨｄの延長部に共通に接続されている。す
なわち、本実施例においては、５個の素静電保護素子が
並列に接続された構成になっている。
第１導電膜ｇ１と透明導電膜ＴＣの２層膜のまま静電保
護素子部まで延長されてきている。そして、この共通ド
レイン配線ＳＨｄの延長部の一部は、静電保護素子のゲ
ート側電極と共に絶縁膜ＧＩによって覆われている。静
電保護素子ＳＰのドレイン側の電極は、５個に分割され
て絶縁膜ＧＩ上に設けられ、その端部はそれぞれ共通ド
レイン配線ＳＨｄの延長部に共通に接続されている。す
なわち、本実施例においては、５個の素静電保護素子が
並列に接続された構成になっている。
【００２９】静電保護素子ＳＰは、アルミナ膜ＡＯＦと
絶縁膜ＧＩを絶縁層とするＭＩＭ構造の素子であるた
め、導電層間にアルミナ膜ＡＯＦ、絶縁膜ＧＩおよびｉ
型アモルファスシリコン膜ＡＳをもつ薄膜トランジスタ
や交差配線部より耐圧が低くなっている。そのため、静
電気の侵入に際しては画素領域の素子や配線より早く破
壊して画素領域を保護することができる。
絶縁膜ＧＩを絶縁層とするＭＩＭ構造の素子であるた
め、導電層間にアルミナ膜ＡＯＦ、絶縁膜ＧＩおよびｉ
型アモルファスシリコン膜ＡＳをもつ薄膜トランジスタ
や交差配線部より耐圧が低くなっている。そのため、静
電気の侵入に際しては画素領域の素子や配線より早く破
壊して画素領域を保護することができる。
【００３０】静電保護素子が短絡した場合、レーザリペ
ア領域ＬＲＡにレーザを照射して短絡部を切断すること
ができる。個々の素静電保護素子をレーザリペア領域Ｌ
ＲＡで切断した場合、残された素静電保護素子を用いて
さらに保護を続けさせることができる。なお、図２にお
いて、絶縁膜ＧＩ上のアモルファスシリコン膜ＡＳは、
絶縁膜ＧＩのパターニング時にその端部をテーパ状に加
工するために残されたものであるが、図１では見やすく
するためにその図示は省略されている。
ア領域ＬＲＡにレーザを照射して短絡部を切断すること
ができる。個々の素静電保護素子をレーザリペア領域Ｌ
ＲＡで切断した場合、残された素静電保護素子を用いて
さらに保護を続けさせることができる。なお、図２にお
いて、絶縁膜ＧＩ上のアモルファスシリコン膜ＡＳは、
絶縁膜ＧＩのパターニング時にその端部をテーパ状に加
工するために残されたものであるが、図１では見やすく
するためにその図示は省略されている。
【００３１】このように構成されたアクティブ・マトリ
クス基板は、別に作製された、透明共通電極、カラーフ
ィルタ、遮光膜（ブラックマトリクス）などを有する共
通電極基板と重ね合わされ、狭い間隙を隔てて接着され
る。その後、その間隙中に液晶が注入され、注入口が封
止された後、透明ガラス基板が切断線において切断され
て液晶パネルに組み立てられる。
クス基板は、別に作製された、透明共通電極、カラーフ
ィルタ、遮光膜（ブラックマトリクス）などを有する共
通電極基板と重ね合わされ、狭い間隙を隔てて接着され
る。その後、その間隙中に液晶が注入され、注入口が封
止された後、透明ガラス基板が切断線において切断され
て液晶パネルに組み立てられる。
【００３２】以上、最適の実施例について説明したが、
本発明の範囲内においてこの実施例についていくつかの
変更が可能である。例えば、導電膜、絶縁膜、透明導電
膜等を実施例以外の材料にを用いて形成することがで
き、またアクティブ・マトリクス基板を形成するのにＢ
Ｉプロセスを用いることなく在来の方法により形成する
ことができるが、これらを本発明から除外するものでは
ない。
本発明の範囲内においてこの実施例についていくつかの
変更が可能である。例えば、導電膜、絶縁膜、透明導電
膜等を実施例以外の材料にを用いて形成することがで
き、またアクティブ・マトリクス基板を形成するのにＢ
Ｉプロセスを用いることなく在来の方法により形成する
ことができるが、これらを本発明から除外するものでは
ない。
【００３３】また、本発明は直視型の液晶表示装置ばか
りではなく、液晶バルブ等他の液晶パネル装置にも適用
しうるものである。
りではなく、液晶バルブ等他の液晶パネル装置にも適用
しうるものである。
【００３４】
【発明の効果】以上説明したように、本発明は、画素領
域の素子、配線より静電耐圧の低い耐圧のＭＩＭ型静電
保護素子を共通ゲート配線と共通ドレイン配線との間に
設けるものであるので、画素領域を静電破壊から確実に
保護することができ、液晶パネルの製造歩留りを向上さ
せることができる。
域の素子、配線より静電耐圧の低い耐圧のＭＩＭ型静電
保護素子を共通ゲート配線と共通ドレイン配線との間に
設けるものであるので、画素領域を静電破壊から確実に
保護することができ、液晶パネルの製造歩留りを向上さ
せることができる。
【図１】本発明の一実施例において用いられる静電保護
素子の形成領域の平面図である。
素子の形成領域の平面図である。
【図２】図１のＡ−Ａ切断線の断面図である。
【図３】本発明が適用されるアクティブ・マトリックス
基板の一画素部分の平面図である。
基板の一画素部分の平面図である。
【図４】図３のＢ−Ｂ切断線における断面図である。
【図５】本発明が適用されるアクティブ・マトリックス
基板の周辺部の構成を示す平面図である。
基板の周辺部の構成を示す平面図である。
【図６】本発明の作用を説明するための断面図と特性図
である。
である。
【図７】従来例において用いられた静電保護素子の形成
領域を示す平面図である。
領域を示す平面図である。
【図８】図７のＣ−Ｃ切断線における断面図である。
ＳＵＢ 透明ガラス基板 ＧＬ ゲート配線 ＤＬ ドレイン配線 ＧＩ 絶縁膜 ＧＴ ゲート電極 ＡＳ ｉ型アモルファスシリコン膜 ｎＡＳ ｎ+ 型アモルファスシリコン膜 ＳＤ１ ソース電極 ＳＤ２ ドレイン電極 ＰＳＶ 保護膜 ＴＦＴ 薄膜トランジスタ ＡＯＦ アルミナ膜 ＰＥ 画素電極 ｇ１ ゲート第１導電膜 ｇ２ ゲート第２導電膜 ｄ１ ドレイン第１導電膜 ｄ２ ドレイン第２導電膜 ＧＴＭ ゲート接続端子 ＤＴＭ ドレイン接続端子 ＴＣ 透明導電膜 Ｇ 放電ギャップ ＳＰ 静電保護素子 ＳＨｇ 共通ゲート配線 ＳＨｄ 共通ドレイン配線 ＣＴ 切断線 ＡＲ 画素領域 ＬＲＡ レーザリペア領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 月井 教男 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 山本 英明 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内
Claims (1)
- 【請求項１】第１のガラス基板の切断線の内側に複数の
ゲート配線、複数のドレイン配線および複数の薄膜トラ
ンジスタを、切断線の外側に前記複数のゲート配線が接
続された共通ゲート配線、前記複数のドレイン配線が接
続された共通ドレイン配線および共通ゲート配線と共通
ドレイン配線との間に設けられた静電保護素子を形成し
て、アクティブ・マトリクス基板を製造する工程と、 第２のガラス基板上に透明導電膜からなる共通電極を形
成して共通電極基板を製造する工程と、 前記アクティブ・マトリクス基板と前記共通電極基板と
を狭い間隙を隔てて接着し該間隙内に液晶を封入する工
程と、 前記第１のガラス基板を切断線に沿って切断する工程
と、を含む液晶パネルの製造方法において、 前記静電保護素子は、前記薄膜トランジスタの静電耐圧
より低い耐圧のＭＩＭ（金属−絶縁体−金属）構造の素
子であることを特徴とする液晶パネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4381993A JPH06258665A (ja) | 1993-03-04 | 1993-03-04 | 液晶パネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4381993A JPH06258665A (ja) | 1993-03-04 | 1993-03-04 | 液晶パネルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06258665A true JPH06258665A (ja) | 1994-09-16 |
Family
ID=12674361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4381993A Pending JPH06258665A (ja) | 1993-03-04 | 1993-03-04 | 液晶パネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06258665A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081338A (ja) * | 2007-09-27 | 2009-04-16 | Sony Corp | 電子デバイスおよび電子デバイスの製造方法ならびに電子機器 |
| JP2011186216A (ja) * | 2010-03-09 | 2011-09-22 | Hitachi Displays Ltd | 液晶表示装置及びその製造方法 |
| JP2014095906A (ja) * | 2013-12-17 | 2014-05-22 | Japan Display Inc | 表示装置及び薄膜トランジスタ基板 |
| JP2015043064A (ja) * | 2013-02-25 | 2015-03-05 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| JP2017208550A (ja) * | 2009-12-11 | 2017-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN108761933A (zh) * | 2018-05-28 | 2018-11-06 | 武汉华星光电技术有限公司 | 阵列基板、液晶显示器及阵列基板的制造方法 |
-
1993
- 1993-03-04 JP JP4381993A patent/JPH06258665A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081338A (ja) * | 2007-09-27 | 2009-04-16 | Sony Corp | 電子デバイスおよび電子デバイスの製造方法ならびに電子機器 |
| JP2017208550A (ja) * | 2009-12-11 | 2017-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2011186216A (ja) * | 2010-03-09 | 2011-09-22 | Hitachi Displays Ltd | 液晶表示装置及びその製造方法 |
| US8610868B2 (en) | 2010-03-09 | 2013-12-17 | Hitachi Displays, Ltd. | Liquid crystal display device and manufacturing method thereof |
| US9372376B2 (en) | 2010-03-09 | 2016-06-21 | Japan Display Inc. | Liquid crystal display device and manufacturing method thereof |
| JP2015043064A (ja) * | 2013-02-25 | 2015-03-05 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| JP2018151649A (ja) * | 2013-02-25 | 2018-09-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2014095906A (ja) * | 2013-12-17 | 2014-05-22 | Japan Display Inc | 表示装置及び薄膜トランジスタ基板 |
| CN108761933A (zh) * | 2018-05-28 | 2018-11-06 | 武汉华星光电技术有限公司 | 阵列基板、液晶显示器及阵列基板的制造方法 |
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