JPH06236972A - 層間絶縁膜の形成方法 - Google Patents
層間絶縁膜の形成方法Info
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- JPH06236972A JPH06236972A JP5044666A JP4466693A JPH06236972A JP H06236972 A JPH06236972 A JP H06236972A JP 5044666 A JP5044666 A JP 5044666A JP 4466693 A JP4466693 A JP 4466693A JP H06236972 A JPH06236972 A JP H06236972A
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Abstract
(57)【要約】
【目的】 平滑な層間絶縁膜を形成すると共に、その後
の高温熱処理によるボイドの破裂を防止して歩留りを高
める。 【構成】 タングステンポリサイド膜５１でビット線を
形成した後、ＳｉＯ2 膜５２を堆積させ、更に多結晶Ｓ
ｉ膜７５を減圧ＣＶＤ法で堆積させる。そして、多結晶
Ｓｉ膜７５を等方的にエッチバックして凹部５５を多結
晶Ｓｉ膜７５で埋め、この状態でＢＰＳＧ膜５６を堆積
させる。減圧ＣＶＤ法で形成した多結晶Ｓｉ膜７５は段
差被覆性が良いので、ボイドの発生を防止することがで
きる。また、エッチバックに際して、ＳｉＯ2 膜５２が
ストッパになる。
の高温熱処理によるボイドの破裂を防止して歩留りを高
める。 【構成】 タングステンポリサイド膜５１でビット線を
形成した後、ＳｉＯ2 膜５２を堆積させ、更に多結晶Ｓ
ｉ膜７５を減圧ＣＶＤ法で堆積させる。そして、多結晶
Ｓｉ膜７５を等方的にエッチバックして凹部５５を多結
晶Ｓｉ膜７５で埋め、この状態でＢＰＳＧ膜５６を堆積
させる。減圧ＣＶＤ法で形成した多結晶Ｓｉ膜７５は段
差被覆性が良いので、ボイドの発生を防止することがで
きる。また、エッチバックに際して、ＳｉＯ2 膜５２が
ストッパになる。
Description
【０００１】
【産業上の利用分野】本願の発明は、配線上にアスペク
ト比の高い凹部がある場合の配線上の層間絶縁膜の形成
方法に関するものである。
ト比の高い凹部がある場合の配線上の層間絶縁膜の形成
方法に関するものである。
【０００２】
【従来の技術】図４は、本願の発明の一従来例を用いて
製造したスタックトキャパシタＤＲＡＭを示している。
このスタックトキャパシタＤＲＡＭを製造するために
は、図５に示す様に、通常のＬＯＣＯＳ法と同じ手法で
Ｓｉ基板１１のうちでメモリセル部１２のみの表面に厚
いＳｉＯ2 膜（図示せず）をまず形成し、このＳｉＯ2
膜をエッチングで除去することによって、メモリセル部
１２と周辺回路部１３との境界部におけるＳｉ基板１１
の表面に段差１４を設ける。
製造したスタックトキャパシタＤＲＡＭを示している。
このスタックトキャパシタＤＲＡＭを製造するために
は、図５に示す様に、通常のＬＯＣＯＳ法と同じ手法で
Ｓｉ基板１１のうちでメモリセル部１２のみの表面に厚
いＳｉＯ2 膜（図示せず）をまず形成し、このＳｉＯ2
膜をエッチングで除去することによって、メモリセル部
１２と周辺回路部１３との境界部におけるＳｉ基板１１
の表面に段差１４を設ける。
【０００３】段差１４を設けるのは、Ｓｉ基板１１の表
面が平坦なままでは後の工程でメモリセル部１２が周辺
回路部１３よりも高くなってリソグラフィの露光に際し
てフォーカスマージンが減少するのを防止するためであ
る。その後、Ｓｉ基板１１にＰウェル１５等を形成し、
再びＬＯＣＯＳ法を実行してＳｉ基板１１の素子分離領
域の表面にＳｉＯ2 膜１６を形成し、更に素子活性領域
の表面にゲート絶縁膜としてのＳｉＯ2 膜１７を形成す
る。
面が平坦なままでは後の工程でメモリセル部１２が周辺
回路部１３よりも高くなってリソグラフィの露光に際し
てフォーカスマージンが減少するのを防止するためであ
る。その後、Ｓｉ基板１１にＰウェル１５等を形成し、
再びＬＯＣＯＳ法を実行してＳｉ基板１１の素子分離領
域の表面にＳｉＯ2 膜１６を形成し、更に素子活性領域
の表面にゲート絶縁膜としてのＳｉＯ2 膜１７を形成す
る。
【０００４】その後、タングステンポリサイド膜２１等
から成るゲート電極をＳｉＯ2 膜１７、１６上に形成
し、タングステンポリサイド膜２１とＳｉＯ2 膜１６と
をマスクにしてＳｉ基板１１にＮ- 型の拡散層２２を形
成する。そして、ＳｉＯ2 膜２３から成る側壁をタング
ステンポリサイド膜２１の側面に形成し、タングステン
ポリサイド膜２１とＳｉＯ2 膜１６、２３とをマスクに
して周辺回路部１３のみのＳｉ基板１１にＮ+ 型の拡散
層２４を形成する。
から成るゲート電極をＳｉＯ2 膜１７、１６上に形成
し、タングステンポリサイド膜２１とＳｉＯ2 膜１６と
をマスクにしてＳｉ基板１１にＮ- 型の拡散層２２を形
成する。そして、ＳｉＯ2 膜２３から成る側壁をタング
ステンポリサイド膜２１の側面に形成し、タングステン
ポリサイド膜２１とＳｉＯ2 膜１６、２３とをマスクに
して周辺回路部１３のみのＳｉ基板１１にＮ+ 型の拡散
層２４を形成する。
【０００５】ここまでの工程で、メモリセルを構成する
アクセス用のトランジスタ２５がメモリセル部１２で完
成し、ＬＤＤ構造のトランジスタ２６が周辺回路部１３
で完成する。その後、ＳｉＯ2 膜とＰＳＧ膜と減圧ＣＶ
Ｄ法で堆積させたＳｉＮ膜との複合膜で層間絶縁膜２７
を形成する。そして、多結晶Ｓｉ膜３１を全面に堆積さ
せ、この多結晶Ｓｉ膜３１のうちでトランジスタ２５の
一方の拡散層２２上の部分に開口３２を形成する。
アクセス用のトランジスタ２５がメモリセル部１２で完
成し、ＬＤＤ構造のトランジスタ２６が周辺回路部１３
で完成する。その後、ＳｉＯ2 膜とＰＳＧ膜と減圧ＣＶ
Ｄ法で堆積させたＳｉＮ膜との複合膜で層間絶縁膜２７
を形成する。そして、多結晶Ｓｉ膜３１を全面に堆積さ
せ、この多結晶Ｓｉ膜３１のうちでトランジスタ２５の
一方の拡散層２２上の部分に開口３２を形成する。
【０００６】その後、ＳｉＯ2 膜３３を全面に堆積さ
せ、このＳｉＯ2 膜３３の全面と層間絶縁膜２７等とを
エッチバックして、ＳｉＯ2 膜３３から成る側壁を開口
３２の内周面に形成すると共に、この側壁に囲まれた状
態で拡散層２２に達しているコンタクト孔３４を層間絶
縁膜２７等に開孔する。従って、開口３２の寸法をリソ
グラフィの限界程度にすれば、コンタクト孔３４の寸法
をリソグラフィの限界よりも小さくすることができる。
せ、このＳｉＯ2 膜３３の全面と層間絶縁膜２７等とを
エッチバックして、ＳｉＯ2 膜３３から成る側壁を開口
３２の内周面に形成すると共に、この側壁に囲まれた状
態で拡散層２２に達しているコンタクト孔３４を層間絶
縁膜２７等に開孔する。従って、開口３２の寸法をリソ
グラフィの限界程度にすれば、コンタクト孔３４の寸法
をリソグラフィの限界よりも小さくすることができる。
【０００７】その後、コンタクト孔３４を介して拡散層
２２にコンタクトする様に多結晶Ｓｉ膜３５を全面に堆
積させ、イオン注入やＰＯＣｌ3 を用いたプレデポジシ
ョン法で多結晶Ｓｉ膜３１、３５にＮ型の不純物を導入
する。そして、これらの多結晶Ｓｉ膜３１、３５を、キ
ャパシタの下部電極である記憶ノード電極のパターンに
加工する。
２２にコンタクトする様に多結晶Ｓｉ膜３５を全面に堆
積させ、イオン注入やＰＯＣｌ3 を用いたプレデポジシ
ョン法で多結晶Ｓｉ膜３１、３５にＮ型の不純物を導入
する。そして、これらの多結晶Ｓｉ膜３１、３５を、キ
ャパシタの下部電極である記憶ノード電極のパターンに
加工する。
【０００８】その後、誘電体膜３６を全面に形成し、こ
の誘電体膜３６上に多結晶Ｓｉ膜３７を堆積させる。そ
して、ＰＯＣｌ3 を用いたプレデポジション法等で多結
晶Ｓｉ膜３７にＮ型の不純物を導入し、これらの多結晶
Ｓｉ膜３７と誘電体膜３６とのうちでメモリセル部１２
におけるビット線と拡散層２２とのコンタクト部及びそ
の近傍部分を除去する。
の誘電体膜３６上に多結晶Ｓｉ膜３７を堆積させる。そ
して、ＰＯＣｌ3 を用いたプレデポジション法等で多結
晶Ｓｉ膜３７にＮ型の不純物を導入し、これらの多結晶
Ｓｉ膜３７と誘電体膜３６とのうちでメモリセル部１２
におけるビット線と拡散層２２とのコンタクト部及びそ
の近傍部分を除去する。
【０００９】その後、ＴＥＯＳを原料とする減圧ＣＶＤ
法等で、ＳｉＯ2 膜４１等を数十〜１００ｎｍ程度の膜
厚に堆積させ、更に、ＢＰＳＧ膜４２等の低融点ガラス
膜を、ＣＶＤ法で数百ｎｍの膜厚に堆積させる。そし
て、レジスト（図示せず）を塗布し、このレジストとＢ
ＰＳＧ膜４２とをエッチバックする。このとき、ＢＰＳ
Ｇ膜４２はＳｉＯ2 膜４１に比べてエッチング速度が約
２倍であるので、ＢＰＳＧ膜４２のエッチバックに際し
てＳｉＯ2 膜４１がストッパになる。
法等で、ＳｉＯ2 膜４１等を数十〜１００ｎｍ程度の膜
厚に堆積させ、更に、ＢＰＳＧ膜４２等の低融点ガラス
膜を、ＣＶＤ法で数百ｎｍの膜厚に堆積させる。そし
て、レジスト（図示せず）を塗布し、このレジストとＢ
ＰＳＧ膜４２とをエッチバックする。このとき、ＢＰＳ
Ｇ膜４２はＳｉＯ2 膜４１に比べてエッチング速度が約
２倍であるので、ＢＰＳＧ膜４２のエッチバックに際し
てＳｉＯ2 膜４１がストッパになる。
【００１０】その後、８００℃以上のＮ2 雰囲気中でＢ
ＰＳＧ膜４２をフローさせることによって、このＢＰＳ
Ｇ膜４２で段差部を埋め込んで平滑化を行う。そして、
膜厚が数百ｎｍであるＳｉＯ2 膜またはＰＳＧ膜で、層
間絶縁膜４３を形成する。
ＰＳＧ膜４２をフローさせることによって、このＢＰＳ
Ｇ膜４２で段差部を埋め込んで平滑化を行う。そして、
膜厚が数百ｎｍであるＳｉＯ2 膜またはＰＳＧ膜で、層
間絶縁膜４３を形成する。
【００１１】その後、メモリセル部１２のみをレジスト
（図示せず）で覆い、このレジストをマスクにすると共
に周辺回路部１３に残しておいた多結晶Ｓｉ膜３７をス
トッパにして、弗酸を含む液で、周辺回路部１３の層間
絶縁膜４３とＢＰＳＧ膜４２とＳｉＯ2 膜４１とをウエ
ットエッチングして除去する。そして、上述のレジスト
かまたはＢＰＳＧ膜４２等をマスクにして、多結晶Ｓｉ
膜３７もエッチングする。ここまでの工程で、メモリセ
ルを構成するキャパシタ４４が完成する。
（図示せず）で覆い、このレジストをマスクにすると共
に周辺回路部１３に残しておいた多結晶Ｓｉ膜３７をス
トッパにして、弗酸を含む液で、周辺回路部１３の層間
絶縁膜４３とＢＰＳＧ膜４２とＳｉＯ2 膜４１とをウエ
ットエッチングして除去する。そして、上述のレジスト
かまたはＢＰＳＧ膜４２等をマスクにして、多結晶Ｓｉ
膜３７もエッチングする。ここまでの工程で、メモリセ
ルを構成するキャパシタ４４が完成する。
【００１２】その後、ＰＳＧ膜、ＳｉＯ2 膜、減圧ＣＶ
Ｄ法で堆積させたＳｉＮ膜またはこれらの組み合わせ
で、膜厚が数十〜数百ｎｍである層間絶縁膜４５を形成
する。そして、トランジスタ２５の他方の拡散層２２に
達するコンタクト孔４６やトランジスタ２６の一方の拡
散層２４に達するコンタクト孔４７等を、層間絶縁膜４
５等に開孔する。そして更に、膜厚が２００ｎｍ程度で
あるタングステンポリサイド膜５１等でビット線を形成
する。
Ｄ法で堆積させたＳｉＮ膜またはこれらの組み合わせ
で、膜厚が数十〜数百ｎｍである層間絶縁膜４５を形成
する。そして、トランジスタ２５の他方の拡散層２２に
達するコンタクト孔４６やトランジスタ２６の一方の拡
散層２４に達するコンタクト孔４７等を、層間絶縁膜４
５等に開孔する。そして更に、膜厚が２００ｎｍ程度で
あるタングステンポリサイド膜５１等でビット線を形成
する。
【００１３】次に、図６に示す様に、ＴＥＯＳを原料と
する減圧ＣＶＤ法や高温ＣＶＤ法等で、段差被覆性の良
いＳｉＯ2 膜５２を数十ｎｍの膜厚に堆積させる。そし
て、ＣＶＤ法でＢＰＳＧ膜５３を３００ｎｍ程度の膜厚
に堆積させ、メモリセル部１２のみを覆うパターンにレ
ジスト５４を加工する。
する減圧ＣＶＤ法や高温ＣＶＤ法等で、段差被覆性の良
いＳｉＯ2 膜５２を数十ｎｍの膜厚に堆積させる。そし
て、ＣＶＤ法でＢＰＳＧ膜５３を３００ｎｍ程度の膜厚
に堆積させ、メモリセル部１２のみを覆うパターンにレ
ジスト５４を加工する。
【００１４】次に、Ｏ2 プラズマ雰囲気でレジスト５４
のみを異方的にエッチバックする。そして、レジスト５
４からＢＰＳＧ膜５３が露出した時点で、レジスト５４
とＢＰＳＧ膜５３とのエッチング速度が等しくなる条件
に切り換え、これらのレジスト５４とＢＰＳＧ膜５３と
をエッチバックして、図７に示す様に、タングステンポ
リサイド膜５１上の凹部５５等の様にアスペクト比の高
い凹部にのみＢＰＳＧ膜５３を残す。
のみを異方的にエッチバックする。そして、レジスト５
４からＢＰＳＧ膜５３が露出した時点で、レジスト５４
とＢＰＳＧ膜５３とのエッチング速度が等しくなる条件
に切り換え、これらのレジスト５４とＢＰＳＧ膜５３と
をエッチバックして、図７に示す様に、タングステンポ
リサイド膜５１上の凹部５５等の様にアスペクト比の高
い凹部にのみＢＰＳＧ膜５３を残す。
【００１５】次に、残存しているレジスト５４を剥離し
てから、図８に示す様に、ＢＰＳＧ膜５６等の低融点ガ
ラス膜をＣＶＤ法で数百ｎｍの膜厚に堆積させ、トラン
ジスタ２６の他方の拡散層２４に達するコンタクト孔５
７等をＢＰＳＧ膜５６等に開孔する。そして、８５０〜
９５０℃程度のＮ2 雰囲気中でＢＰＳＧ膜５６をフロー
させることによって平滑化を行う。
てから、図８に示す様に、ＢＰＳＧ膜５６等の低融点ガ
ラス膜をＣＶＤ法で数百ｎｍの膜厚に堆積させ、トラン
ジスタ２６の他方の拡散層２４に達するコンタクト孔５
７等をＢＰＳＧ膜５６等に開孔する。そして、８５０〜
９５０℃程度のＮ2 雰囲気中でＢＰＳＧ膜５６をフロー
させることによって平滑化を行う。
【００１６】次に、図４に示した様に、ＴｉやＴｉＯＮ
等から成るバリアメタル膜６１とＳｉやＳｉ、Ｃｕ等を
含むＡｌ膜６２との複合膜で第１層目のＡｌ配線を形成
し、ＴＥＯＳを原料とするプラズマＣＶＤ法でＳｉＯ2
膜６３を堆積させる。そして、ＳＯＧ膜６４の塗布及び
エッチバックを行い、更にＴＥＯＳを原料とするプラズ
マＣＶＤ法でＳｉＯ2 膜６５を堆積させて、Ａｌ膜６２
上の平滑化を行う。
等から成るバリアメタル膜６１とＳｉやＳｉ、Ｃｕ等を
含むＡｌ膜６２との複合膜で第１層目のＡｌ配線を形成
し、ＴＥＯＳを原料とするプラズマＣＶＤ法でＳｉＯ2
膜６３を堆積させる。そして、ＳＯＧ膜６４の塗布及び
エッチバックを行い、更にＴＥＯＳを原料とするプラズ
マＣＶＤ法でＳｉＯ2 膜６５を堆積させて、Ａｌ膜６２
上の平滑化を行う。
【００１７】その後、層間絶縁膜としてのＰＳＧ膜６６
をＣＶＤ法で堆積させ、Ａｌ膜６２等に達するコンタク
ト孔６７等をＰＳＧ膜６６等に開孔する。そして、Ｔｉ
やＴｉＯＮ等から成るバリアメタル膜７１とＳｉやＳ
ｉ、Ｃｕ等を含むＡｌ膜７２との複合膜で第２層目のＡ
ｌ配線を形成し、表面保護膜としてのＳｉＮ膜７３をプ
ラズマＣＶＤ法で７５０ｎｍ程度の膜厚に堆積させて、
このスタックトキャパシタＤＲＡＭを完成させていた。
をＣＶＤ法で堆積させ、Ａｌ膜６２等に達するコンタク
ト孔６７等をＰＳＧ膜６６等に開孔する。そして、Ｔｉ
やＴｉＯＮ等から成るバリアメタル膜７１とＳｉやＳ
ｉ、Ｃｕ等を含むＡｌ膜７２との複合膜で第２層目のＡ
ｌ配線を形成し、表面保護膜としてのＳｉＮ膜７３をプ
ラズマＣＶＤ法で７５０ｎｍ程度の膜厚に堆積させて、
このスタックトキャパシタＤＲＡＭを完成させていた。
【００１８】
【発明が解決しようとする課題】ところで、上述の一従
来例では、ビット線であるタングステンポリサイド膜５
１上の凹部５５等をＢＰＳＧ膜５３、５６で埋めて平滑
化しているが、現在のところ、ＢＰＳＧ膜は、ＳｉＨ4
系のガスを原料とする常圧ＣＶＤ法で形成している。
来例では、ビット線であるタングステンポリサイド膜５
１上の凹部５５等をＢＰＳＧ膜５３、５６で埋めて平滑
化しているが、現在のところ、ＢＰＳＧ膜は、ＳｉＨ4
系のガスを原料とする常圧ＣＶＤ法で形成している。
【００１９】しかし、この様にして形成したＢＰＳＧ膜
は段差被覆性が良くなく、図９に拡大して示す様に、凹
部５５内のＢＰＳＧ膜５３、５６にボイド７４が発生す
ることがある。このボイド７４は、その後の高温熱処理
時に破裂して、Ａｌ膜６２等の上層配線の加工に支障を
きたし、スタックトキャパシタＤＲＡＭの歩留りを低下
させていた。
は段差被覆性が良くなく、図９に拡大して示す様に、凹
部５５内のＢＰＳＧ膜５３、５６にボイド７４が発生す
ることがある。このボイド７４は、その後の高温熱処理
時に破裂して、Ａｌ膜６２等の上層配線の加工に支障を
きたし、スタックトキャパシタＤＲＡＭの歩留りを低下
させていた。
【００２０】
【課題を解決するための手段】請求項１の層間絶縁膜の
形成方法は、半導体基板１１上に配線５１を形成する工
程と、前記配線５１を形成した後に、第１の絶縁膜５２
を全面に形成する工程と、前記第１の絶縁膜５２とはエ
ッチング特性が異なる半導体膜７５を減圧ＣＶＤ法で前
記第１の絶縁膜５２上に形成する工程と、前記半導体膜
７５を等方的にエッチバックして、前記配線５１上の凹
部５５をこの半導体膜７５で埋める工程と、前記エッチ
バックの後に、第２の絶縁膜５６を全面に形成する工程
とを含んでいる。
形成方法は、半導体基板１１上に配線５１を形成する工
程と、前記配線５１を形成した後に、第１の絶縁膜５２
を全面に形成する工程と、前記第１の絶縁膜５２とはエ
ッチング特性が異なる半導体膜７５を減圧ＣＶＤ法で前
記第１の絶縁膜５２上に形成する工程と、前記半導体膜
７５を等方的にエッチバックして、前記配線５１上の凹
部５５をこの半導体膜７５で埋める工程と、前記エッチ
バックの後に、第２の絶縁膜５６を全面に形成する工程
とを含んでいる。
【００２１】請求項２の層間絶縁膜の形成方法は、半導
体基板１１上に配線５１を形成する工程と、前記配線５
１を形成した後に、第１の絶縁膜５２を全面に形成する
工程と、前記第１の絶縁膜５２とはエッチング特性が異
なる半導体膜７５を減圧ＣＶＤ法で前記第１の絶縁膜５
２上に形成する工程と、前記半導体膜７５上にマスク層
５４を平坦に形成する工程と、前記マスク層５４と前記
半導体膜７５とのエッチング速度が等しい条件でこれら
のマスク層５４と半導体膜７５とを等方的にエッチバッ
クして、前記配線５１上の凹部５５をこの半導体膜７５
で埋める工程と、前記エッチバックの後に、第２の絶縁
膜５６を全面に形成する工程とを含んでいる。
体基板１１上に配線５１を形成する工程と、前記配線５
１を形成した後に、第１の絶縁膜５２を全面に形成する
工程と、前記第１の絶縁膜５２とはエッチング特性が異
なる半導体膜７５を減圧ＣＶＤ法で前記第１の絶縁膜５
２上に形成する工程と、前記半導体膜７５上にマスク層
５４を平坦に形成する工程と、前記マスク層５４と前記
半導体膜７５とのエッチング速度が等しい条件でこれら
のマスク層５４と半導体膜７５とを等方的にエッチバッ
クして、前記配線５１上の凹部５５をこの半導体膜７５
で埋める工程と、前記エッチバックの後に、第２の絶縁
膜５６を全面に形成する工程とを含んでいる。
【００２２】請求項３の層間絶縁膜の形成方法は、請求
項１または２の層間絶縁膜の形成方法において、前記第
１の絶縁膜５２がＳｉＯ2 膜であり、前記半導体膜７５
が多結晶Ｓｉ膜または非晶質Ｓｉ膜であることを特徴と
している。
項１または２の層間絶縁膜の形成方法において、前記第
１の絶縁膜５２がＳｉＯ2 膜であり、前記半導体膜７５
が多結晶Ｓｉ膜または非晶質Ｓｉ膜であることを特徴と
している。
【００２３】
【作用】請求項１の層間絶縁膜の形成方法では、減圧Ｃ
ＶＤ法で形成した半導体膜７５で配線５１上の凹部５５
を埋めており、減圧ＣＶＤ法で形成した半導体膜７５は
段差被覆性が良いので、この半導体膜７５で配線５１上
の凹部５５を確実に埋めてボイド７４の発生を防止する
ことができる。また、半導体膜７５のエッチバックに際
して、第１の絶縁膜５２がエッチングのストッパになる
ので、既に形成されている配線５１が同時にエッチング
されるのを防止することができる。
ＶＤ法で形成した半導体膜７５で配線５１上の凹部５５
を埋めており、減圧ＣＶＤ法で形成した半導体膜７５は
段差被覆性が良いので、この半導体膜７５で配線５１上
の凹部５５を確実に埋めてボイド７４の発生を防止する
ことができる。また、半導体膜７５のエッチバックに際
して、第１の絶縁膜５２がエッチングのストッパになる
ので、既に形成されている配線５１が同時にエッチング
されるのを防止することができる。
【００２４】請求項２の層間絶縁膜の形成方法では、マ
スク層５４で半導体膜７５上を平坦にしてからマスク層
５４と半導体膜７５とを同時にエッチバックしているの
で、工程数は多いが、半導体膜７５で配線５１上の凹部
５５を更に確実に埋めてボイド７４の発生を防止するこ
とができる。
スク層５４で半導体膜７５上を平坦にしてからマスク層
５４と半導体膜７５とを同時にエッチバックしているの
で、工程数は多いが、半導体膜７５で配線５１上の凹部
５５を更に確実に埋めてボイド７４の発生を防止するこ
とができる。
【００２５】請求項３の層間絶縁膜の形成方法では、多
結晶Ｓｉ膜または非晶質Ｓｉ膜を半導体膜７５として用
いており、減圧ＣＶＤ法で形成した多結晶Ｓｉ膜または
非晶質Ｓｉ膜は段差被覆性が良い。また、ＳｉＯ2 膜を
第１の絶縁膜５２として用いており、ＳｉＯ2 膜と多結
晶Ｓｉ膜または非晶質Ｓｉ膜とはエッチング選択比が大
きい。
結晶Ｓｉ膜または非晶質Ｓｉ膜を半導体膜７５として用
いており、減圧ＣＶＤ法で形成した多結晶Ｓｉ膜または
非晶質Ｓｉ膜は段差被覆性が良い。また、ＳｉＯ2 膜を
第１の絶縁膜５２として用いており、ＳｉＯ2 膜と多結
晶Ｓｉ膜または非晶質Ｓｉ膜とはエッチング選択比が大
きい。
【００２６】
【実施例】以下、スタックトキャパシタＤＲＡＭの製造
に適用した本願の発明の一実施例を、図１〜３を参照し
ながら説明する。なお、図４〜９に示した一従来例と対
応する構成部分には、同一の符号を付してある。
に適用した本願の発明の一実施例を、図１〜３を参照し
ながら説明する。なお、図４〜９に示した一従来例と対
応する構成部分には、同一の符号を付してある。
【００２７】図１が、本実施例で製造したスタックトキ
ャパシタＤＲＡＭを示している。本実施例でも、ＳｉＯ
2 膜５２を堆積させるまでは、図４〜９に示した一従来
例と実質的に同様の工程を実行する。しかし、本実施例
では、図２に示す様に、その後、膜厚が数百ｎｍの多結
晶Ｓｉ膜７５を減圧ＣＶＤ法で全面に堆積させる。な
お、この多結晶Ｓｉ膜７５には、不純物を添加する必要
はない。また、減圧ＣＶＤ法を実行する時の温度を６０
０℃程度以下にして、多結晶Ｓｉ膜７５の代わりに非晶
質Ｓｉ膜を堆積させてもよい。
ャパシタＤＲＡＭを示している。本実施例でも、ＳｉＯ
2 膜５２を堆積させるまでは、図４〜９に示した一従来
例と実質的に同様の工程を実行する。しかし、本実施例
では、図２に示す様に、その後、膜厚が数百ｎｍの多結
晶Ｓｉ膜７５を減圧ＣＶＤ法で全面に堆積させる。な
お、この多結晶Ｓｉ膜７５には、不純物を添加する必要
はない。また、減圧ＣＶＤ法を実行する時の温度を６０
０℃程度以下にして、多結晶Ｓｉ膜７５の代わりに非晶
質Ｓｉ膜を堆積させてもよい。
【００２８】次に、ＳＦ6 及びＯ2 等のガスを用い、多
結晶Ｓｉ膜７５の全面を等方的にエッチバックして、図
３に示す様に、タングステンポリサイド膜５１上の凹部
５５等の様にアスペクト比の高い凹部にのみ多結晶Ｓｉ
膜７５を残す。この時、ＳｉＯ2 膜５２がエッチングの
ストッパになるので、ビット線であるタングステンポリ
サイド膜５１がエッチングされることはない。その後
は、再び、図４〜９に示した一従来例と同様の工程を実
行して、図１に示したスタックトキャパシタＤＲＡＭを
完成させる。
結晶Ｓｉ膜７５の全面を等方的にエッチバックして、図
３に示す様に、タングステンポリサイド膜５１上の凹部
５５等の様にアスペクト比の高い凹部にのみ多結晶Ｓｉ
膜７５を残す。この時、ＳｉＯ2 膜５２がエッチングの
ストッパになるので、ビット線であるタングステンポリ
サイド膜５１がエッチングされることはない。その後
は、再び、図４〜９に示した一従来例と同様の工程を実
行して、図１に示したスタックトキャパシタＤＲＡＭを
完成させる。
【００２９】以上の様な実施例と図４〜９に示した一従
来例とを比較すると、この一従来例におけるＢＰＳＧ膜
５３のＣＶＤ、レジスト５４をパターニングするための
リソグラフィ、レジスト５４のみのエッチバック、レジ
スト５４とＢＰＳＧ膜５３とのエッチバック及び残存し
ているレジスト５４の剥離という５工程に対応する工程
としては、本実施例では多結晶Ｓｉ膜７５のＣＶＤ及び
この多結晶Ｓｉ膜７５のエッチバックという２工程のみ
でよく、３工程も少なくなっている。また、リソグラフ
ィのみを考えても、１工程少なくなっている。
来例とを比較すると、この一従来例におけるＢＰＳＧ膜
５３のＣＶＤ、レジスト５４をパターニングするための
リソグラフィ、レジスト５４のみのエッチバック、レジ
スト５４とＢＰＳＧ膜５３とのエッチバック及び残存し
ているレジスト５４の剥離という５工程に対応する工程
としては、本実施例では多結晶Ｓｉ膜７５のＣＶＤ及び
この多結晶Ｓｉ膜７５のエッチバックという２工程のみ
でよく、３工程も少なくなっている。また、リソグラフ
ィのみを考えても、１工程少なくなっている。
【００３０】なお、上述の実施例においても、多結晶Ｓ
ｉ膜７５のエッチバックに際して、図４〜９に示した一
従来例と同様にレジスト５４を用いてもよい。この様に
すると、工程数は多くなるが、多結晶Ｓｉ膜７５で凹部
５５を更に確実に埋めることができる。
ｉ膜７５のエッチバックに際して、図４〜９に示した一
従来例と同様にレジスト５４を用いてもよい。この様に
すると、工程数は多くなるが、多結晶Ｓｉ膜７５で凹部
５５を更に確実に埋めることができる。
【００３１】
【発明の効果】請求項１の層間絶縁膜の形成方法では、
半導体膜で配線上の凹部を確実に埋めてボイドの発生を
防止することができるので、第２の絶縁膜で平滑な層間
絶縁膜を形成することができると共に、その後の高温熱
処理によるボイドの破裂を防止して歩留りを高めること
ができる。
半導体膜で配線上の凹部を確実に埋めてボイドの発生を
防止することができるので、第２の絶縁膜で平滑な層間
絶縁膜を形成することができると共に、その後の高温熱
処理によるボイドの破裂を防止して歩留りを高めること
ができる。
【００３２】請求項２の層間絶縁膜の形成方法では、半
導体膜で配線上の凹部を更に確実に埋めてボイドの発生
を防止することができるので、第２の絶縁膜で更に平滑
な層間絶縁膜を形成することができると共に、その後の
高温熱処理によるボイドの破裂を更に確実に防止して歩
留りを高めることができる。
導体膜で配線上の凹部を更に確実に埋めてボイドの発生
を防止することができるので、第２の絶縁膜で更に平滑
な層間絶縁膜を形成することができると共に、その後の
高温熱処理によるボイドの破裂を更に確実に防止して歩
留りを高めることができる。
【００３３】請求項３の層間絶縁膜の形成方法では、減
圧ＣＶＤ法で形成した多結晶Ｓｉ膜または非晶質Ｓｉ膜
は段差被覆性が良く、また、ＳｉＯ2 膜と多結晶Ｓｉ膜
または非晶質Ｓｉ膜とはエッチング選択比が大きいの
で、請求項１または２の層間絶縁膜の形成方法を確実に
実施することができる。
圧ＣＶＤ法で形成した多結晶Ｓｉ膜または非晶質Ｓｉ膜
は段差被覆性が良く、また、ＳｉＯ2 膜と多結晶Ｓｉ膜
または非晶質Ｓｉ膜とはエッチング選択比が大きいの
で、請求項１または２の層間絶縁膜の形成方法を確実に
実施することができる。
【図１】本願の発明の一実施例を用いて製造したスタッ
クトキャパシタＤＲＡＭの側断面図である。
クトキャパシタＤＲＡＭの側断面図である。
【図２】一実施例の前半の工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】本願の発明の一従来例を用いて製造したスタッ
クトキャパシタＤＲＡＭの側断面図である。
クトキャパシタＤＲＡＭの側断面図である。
【図５】図４に示したスタックトキャパシタＤＲＡＭを
製造するための初期の工程を示す側断面図である。
製造するための初期の工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】一従来例における課題を示す側断面図である。
１１ Ｓｉ基板 ５１ タングステンポリサイド膜 ５２ ＳｉＯ2 膜 ５４ レジスト ５５ 凹部 ５６ ＢＰＳＧ膜 ７４ ボイド ７５ 多結晶Ｓｉ膜
Claims (3)
- 【請求項１】 半導体基板上に配線を形成する工程と、 前記配線を形成した後に、第１の絶縁膜を全面に形成す
る工程と、 前記第１の絶縁膜とはエッチング特性が異なる半導体膜
を減圧ＣＶＤ法で前記第１の絶縁膜上に形成する工程
と、 前記半導体膜を等方的にエッチバックして、前記配線上
の凹部をこの半導体膜で埋める工程と、 前記エッチバックの後に、第２の絶縁膜を全面に形成す
る工程とを含むことを特徴とする層間絶縁膜の形成方
法。 - 【請求項２】 半導体基板上に配線を形成する工程と、 前記配線を形成した後に、第１の絶縁膜を全面に形成す
る工程と、 前記第１の絶縁膜とはエッチング特性が異なる半導体膜
を減圧ＣＶＤ法で前記第１の絶縁膜上に形成する工程
と、 前記半導体膜上にマスク層を平坦に形成する工程と、 前記マスク層と前記半導体膜とのエッチング速度が等し
い条件でこれらのマスク層と半導体膜とを等方的にエッ
チバックして、前記配線上の凹部をこの半導体膜で埋め
る工程と、 前記エッチバックの後に、第２の絶縁膜を全面に形成す
る工程とを含むことを特徴とする層間絶縁膜の形成方
法。 - 【請求項３】 前記第１の絶縁膜がＳｉＯ2 膜であり、
前記半導体膜が多結晶Ｓｉ膜または非晶質Ｓｉ膜である
ことを特徴とする請求項１または２記載の層間絶縁膜の
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04466693A JP3196399B2 (ja) | 1993-02-09 | 1993-02-09 | 層間絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04466693A JP3196399B2 (ja) | 1993-02-09 | 1993-02-09 | 層間絶縁膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236972A true JPH06236972A (ja) | 1994-08-23 |
| JP3196399B2 JP3196399B2 (ja) | 2001-08-06 |
Family
ID=12697775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04466693A Expired - Fee Related JP3196399B2 (ja) | 1993-02-09 | 1993-02-09 | 層間絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196399B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945739A (en) * | 1996-07-16 | 1999-08-31 | Nec Corporation | Semiconductor device having a conductor through an inter-level layer and a spin-on-glass in the inter-level layer with substantially planar upper surfaces of the conductor, the inter-level layer, and the spin-on-glass |
| KR100337587B1 (ko) * | 1996-07-10 | 2002-05-23 | 아끼구사 나오유끼 | 반도체 장치 |
| KR100699335B1 (ko) * | 1998-01-26 | 2007-03-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로 장치 및 그 제조방법 |
-
1993
- 1993-02-09 JP JP04466693A patent/JP3196399B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337587B1 (ko) * | 1996-07-10 | 2002-05-23 | 아끼구사 나오유끼 | 반도체 장치 |
| US6620674B1 (en) | 1996-07-10 | 2003-09-16 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US6936510B2 (en) | 1996-07-10 | 2005-08-30 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US7151025B2 (en) | 1996-07-10 | 2006-12-19 | Fujitsu Limited | Method of manufacturing a semiconductor device with self-aligned contacts |
| US5945739A (en) * | 1996-07-16 | 1999-08-31 | Nec Corporation | Semiconductor device having a conductor through an inter-level layer and a spin-on-glass in the inter-level layer with substantially planar upper surfaces of the conductor, the inter-level layer, and the spin-on-glass |
| KR100699335B1 (ko) * | 1998-01-26 | 2007-03-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로 장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3196399B2 (ja) | 2001-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |