JPH06224219A

JPH06224219A - 薄膜トランジスタの製造方法

Info

Publication number: JPH06224219A
Application number: JP986693A
Authority: JP
Inventors: Tomotaka Matsumoto; 友孝松本; Norio Nagahiro; 紀雄長広; Mari Hodate; 真理甫立
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-01-25
Filing date: 1993-01-25
Publication date: 1994-08-12

Abstract

(57)【要約】（修正有）【目的】薄膜トランジスタの製造方法に関し、動作半導
体層のうち電極に接続される領域の不純物のプロファイ
ルを精度良く、簡便に制御すること。【構成】ＴＦＴのソース・ドレイン電極４１ｓ、４１ｄ
と動作半導体層との接合部分に、気相成長法により形成
した不純物含有半導体層を形成し、その半導体層の不純
物濃度について、ソース・ドレイン電極に近づくほど高
濃度になるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関する。近年、薄膜トランジスタは、液晶表示
パネル、エレクトロルミネッセンス等の駆動素子として
使用されている。そのような液晶表示パネルは、例えば
薄型の液晶テレビや情報端末機器などに使用されてい
る。

【０００２】

【従来の技術】薄膜トランジスタ（以下、ＴＦＴ(Thin
Film Transistor)と称する）は、構造の相違により、ス
タガー型、逆スタガー型或いはプレーナ型がある。

【０００３】スタガー型ＴＦＴは、基板側にソース電極
及びドレイン電極を形成し、その上に動作半導体層、絶
縁膜を形成し、その絶縁膜の上にゲート電極を形成する
構造となっている。

【０００４】また、逆スタガー型ＴＦＴは、基板側にゲ
ート電極を形成し、その上に絶縁膜と動作半導体層を順
に成長し、その動作半導体層の上にソース電極、ドレイ
ン電極を形成する構造となっている。

【０００５】さらに、プレーナ型ＴＦＴは、基板の上に
動作半導体層を成長し、その動作半導体層の上に絶縁膜
を介してゲート電極を形成するとともに、そのゲート電
極の両側の半導体層にソース層、ドレイン層を形成する
構造をしている。

【０００６】ＴＦＴは、安価なガラス基板の上に形成さ
れることが多く、キャリアを移動させる動作半導体層
は、非晶質シリコン又は多結晶シリコンから構成されて
いる。多結晶シリコンの成長は、例えば特開平３−１６
５５７５号公報に記載されているように一般には気相成
長法によって堆積され、また非晶質シリコンも成長温度
を低くして同様な方法で形成される。

【０００７】その動作半導体層は、キャリアの移動度が
大きくて、オフ状態でのリーク電流、即ちオフ電流が小
さいことが望ましいが、非晶質シリコンは、キャリアの
移動度が小さく、リーク電流が小さく、また、多結晶シ
リコンは、それとは反対にキャリアの移動度が大きく、
リーク電流が大きい。

【０００８】この場合、キャリア移動度の大きな多結晶
シリコンを用い、そのオフ電流を小さくすることが望ま
しく、例えば特開平２−８３９３９号公報において次の
ようなオフ電流低減方法が提案されている。

【０００９】即ち、スタガー型ＴＦＴの動作半導体層の
うちソース・ドレイン電極に接触する部分に不純物をイ
オン注入する場合に、ソース電極とドレイン電極に接触
する部分の不純物濃度を最も大きする一方、動作半導体
層の内部に入るほどその不純物濃度が小さくなるように
注入条件を設定し、これにより、オフ電流の原因の一つ
となるフィールドエミッション電流を小さくしている。

【００１０】また、逆スタガー型ＴＦＴのゲート絶縁膜
についていえば、その絶縁膜はゲート電極の上に積層さ
れるので、ピンホールやクラック等に起因する絶縁破壊
や低抵抗欠陥部分が生じやすくなり、これを防止する必
要がある。その方法の１つとして、ゲート絶縁膜を原子
層エピタキシー法により形成することが特開平２−２４
６１６１号公報において提案されている。なお、その公
報によれば、ゲート絶縁膜の結晶方位に関しては何らの
記載もなく、また、ゲート絶縁膜の上に成長する動作半
導体層に関してはプラズマＣＶＤ法により非晶質シリコ
ン膜を形成することだけが記載され、それ以外は何ら記
載されていない。

【００１１】ところで、先行技術では、ガラス基板の上
方に非晶質シリコン薄膜または多結晶シリコン薄膜を堆
積し、これを動作半導体層（活性層）としているが、ガ
ラス基板自体が非晶質なので、その上に直接或いはSi
O₂、 SiNを介して多結晶シリコンを形成しても粒界の大
きさが５０nm前後と、ごく微細な結晶性のものしか得ら
れない。

【００１２】しかも、このようなシリコン薄膜を用いた
ＴＦＴによれば、キャリアの移動度を十分に大きくでき
ないという問題がある。なお、そのようにガラス基板の
上に形成される多結晶シリコンの移動度は約１０cm²/Vs
で、非晶質シリコンの移動度は約１cm²/Vsである。

【００１３】これに対して、成膜後に高温の熱処理を行
って結晶性を良くすることも考えられるが、大型ガラス
基板を使用する場合にその軟化点以上の温度、即ち４０
０℃以上の温度を長時間加えるとガラス基板に大きな変
形が生じるという不都合がある。

【００１４】また、絶縁性基板上に非晶質シリコン薄膜
または微細結晶粒の多結晶シリコン薄膜を形成した後、
レーザーアニールにより一部分ずつ多結晶化または単結
晶化を進めて、これを全域に及ぼすことも試みられてい
るが（参考文献；IEEE TRANSACTIONS ON ELECTRON DEVI
CE, VOL.36, No.9, 1989, p.1934-1937 ）、工程に要す
る時間が長く、また、全面を均一に処理することが困難
である。

【００１５】

【発明が解決しようとする課題】ところで、粒界の大き
なシリコン膜を形成できたとしても、オフ電流の低減と
いう問題が残っている。

【００１６】これを解決するためには、動作半導体層に
不純物をイオン注入する際に、上記したように、ソース
・ドレイン電極に接触する部分の不純物濃度が最大にな
るようなプロファイルにすることが提案されている。

【００１７】しかし、そのような不純物プロファイルと
所望の不純物濃度を得るためのイオン注入条件の設定は
容易でなく、しかも不純物プロファイルを制御するため
の膜を動作半導体層の上に存在させるといった複雑な工
程を踏まなければならい。

【００１８】本発明はこのような問題に鑑みてなされた
ものであって、動作半導体層のうち電極に接続される領
域の不純物のプロファイルを精度良く、簡便に制御する
ことができる薄膜トランジスタの製造方法を提供するこ
とを目的とする。

【００１９】

【課題を解決するための手段】上記課題は、図１１、図
１２に例示するように、ガラス基板１の上に半導体膜３
を形成する工程と、前記半導体膜３の上にゲート絶縁膜
２３を介してゲート電極２４を形成する工程と、前記ゲ
ート電極２４の両側の前記半導体層３に不純物を導入し
て不純物導入層２６，２７を形成する工程と、気相成長
法により、前記不純物導入層２６，２７よりも高濃度の
不純物を含有する不純物含有半導体膜２９を前記不純物
導入層２６，２７の上に成長する工程と、前記不純物含
有半導体膜２６，２７の上にソース・ドレイン電極３１
ｓ，３１ｄを形成する工程とを有することを特徴とする
薄膜トランジスタの製造方法により達成する。

【００２０】または、図１４、図１５に例示するよう
に、ガラス基板１の上に半導体膜３を形成する工程と、
前記半導体膜３の上にゲート絶縁膜３２を介してゲート
電極３６を形成するとともに、該ゲート電極３６の上に
膜成長阻止用絶縁膜３４を形成する工程と、前記膜成長
阻止用絶縁膜３４から露出した前記半導体膜３の上に、
成長開始層よりも成長終了層の不純物濃度が高い不純物
含有半導体膜３７，３８を気相成長法により選択的に成
長する工程と、前記不純物含有半導体膜３７，３８の上
にソース・ドレイン電極４１ｓ，４１ｄを接続する工程
とを有することを特徴とする薄膜トランジスタの製造方
法により達成する。

【００２１】または、前記膜成長阻止用絶縁膜３４は前
記ゲート電極３６、前記ゲート絶縁膜３２から庇状に突
出させていることを特徴とする薄膜トランジスタの製造
方法により達成する。

【００２２】または、前記半導体層３を成長する前に、
前記ガラス基板の上に、二元系材料を構成する各原子を
別々に含む２つの雰囲気に交互に曝す原子層堆積法によ
り絶縁膜を堆積する工程を含むことを特徴とする薄膜ト
ランジスタの製造方法により達成する。

【００２３】または、図１９に例示するように、基板１
の上にゲート電極５０を形成する工程と、前記ゲート電
極１を覆うゲート絶縁膜２を前記基板１の上に成長する
工程と、前記ゲート絶縁膜２の上に半導体層３を成長す
る工程と、成長開始層よりも成長終了層の不純物濃度が
高い不純物含有半導体層５１，５２を少なくともソース
領域及びドレイン領域の前記半導体層３の上に気相成長
法により成長する工程とを有することを特徴とする薄膜
トランジスタの製造方法により達成する。

【００２４】または、前記ゲート絶縁膜２は、二元系材
料を構成する各原子を別々に含む２つの雰囲気に交互に
曝す原子層堆積法により形成されることを特徴とする薄
膜トランジスタの製造方法により達成する。

【００２５】または、基板１の上にソース電極６１及び
ドレイン電極６２となる金属膜を形成する工程と、成長
終了層よりも成長開始層の不純物濃度を高くした不純物
含有半導体膜６７を気相成長法により少なくともソース
領域及びドレイン領域に形成する工程と、前記不純物含
有半導体膜６７の上にシリコン膜６８を形成する工程と
を有することを特徴とする薄膜トランジスタの製造方法
により達成する。

【００２６】または、前記不純物含有半導体膜５１，５
２，６７内の不純物は、気相成長の際の不純物元素含有
ガスの流量を変えることにより線型的又は階段状に変化
していることを特徴とする薄膜トランジスタの製造方法
により達成する。

【００２７】または、前記不純物含有半導体層５１，５
２，６７のうち、前記ソース電極、ドレイン電極に接触
する層のキャリア濃度は５×１０¹⁷／cm³以上であり、
前記動作半導体層に接触する層のキャリア濃度は１×１
０¹⁷／cm³以下であることを特徴とする薄膜トランジス
タの製造方法により達成する。

【００２８】

【作用】本発明によれば、ＴＦＴのソース・ドレイン
電極と動作半導体層との接合部分に、気相成長法により
形成した不純物含有半導体層を形成し、その半導体層の
不純物濃度について、ソース・ドレイン電極に近づくほ
ど高濃度になるようにしている。

【００２９】この場合、ソース・ドレイン電極に接続さ
れる不純物含有半導体層は、気相成長法によりその不純
物濃度が精度よく制御され、しかもその調整は容易であ
る。また、ソース・ドレイン電極に接触する部分の不純
物含有半導体層の不純物濃度は高いので、これによりコ
ンタクト抵抗が低減される。

【００３０】さらに、動作半導体層に接続される不純物
含有半導体膜は低不純物濃度となるので、ドレイン近傍
の電界強度が小さくなり、オフ電流が低減する。

【００３１】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。（ａ）本発明の第１実施例の説明図１は、本発明のシリコン薄膜を形成する装置の一例を
示す概念図である。この装置は原子層堆積装置（ＡＬＤ
（Atomic Layer Deposision)装置）とプラズマＣＶＤ装
置（Ｐ−ＣＶＤ装置）を備え、さらに、真空を破らずに
両者の反応チャンバに基体を搬送できる機構を備えてい
る。

【００３２】図１において、Ｗは基体、Ｃ₁，Ｃ₂は反
応チャンバ、Ｌはロードロック、Ｎ ₁〜Ｎ₅はガス導入
口、Ｖ₁〜Ｖ₅は、各ガス導入口Ｎ₁〜Ｎ₅に接続され
て流量調整可能な弁、ＯＦは排気量調整可能なオリフィ
ス弁、Ｐ₁とＰ₂は真空排気系機構を示す。また、特に
図示しないが、両反応チャンバＣ₁，Ｃ₂とも基体Ｗを
加熱する機構と基体Ｗを搬送する機構を備えている。

【００３３】原子層堆積装置として、例えば特開平２−
７４０２９号公報に開示されている薄膜形成装置を使用
することができる。この装置は、図１に示すように、平
面形状が略扇状の反応チャンバＣ₁の中央部に不活性ガ
スのアルゴンバリアガスが流れるようにガス導入口Ｎ₁
が配置され、これを中心にして左右の位置にガス導入口
Ｎ₂，Ｎ₃が配置され、また、扇形の要の部分にはオリ
フィス弁ＯＦが設けられ、その排気側には真空排気系機
構Ｐ₁として例えばターボ分子ポンプが配置されてい
る。

【００３４】プラズマＣＶＤ装置としては、ガス導入口
Ｎ₄，Ｎ₅、真空排気系機構Ｐ₂を備えるとともに、特
に図示しないが、基体Ｗを挟む電極とこれに電圧を印加
する高周波電源、基板加熱機構等を備えた通常のものを
使用することができる。

【００３５】次に、上記した装置を用いて、基体Ｗとな
るガラス基板にシリコン薄膜を形成する方法を第１の実
施例として示す。図２(a) ，(b) はシリコン薄膜の形成
工程を示す断面図であり、１はガラス基板、２は二元系
材料膜であるAl₂O₃膜、２ａ₁〜２ａ_nは酸素原子層と
アルミニウム原子層が交互に配置される単原子層、３は
結晶シリコン膜を示している。なお、ガラス基板１とし
て例えば硼珪酸ガラス基板を用いる。

【００３６】まず、ガラス基板１を原子層堆積装置の反
応チャンバＣ₁内に配置する。この場合、アルゴンバリ
アガスが流れている中央のガス層を横切って左右に往復
する機構（図示せず）にガラス基板１を取り付ける。ガ
ラス基板１の成膜面は、ガス導入口Ｎ₁〜Ｎ₃に向けて
配置される。

【００３７】そして、ガラス基板１を３００℃に加熱
し、ターボ分子ポンプを有する真空排気系機構Ｐ₁によ
り反応チャンバＣ₁内を５×１０^-7 Torr まで排気す
る。次に、第１の弁Ｖ₁を開いてアルゴンガスを５００
sccm流しながら、反応チャンバＣ ₁内が0.０１Torr
（１．３３Pa）になるようにオリフィス弁ＯＦを絞りア
ルゴンスの定常流を作る。

【００３８】ついで、第２の弁Ｖ₂を開いて、１１０℃
に加熱した塩化アルミニウム（AlCl ₃）蒸気をガス導入
口Ｎ₂を通して反応チャンバＣ₁内に導入する。また、
第３の弁Ｖ₃を開いて、キャリアガスに水素を使用して
２０℃に保った水容器内の水蒸気（H₂O ）をガス導入口
Ｎ₃から反応チャンバＣ₁内に導入する。

【００３９】この場合、アルゴンガスの定常流によって
塩化アルミニウム蒸気と水蒸気は隔てられ、混合しな
い。このときの反応チャンバＣ₁内の真空度は0.０１To
rrに維持されるように、オリフィス弁ＯＦを調整する。

【００４０】そして、定常流を乱さない速度、例えば往
復３秒の周期で、図示しない搬送機構上に載せたガラス
基板１を塩化アルミニウム蒸気雰囲気と水蒸気雰囲気に
交互に往復移動させる。この往復移動を６０００回繰り
返して、アルミニウム（Al）層と酸素（Ｏ）層を交互に
堆積することにより、複数の単原子層２ａ₁〜２ａ_nか
らなる４００nmの厚さのAl₂O₃膜２をガラス基板１の上
に成長する。このような膜の成長法をＡＬＤ法という。

【００４１】成長の最終は塩化アルミニウム蒸気雰囲気
として、Al₂O₃膜２の最上層２ａ_nをアルミニウム層に
する（図２(a))。つづいて、ロードロックＬを開き、こ
の中を通してガラス基板１をプラズマＣＶＤ装置の反応
チャンバＣ₂に搬送した後に、ロードロックＬを再び閉
じる。そして、プラズマＣＶＤ法によりAl₂O₃膜２上に
厚さ１００nmの結晶シリコン膜３を成長した。

【００４２】この場合、結晶シリコンという表現をした
のは、従来の多結晶シリコンよりも粒界が大きく、単結
晶シリコンともいえるからである。その成長条件は、基
板温度を４００℃にし、シラン(SiH₄)流量を１０sccm、
水素（H₂）流量を５００sccm、チャンバ内圧力を０．５
Torr（６６．５Pa）、高周波電源の放電電力を２００
Ｗ、放電時間を３０分とする。

【００４３】これによれば、Al₂O₃膜２上には、結晶粒
の径が２００nm前後と粒界の大きな結晶シリコン膜３が
膜厚１００nmで形成される（図２(b))。また、その移動
度は約３０cm²/Vsである。

【００４４】Al₂O₃膜２と結晶シリコン膜３の成長面の
結晶方位をＸ線回折法により調べると、図３(a) に示す
ように、Al₂O₃膜２に（０１２）面の優先配向が見ら
れ、結晶シリコン膜３に（１００）面の優先配向がみら
れた。

【００４５】これに対して、先行技術にしたがってガラ
ス基板１の上に直接或いは SiN膜を介して成長したシリ
コン膜は、図３(b) に示すように（１１０）面の結晶方
位となり、そのＸ線回折強度も小さかった。

【００４６】図３(a) において、Al₂O₃のピークの面方
位（０２４）は（０１２）と等価であり、また、Siのピ
ークの（４００）は（１００）と等価であり、図３(b)
のSiのピークの面方位（２２０）は（１１０）と等価で
ある。

【００４７】なお、結晶シリコン膜３の成長は、プラズ
マＣＶＤ法の他に、低圧ＣＶＤ法やスパッタ法により形
成しても同様な結果が得られる。結晶シリコン膜３の成
長温度は２５０℃〜４００℃の範囲とする。それ以下の
温度では、結晶シリコンが得にくい。

【００４８】また、原子層堆積法により形成する二元系
材料膜としては、Al₂O₃膜の他に、GaP膜、 AlP膜、 Al
N膜、 ZnS膜等があり、その上に結晶シリコン膜を成長
しても（１００）面の優先配向が見られる。例えば、 G
aP膜の場合にはGa(CH₃)₃とPH ₃、 AlP膜の場合にはAl(C
H₃)₃とPH₃、 AlN膜の場合にはAl(CH₃)₃とNH₃、 ZnS膜
の場合には、Zn(CH₃)₃とH₂S 、といった２種のガスをア
ルゴンガス層で区画して別々に供給する。なお、Al₂O₃
を含めて二元系材料膜の成長温度は３００℃から４００
℃の範囲とする。

【００４９】さらに、二元系材料膜は、ガラス基板１の
上に直に形成する他に、その下地層として SiN、SiON、
SiO₂等の層を介して形成してもよい。これによれば、膜
質に影響の大きな初期成長状態がよくなって Al₂O₃膜２
の（０１２）面の優先配向がより生じ易くなり、結晶シ
リコン膜３の膜質がさらに向上する。

【００５０】これらの結晶シリコンの成長方法、二元系
材料膜の選択、或いは二元系材料膜の下に絶縁膜を形成
するか否かの選択については、以下の実施例で特に説明
しなくても同様に適用する。

【００５１】（ｂ）本発明の第２実施例の説明第１実施例では、Al₂O₃膜２の最上層２ａ_nとしてAl層
を形成しているが、AlはH₂O と反応し易く、反応が生じ
ると、その上でシリコンがエピタキシャル成長し難くな
るので、清浄なAl面を出す必要がある。そのためには１
３００℃程度の前処理を行えばよいが、この温度条件で
はガラス基板１に変形が確実に生じるので適当でない。

【００５２】そこで、そのような高温の加熱処理を行う
ことなくAlの表面を清浄に保持したままでシリコンを成
長させる方法を第２の実施例として説明する。図４は、
本発明の第２実施例を示すシリコン薄膜工程を示す概念
図である。この実施例においても、図１に示す構造の装
置を使用する。

【００５３】まず、第１実施例と同様に、ガラス基板１
を原子層堆積装置の反応チャンバＣ ₁内に配置する。そ
して、ガラス基板１を４００℃に加熱し、真空排気系機
構Ｐ₁により５×１０^-7Torr（６．７×１０^-5Pa）にな
るまで排気する。次に、第１の弁Ｖ₁を開いてアルゴン
ガス（Ar）を５００sccm流し、0.０１Torrになるように
オリフィス弁ＯＦを調整してアルゴンガスの定常流を作
る。

【００５４】ついで、第２の弁Ｖ₂を開いて、ガス導入
口Ｎ₂を通してAl(CH₃)₃蒸気を反応チャンバＣ₁内に導
入する。さらに、第３の弁Ｖ₃を開いて、２０℃に保っ
た水容器からガス導入口Ｎ₃を通して水蒸気（H₂O ）を
反応チャンバＣ₁内に導入する。また、反応チャンバＣ
₁内の真空度を0.０１Torrに維持する。

【００５５】この場合、アルゴンガスの定常流によって
Al(CH₃)₃蒸気と H₂O蒸気は隔てられて混合しない。さら
に、Al(CH₃)₃とH₂O の供給時間をそれぞれ１秒となし、
アルゴンガスによるパージ時間を５秒となるように、図
示しない搬送機構上のガラス基板１をAl(CH₃)₃雰囲気と
H₂O 雰囲気に往復移動させる。そして、この往復移動を
３００回繰り返すことにより、ガラス基板１上に膜厚５
０nmの多結晶又は単結晶の Al₂O₃膜２を成長する（図４
(a))。

【００５６】この場合、成長の最終はAl(CH₃)₃雰囲気と
して Al₂O₃膜２の最上層２ａ_nをAl層とする。この後
に、原子層堆積装置の第３の弁Ｖ₃を閉じ、続いて残り
の弁Ｖ₁，Ｖ₂を閉じ、ロードロックＬを開いてガラス
基板１をプラズマＣＶＤ装置の反応チャンバＣ₂に搬送
してから、再びロードロックＬを閉める。この場合、図
示しないガス導入口を通して反応チャンバＣ₂内にAl(C
H₃)₃を導入した状態にするとともに、ガラス基板１を A
l₂O₃膜１２の成長温度よりも低い温度、例えば３５０℃
の温度に設定してAlの成長を生じさせないようにする。

【００５７】図４(b) は、プラズマＣＶＤ装置に移動さ
れる前後のガラス基板１とその周囲の雰囲気を示す概略
図であって、Al₂O₃ 膜２の最上層２ａ_nのAl層は、Al(C
H₃)₃ガスの雰囲気に曝されたままでプラズマＣＶＤ装置
に移動され、H₂O との反応が阻止される。

【００５８】次に、プラズマＣＶＤ装置の反応チャンバ
Ｃ₂内へのAl(CH₃)₃ガスの導入を停止した後に、第４の
弁Ｖ₄と第５の弁Ｖ₅を開いて、流量１０sccmでシラン
（SiH₄）、流量５００sccmで水素（H₂) を導入するとと
もに、基板温度を３５０℃に設定する。また、反応チャ
ンバＣ₂内の圧力を0.５Torr（６７Pa）、放電電力を２
００Ｗ、放電時間を３０分として Al₂O₃膜２の最上の単
原子層２ａ_nの上に厚さ１００nmの結晶シリコン膜３を
成長する（図４(c))。

【００５９】そして、 Al₂O₃膜２上の結晶シリコン膜３
の膜質を調べたところ、径が２００nm前後と結晶粒が大
きく、結晶性の良いものが得られた。そして、 Al₂O₃膜
２と結晶シリコン膜３の成長面の結晶方位を調べると、
Al₂O₃膜１２に（０1 2)面の優先配向が生じ、その上の
結晶シリコン膜３に（１００）面の優先配向が見られ
た。

【００６０】なお、 Al₂O₃膜２上の結晶シリコン膜３の
成長は、第１実施例と同様に、低圧ＣＶＤ法やスパッタ
法により形成してもよいが、この場合でも、ガラス基板
１をシランガス雰囲気中に置くまでは Al₂O₃膜２の最上
層のAl層をAl(CH₃)₃の雰囲気に曝しておく必要がある。

【００６１】（ｃ）本発明の第３実施例の説明上記した２つの実施例により形成するAl₂O₃ の膜質をさ
らに良くするためには、ガラス基板とのヘテロ界面を良
好にすることが重要であり、このためには成膜初期の条
件を広範に制御するとともに、それ以降の成膜を安定し
た条件で行う必要がある。

【００６２】ところで、１つの反応チャンバＣ₁を有す
る図１のた原子層堆積装置によれば安定したガス供給、
温度設定、圧力調整等は容易であるが、それだけではガ
ラス基板とのヘテロ界面が必ずしも安定して良い状態に
なるものではない。

【００６３】そこで以下に、第３の実施例として、成膜
初期条件の制御が容易な薄膜形成装置を説明する。図５
は、本発明の第３実施例を示す概要構成図で、その一部
には図１に示す原子層堆積装置とプラズマＣＶＤ装置を
使用する。そして、その原子層堆積装置のうちプラズマ
ＣＶＤ装置と反対側には、第１〜第４の反応室Ｃ₁₁〜Ｃ
₁₄がそれぞれロードロックＬ₁₁〜Ｌ₁₄を介して外方から
順に連結され、そのうち原子層堆積装置から最も離れた
第１の反応室Ｃ₁₁には、ガラス基板１を基板移動機構
（不図示）に取り付けるためのローディング室ＬＤがロ
ードロックＬ₁₀を介して配置されている。

【００６４】また、第１〜第４の反応室Ｃ₁₁〜Ｃ₁₄は、
弁Ｖ₁₁〜Ｖ₁₄を有するガス導入口Ｎ ₁₁〜Ｎ₁₄を備えてい
て、各反応室Ｃ₁₁〜Ｃ₁₄内にはそれぞれローディング室
ＬＤに近い順に H₂O、 AlCl₃、H₂O 、Al(CH₃)₃のガスが
各々に供給されるように構成されている。また、反応室
Ｃ₁₁〜Ｃ₁₄には、図示しない真空排気系機器、基板加熱
器等が装備されている。

【００６５】なお、原子層堆積装置及びプラズマＣＶＤ
装置における反応チャンバＣ₁、Ｃ ₂内のガス導入や基
板加熱温度等の諸条件は第１実施例に述べた条件とす
る。次に、上記した装置を使用してガラス基板１にAl₂O
₃膜を堆積する工程を説明する。

【００６６】まず、ローディング室ＬＤ内の基板移動機
構（不図示）にガラス基板１を設定し、その室内を１×
１０^-5Torr（１．３３×１０^-3Pa）まで減圧した後に、
第１の反応室Ｃ₁₁との間に設けたロードロックＬ₁₀を通
してガラス基板１を第１の反応室Ｃ₁₁に搬送する。

【００６７】そして、第１の反応室Ｃ₁₁内でガラス基板
１を４５０℃に加熱し、その表面にH₂O を２秒間曝して
その上面に水素（H)と酸素（O)の元素をガス吸着させる
（図６(a))。

【００６８】次に、次段のロードロックＬ₁₁を通して第
２の反応室Ｃ₁₂にガラス基板１を搬送し、このガラス基
板１を４３０℃にした状態で、その上面をAlCl₃に１．
５秒間曝し、その表面で生成した HClを昇華させるとと
もにガラス基板１上面の酸素（Ｏ）層４ａ₁の上にAl層
４ａ₂を形成する（図６(b))。

【００６９】ここで、Al(CH₃)₃でなくAlCl₃を用いてい
るのは、ガラス基板１の表面では反応が進みにくいの
で、CH₄よりも揮発性の良いHCl を生じさせて反応を促
進させる必要があるからである。

【００７０】次に、次段のロードロックＬ₁₂を通して第
３の反応室Ｃ₁₃にガラス基板１を移動し、その温度を４
２０℃に加熱した状態で、その上面を１秒間 H₂Oに曝し
て、Al層４ａ₂の上に残存していたClを HClとして昇華
させるとともにAl層４ａ₂の上にＯ層４ａ₃を形成する
（図６(c))。

【００７１】この後に、次のロードロックＬ₁₃を通して
第４の反応室Ｃ₁₄にガラス基板１を移動し、その基板温
度を４１０℃にし、Ｏ層４ａ₃にAl(CH₃)₃を１秒間照射
し、その上にAl層４ａ₄を積層した後に（図６(d))、次
段のロードロックＬ₁₄を通して原子層堆積装置の反応チ
ャンバＣ₁内にガラス基板１を設置する。

【００７２】以上の工程において、ガラス基板１を第１
の反応室Ｃ₁₁に入れてから第４の反応室Ｃ₁₄より取り出
すまでの時間は２分程度であり、大形のガラス基板１に
変形が生じたとしても許容範囲内に止まる。

【００７３】さらに、反応チャンバＣ₁内で、第２実施
例と同じＡＬＤ法によりＯ層及びAl層を交互に複数層形
成し、最終層としてAl層４ａ_nを形成する（図６(e))。
この後に、真空を破らずに第２実施例と同様にして、プ
ラズマＣＶＤ装置により結晶シリコン膜５を１００nm程
度形成する（図６(f))。

【００７４】以上述べたように、ガラス基板１の表面に
条件を変えてＯ層４ａ₁，４ａ₃とAl層４ａ₂，４ａ₄
の単原子層を交互に形成した後に、固定した条件でＯ層
とAl層を形成すると、ガラス基板１の上に形成されるAl
₂O₃膜４の膜質が良くなり、（ 0 1 2) 面の優先配向が
さらに生じ易くなり、結晶シリコン膜５の（１００）面
が優先的に配向し易くなる。

【００７５】なお、各反応室Ｃ₁₁〜Ｃ₁₄の基板温度等の
条件は成長しようとする膜によって変えられるような機
構にする。（ｄ）本発明の第４実施例の説明次に、第４の実施例として、以上のようにして得られた
シリコン薄膜を使用して、第１例のプレーナ型シリコン
薄膜トランジスタを製造する工程を、図を参照しながら
説明する。

【００７６】まず、図７(a) に示す断面図は、図２(b)
と同じで、ここまでの工程は上述の第１、２又は３の実
施例で示した成膜方法による。次に、図７(b) に示すよ
うに、プラズマＣＶＤ法により、ゲート絶縁膜となる厚
さ１００nmのSiO₂膜６を形成する。その形成条件は、基
板温度３００℃、シラン(SiH₄)流量２０sccm、亜酸化窒
素(N₂O）流量２０００sccm、圧力０．３Torr（４０P
a）、放電電力１００Ｗ、放電時間５分である。このゲ
ート絶縁膜は、スパッタ法、ＣＶＤ法で形成してもよ
い。

【００７７】つづいて、モリブデン（Mo）をスパッタ法
により５０nmの厚さに形成し、フォトエッチングプロセ
スによりゲート電極７を形成する。さらに、ゲート電極
７をマスクにしてSiO₂膜６をエッチング除去し、その後
に、図７(c) に示すようにリンイオン（Ｐ⁺) を注入し
てゲート電極７の両側にソース・ドレイン層８を形成す
る。

【００７８】この状態から、フォトレジストパターンを
マスクに用いるフォトリソグラフィー法により結晶シリ
コン膜３をパターニングして素子間同士を分離する。さ
らに、図７(d) に示すように、層間絶縁膜として厚さ３
００nmでSiO₂膜９をＣＶＤ法により成長し、ついで、ゲ
ート電極７の両側のSiO₂膜９にコンタクト用の開孔１０
を形成する。

【００７９】最後に、図７(e) に示すように、スパッタ
法により厚さ１００nmのアルミニウム膜を堆積し、これ
をパターニングして２つの開孔１０にそれぞれソース・
ドレイン用の電極１１，１２を形成する。

【００８０】以上のようにして完成されたプレーナ型Ｔ
ＦＴによれば、動作半導体層となる結晶シリコン膜３の
結晶粒界が大きいので、チャネル領域のキャリアの移動
度は大きくなり、トランジスタの特性が改善され、図８
の実線で示すようなゲート電極・ドレイン電流の関係が
得られ、ゲート電圧の変化によりドレイン電流を７桁以
上と大幅に変えることができ、理想に近い特性となり、
スイッチング素子として使用できる。

【００８１】これに対して、ガラス基板上にＡＬＤ法に
よる膜を形成しないで多結晶シリコン膜を形成し、これ
を動作半導体層とした従来のプレーナ型のＴＦＴは、図
８の破線で示すような特性となり、ゲート電圧の大きさ
によるドレイン電流は、１桁〜２桁程度変化するだけで
あり、スイッチング素子としては好ましくない。

【００８２】（ｅ）本発明の第５実施例の説明上記した第４の実施例では、ガラス基板の上に、第１、
第２又は第３実施例に示すAl₂O₃膜を形成し、その上に
結晶シリコン膜を積層してプレーナ型ＴＦＴを形成した
が、Al₂O₃膜とガラス基板との間に中間層となる絶縁
膜、例えば SiN、SiO₂、SiONの膜を入れてもよい。

【００８３】そこで次に、第５の実施例として、ガラス
基板の上に SiN中間層とAl₂O₃膜を順に積層し、その上
に第２例のプレーナ型ＴＦＴを形成する工程を説明す
る。なお、この実施例においては図１に示す装置を使用
する。

【００８４】まず、プラズマＣＶＤ装置の反応チャンバ
Ｃ₂内にガラス基板１を設置し、図９(a) に示すよう
に、その上に SiN膜１３を３００nmの厚さに形成する。
この場合の成膜条件は、ガラス基板１を温度４００℃に
加熱し、反応チャンバＣ₂内にSiH₄を５０sccm、NH₃を
１００sccm、N₂を２slm の量で導入する。また、反応チ
ャンバＣ₂の内部圧力を１００Pa、電極間の放電電力を
２００〜３００Ｗとする。

【００８５】ついで、ロードロックＬを通してガラス基
板１を原子層堆積装置の反応チャンバＣ₁に移設し、 S
iN膜１３の上に多結晶又は単結晶のAl₂O₃膜１４を形成
する。この場合、成膜条件を第２実施例と同様にするこ
とにより、その最上面をAl層とする（図９(a))。

【００８６】これに続いて、真空を破らずにロードロッ
クＬを通してガラス基板１をプラズマＣＶＤ装置の反応
チャンバＣ₂に戻し、ＴＦＴの動作半導体層となる結晶
シリコン膜１５をAl₂O₃膜１４の上に形成する（図９
(b))。その成長条件は、第２実施例と同様にして膜厚を
１００nmとする。なお、結晶シリコン膜１５は減圧ＣＶ
Ｄ法、スパッタ法でも形成可能である。

【００８７】以上により形成されたAl₂O₃膜１４は（０
１ 2）面に優先配向し、また、その上の結晶シリコン膜
１５は（１００）面に優先配向する。次に、プラズマＣ
ＶＤ装置の反応チャンバＣ₂内で、結晶シリコン膜１５
の上にゲート絶縁膜となるSiO₂膜１６を１００nmの厚さ
に成長する（図９(c))。その成長条件は、基板温度３０
０℃とするとともに、SiH₄を２０sccm、N₂O を２０００
sccmの量で反応チャンバＣ₂に導入する。また、プラズ
マ生成用の放電電力を１００Ｗ、放電時間を５分とし、
反応チャンバＣ₂内の圧力を０．３Torrとする。

【００８８】なお、SiO₂膜１６は、ＣＶＤ法、スパッタ
法により形成してもよい。次に、プラズマＣＶＤ装置の
反応チャンバＣ₂からガラス基板１を取り出し、スパッ
タ法により膜厚５０nmのモリブデン（Mo）膜１７を形成
し（図９(d))、これをフォトリソグラフィー法によりパ
ターニングしてゲート電極１８を形成する（図１０
(a))。さらに、ゲート電極１８を形成した後に、エッチ
ングガスを変えてSiO₂膜１６も連続してパターニングす
る。

【００８９】この後に、ゲート電極１８をマスクにして
燐（Ｐ）をイオンインプランテーションしてソース層１
９及びドレイン層２０を形成した後に、層間絶縁となる
SiO₂膜２１をＣＶＤ法等により３００nmの厚さに形成
し、その後に、フォトリソグラフィー法によりSiO₂膜２
１をパターニングしてソース層１９及びドレイン層２０
の上にコンタクトホール２１ａ，２１ｂを形成する（図
１０(b))。

【００９０】最後に、スパッタ法によりAl膜を１００nm
の厚さに形成し、これをフォトリソグラフィー法により
パターニングしてソース電極２２ａとドレイン電極２２
ｂを形成し（図１０(c))、これによりＴＦＴが完成す
る。

【００９１】このＴＦＴにおいて、Si₃N₄、SiON、SiO₂
はAl₂O₃と相性が良く、Al₂O₃膜１４のその下地面との
密着性が良くなるとともに、その膜質に大きな影響のあ
る初期の成膜状態が良くなって（０１２）面がより一層
優先配向し易くなり、その上に形成される結晶シリコン
膜１５の膜質がさらに良くなり、ＴＦＴの特性が向上す
る。

【００９２】この実施例のAl₂O₃膜１４は、第１又は第
３実施例により成長してもよい。（ｆ）本発明の第６実施例の説明図１１、１２は、本発明の第６実施例となる第３例のプ
レーナ型シリコンＴＦＴの製造工程を説明する断面図で
ある。

【００９３】まず、図１１(a) に示すように、ガラス基
板１の上に膜厚４００nmのAl₂O₃膜２を上記したＡＬＤ
法により積層し、ついで、真空状態を破らずにプラズマ
ＣＶＤ法により膜厚１００nmの結晶シリコン膜３を堆積
する。これらの膜は、第１、第２又は第３実施例の方法
に従って成長させる。

【００９４】結晶シリコン膜３の成長に続いて、図１に
示すプラズマＣＶＤ装置により膜厚２００nmのSiO₂膜
（ゲート絶縁膜）２３を積層する。その膜の形成条件
は、例えば第４実施例のSiO₂膜６の成長条件とほぼ同様
であり、成長時間が倍かかる点で相違するだけである。

【００９５】そして、プラズマＣＶＤ装置からガラス基
板１を取り出した後に、SiO₂膜２３の上に膜厚１００nm
のCr膜をスパッタ法により堆積する。さらに、このCr膜
をフォトリソグラフィー法によりパターニングしてゲー
ト電極２４を形成する。

【００９６】次に、ゲート電極２４をマスクにしてその
周囲のSiO₂膜２３をエッチングし、結晶シリコン膜３を
露出させる（図１１(b))。ついで、ゲート電極２４の両
側の結晶シリコン膜３にリンをイオン注入する。そのド
ーズ量は１×１０¹³／cm²、加速電圧は１５keV であ
る。

【００９７】これによりゲート電極２４の両側に形成さ
れる不純物領域は、ＴＦＴのソース層２６とドレイン層
２７となり（図１１(c))、そのキャリア濃度は５×１０
¹⁵／cm³である。

【００９８】この後に、結晶シリコン膜３をフォトリソ
グラフィー法によりパターニングすることにより、素子
間分離を行う。続いて、ＣＶＤ法により層間絶縁膜とし
てSiO₂膜２８を５００nmの厚さに形成し、ついで、ゲー
ト電極２４の上とソース層２６、ドレイン層２７の上に
コンタクト用の開口部２８ａ，２８ｂ，２８ｃを形成す
る（図１２(a))。

【００９９】この後に、燐をドープした多結晶シリコン
膜２９をプラズマＣＶＤ法により５００nmの厚さに形成
する（図１２(b))。その形成条件は、基板温度を４００
℃に設定するとともに、SiH₄を５sccm、PH ₃を０．１５
sccm、H₂を４９５sccmの流量でそれぞれ反応チャンバ内
に導入し、また、そのチャンバ内の圧力を１００Paとす
る。これにより、多結晶シリコン膜２９のキャリア濃度
は１×１０¹⁸／cm³となる。

【０１００】次に、スパッタ法によりアルミニウム膜３
０を１００nmの厚さに堆積し、ついで、このアルミニウ
ム膜３０をフォトリソグラフィー法によりパターニング
し、開口部２８ａ，２８ｂ，２８ｃを通してゲート電極
２５、ソース層２６、ドレイン層２７に接続されるゲー
ト引出電極３１ｇ、ソース電極３１ｓ、ドレイン電極３
１ｄを形成する（図１２(c))。そのパターニングの際の
エッチングは、反応性イオンエッチング法によって行
う。

【０１０１】このアルミニウム膜３０をパターニングす
る際に、多結晶シリコン膜２９も連続的にエッチングし
て、同一パターンを形成させる。これによりプレーナ型
ＴＦＴが完成する。

【０１０２】本実施例においては、ソース層２６，ドレ
イン層２７が低不純物濃度であり、これらとソース電極
３１ｓ、ドレイン電極３１ｄの間には高不純物濃度の多
結晶シリコン膜２９を介在させている。

【０１０３】これに対して、ソース層２６、ドレイン層
２７を高不純物濃度とすれば、ドレイン層２７近傍の領
域で電界が増大し、フィールドエミッション又はトンネ
ルによるオフ電流が増加する。ドレイン層２７近傍での
電界強度は、ドレイン層２７の不純物ドープ量によって
決まるため、これを小さくすればオフ電流が低減でき
る。

【０１０４】しかし、ドレイン層２７に接続される電極
３１ｄとのコンタクト抵抗を小さくするにはキャリア濃
度が大きくなければならない。従って、配線との接触部
分では不純物濃度が最大となり、接触部分から離れるほ
ど不純物濃度が低減するようなイオン注入を行えばよい
が、その濃度の調整をイオン注入で行うのは実際には難
しい。

【０１０５】これに対し、本実施例のように、不純物濃
度の低いソース層２６、ドレイン層２７とソース電極３
１ｓ、ドレイン電極３１ｄとの間に高濃度の不純物を含
む多結晶シリコン膜２９をＣＶＤ法により形成すれば、
不純物イオン注入をすることなく、ドレイン層２７と配
線パターン３１との接触部分のコンタクト抵抗を簡便に
低くできることになる。

【０１０６】この結果、図１３に示すような特性が得ら
れ、本実施例によればオン電流を低下させることなくオ
フ電流を低減することがわかった。図において実線は、
本実施例によるものであり、破線は、多結晶シリコン膜
２９を設けないでアルミニウムだけでソース・ドレイン
電極を形成した場合である。

【０１０７】ところでこの実施例では、ガラス基板１の
上に直にAl₂O₃膜２を形成しているが、そのAl₂O₃膜２
とガラス基板１の間に、第５実施例と同じようにSiN 、
SiO₂、SiON等の下地絶縁膜を入れると、Al₂O₃の膜質が
よくなる。

【０１０８】また、この実施例では、配線パターン３１
の下の多結晶シリコン膜の不純物濃度を一定にしている
が、不純物含有ガスの流量を変化させて、電極側に近づ
くほど不純物濃度が高くなるようにしてもよい。

【０１０９】なお、動作半導体層となる結晶シリコン膜
３を二元系材料膜を介在させずに、ガラス基板、或い
は、 SiN、SiON、SiO₂等の膜の上に直に形成したとして
も、高濃度の不純物を含む多結晶シリコンをソース・ド
レイン層と電極の間に形成すれば、オン電流が同様に低
下する。

【０１１０】また、この実施例において、動作半導体層
となる結晶シリコン膜を多結晶シリコン膜としてもオフ
電流が低減することはいうまでもない。（ｇ）本発明の第７実施例の説明図１４は、本発明の第７実施例となる第４例のプレーナ
型ＴＦＴを製造する際の変化を示す断面図である。

【０１１１】まず図１４(a) の断面状態になるまでの工
程を説明する。最初に、図１に示す成膜装置を使用し
て、ガラス基板１の上に厚さ４００nmのAl₂O₃膜２をＡ
ＬＤ装置により形成する。また、その上に結晶シリコン
膜３をプラズマＣＶＤ装置により１００nmの厚さに堆積
し、つづいて、ゲート絶縁膜としてSiO₂膜３２を２００
nmの厚さに成長する。

【０１１２】ついで、スパッタ法によりCr膜３３を１０
０nmの厚さに堆積する。ここまでの工程は、第６実施例
と同様であり、同一条件で形成する。この後に、さらに
シリコン選択形成用の絶縁膜としてＣＶＤ法により SiN
膜３４を２００nmの厚さに形成する。

【０１１３】それから、フォトレジスト３５を塗布し、
これを露光、現像してゲート電極用のパターンを形成す
る。これにより図１４(a) の断面が得られる。次に、フ
ォトレジスト３５のパターンに覆われない領域の SiN膜
３４、Cr膜３３、SiO₂膜３２を連続的にエッチングして
除去した後に、フォトレジスト３５を除去する。これに
よりパターニングされたCr膜３３はゲート電極３６とな
る（図１４(b))。

【０１１４】この後に、硝酸セリウム第二アンモン溶液
を使用してゲート電極３６をサイドエッチングした後
に、緩衝フッ酸溶液を使用してゲート電極３６の下のSi
O₂膜３２もサイドエッチングする。これにより、 SiN膜
３４がゲート電極３６からオーバーハングした状態にな
る。

【０１１５】続いて、選択形成条件によって、図１に示
すようなプラズマＣＶＤ装置によって、リンをドープし
た二層の多結晶シリコン３７、３８をゲート電極３６の
両側方の結晶シリコン膜３の上に選択的に堆積させる
（図１４(c))。この場合、ゲート電極３６の上の SiN膜
３４がオーバーハング状態となっているので、ゲート電
極３６の端面での多結晶シリコン膜３７，３８の形成が
抑制され、ゲート電極３６と多結晶シリコン膜３７，３
８の絶縁がよく保たれる。

【０１１６】第一の多結晶シリコン膜３７は２５nmの厚
さに成長する。その成長条件は、基板温度を４００℃に
設定し、SiH₄を１sccm、SiF₄を１０sccm、PH₃を１×１
０^-4sccm 、H₂を５９sccmの流量で成膜装置の反応チャ
ンバ内に導入し、そのチャンバ内の圧力を０．５Torr、
電極間の放電電力を２００Ｗとする。これにより第一の
多結晶シリコン膜３７のキャリア濃度は５×１０¹⁵／cm
³となる。

【０１１７】また、第二の多結晶シリコン膜３８も２５
nmの膜厚に堆積する。その成長形成条件は、基板温度を
４００℃とし、SiH₄を１sccm、SiF₄を１０sccm、PH₃を
３×１０^-2sccm、H₂を５９sccmの流量でそれぞれ反応チ
ャンバ内に流し、また、そのチャンバ内の圧力を０．５
Torr、放電電力を２００Ｗとする。これにより第二の多
結晶シリコン膜３８のキャリア濃度は１×１０¹⁸／cm³
となる。

【０１１８】この後に、特に図示しないが、フォトリソ
グラフィー法によって、結晶シリコン膜３と多結晶シリ
コン膜３７，３８を連続的にパターニングして、素子間
を分離する。

【０１１９】次に、燐酸により選択形成用の SiN膜３４
を除去した後に、層間絶縁膜としてSiO₂膜３９を４００
nmの厚さに形成する（図１５(a))。続いて、SiO₂膜３９
をフォトリソグラフィー法によりパターニングしてゲー
ト電極３６の上と、その両側の第二の多結晶シリコン膜
３７，３８の上に３つの開口部４０ａ、４０ｂ、４０ｃ
を形成する。

【０１２０】次に、アルミニウム膜を形成し、これをパ
ターニングしてゲート電極３６の上にゲート引出電極４
１ｇを形成するとともに、その両側の第二の多結晶シリ
コン膜３８に接続するソース電極４１ｓ、ドレイン電極
４１ｄを形成する（図１５(b))。

【０１２１】これによりプレーナ型ＴＦＴが完成する。
ところで、本実施例では、ソース・ドレイン電極の下の
コンタクト層をＣＶＤ法による多結晶シリコン膜３７、
３８により形成しているため、その不純物濃度は精度よ
く制御でき、しかもその調整は容易である。

【０１２２】また、ソース電極４１ｓ、ドレイン電極４
１ｄに接触する多結晶シリコン膜３８は高不純物濃度で
あり、これによりコンタクト抵抗が低減される。さら
に、結晶シリコン３に接続される多結晶シリコン膜３７
は低不純物濃度となるので、これにより、ドレイン近傍
の電界強度が抑制され、オフ電流が低減する。高不純物
濃度でイオン注入を行った従来のＴＦＴと比べたとこ
ろ、図１６に示すような結果が得られた。これによれ
ば、従来のＴＦＴに比べてオン電流に変化は見られなか
った。

【０１２３】なお、上記した説明では、 SiN膜３４をゲ
ート電極３６からオーバーハングさせているが、それら
を同一の大きさの形状にしてもよい。この場合、ゲート
電極３６の上の絶縁膜は SiN膜でなくSiO₂膜であっても
よい。

【０１２４】また、本実施例では、Al₂O₃膜をガラス基
板１に直に形成しているが、 SiN膜、SiON膜、SiO₂膜等
を介在させれば、Al₂O₃膜、結晶シリコン膜の膜質が向
上する。

【０１２５】さらに、第一の多結晶シリコン膜３７と第
二の多結晶シリコン膜３８の濃度を二段階で変化させて
いるが、線型或いは複数の階段状に濃度が高くなるよう
に徐々に変化させるようにしてもよい。この場合には、
PH₃のガスの流量を線型又はステップ状に増やしてゆけ
ば実現できる。その膜形成の条件の詳細は第１１実施例
で述べるので省略する。

【０１２６】また、この実施例において、動作半導体層
となる結晶シリコン膜を多結晶シリコン膜としてもオフ
電流が低減することはいうまでもない。（ｈ）本発明の第８実施例の説明次に、第８の実施例として、第１例の逆スタガー型シリ
コン薄膜トランジスタを製造する例について説明する。

【０１２７】図１７(a) 〜(d) は、逆スタガー型シリコ
ン薄膜トランジスタを製造する工程順断面図であり、以
下、これらの図を参照しながら説明する。まず、図１７
(a) に示すように、ガラス基板１上にスパッタ法により
厚さ 500Åのモリブデン（Ｍｏ）を堆積し、フォトエッ
チングプロセスによりゲート電極４２を形成する。ガラ
ス基板１とゲート電極４２はその上にAl₂O₃膜を成長す
る基体Ｗとなる。

【０１２８】その基体Ｗを図１に示す原子層堆積装置の
反応チャンバＣ₁内に配置する。基体Ｗはアルゴンバリ
アガスが流れている層を横切って左右に往復移動する機
構（図示せず）に取り付けられている。

【０１２９】以下、第１の実施例と同様にして、基体Ｗ
の上に厚さ4000ÅのAl₂O₃膜２を成長した。成長の最終
は塩化アルミニウム蒸気雰囲気としてAl₂O₃膜２の最上
面をアルミニウム層とした。このAl₂O₃膜２はゲート絶
縁膜となる。

【０１３０】つづいて、ロードロックＬを開いて基体Ｗ
をプラズマＣＶＤ装置の反応チャンバＣ₂に搬送し、以
下、前述の第１の実施例と同様にして、図１７(b) に示
すように、Al₂O₃膜２上に厚さ1000Åの結晶シリコン膜
３を得た。

【０１３１】次に、プラズマＣＶＤ法により、図１７
(c) に示すようにコンタクト層となる厚さ５０nmの n⁺
- Si膜４３を形成する。形成条件は、シラン流量３０sc
cm、水素流量500sccm 、ホスフィン流量１sccm、圧力１
Torr、放電電力 200Ｗ、放電時間５分である。

【０１３２】つづいてスパッタ法によりソース・ドレイ
ン電極となる厚さ1000ÅのＴｉ膜４４を形成する。その
形成条件は、ターゲットにTiを使用し、反応室にＡｒを
流量50sccmで導入し、内部圧力0.03Torr、放電電力 2 k
Ｗ、放電時間５分とする。

【０１３３】最後に、図１７(d) に示すように、チャネ
ル上のＴｉ膜４４とｎ⁺- Si膜４３を反応性イオンエッ
チングによりエッチングして除去し、コンタクト層４３
ａ、ソース電極４４ｓ、ドレイン電極４４ｄを形成す
る。さらに、結晶シリコン膜３をパターニングして素子
間分離を行う。

【０１３４】このようにして、逆スタガー型シリコン薄
膜トランジスタが完成され、そのＴＦＴは、第４実施例
と同様に、高い移動度を有しトランジスタ特性のよいも
のが得られた。

【０１３５】しかも、ＡＬＤ法により形成されてゲート
絶縁膜となるAl₂O₃膜２には、ピンホールや低抵抗部分
は発生せず、素子の信頼性が向上する。なお、ソース電
極とドレイン電極の間から結晶シリコン膜が露出するこ
とになるので、この部分を保護する場合には、結晶シリ
コン膜を形成した後にその領域を絶縁膜で覆う工程を加
えることになる。これに関しては、以下に述べる第９〜
第１１実施例についても同様であるので繰り返しの説明
を避けている。

【０１３６】（ｉ）本発明の第９実施例の説明上記した第８実施例に示す逆スタガー型ＴＦＴは、ゲー
ト電極の上にAl₂O₃ 膜を形成したものであるが、第５実
施例と同様に、Al₂O₃ 膜の下地として SiN、SiON、SiO₂
等の膜を用いてもよい。

【０１３７】そこで次に、第９実施例として、Al₂O₃ 膜
の下地として SiN膜を形成する工程を含む第２例の逆ス
タガー型ＴＦＴの形成工程を図１８に基づいて説明す
る。まず、第８実施例と同様に、ガラス基板１の上にゲ
ート電極４２を形成した後に、第５実施例と同じような
条件により、プラズマＣＶＤ法等によってガラス基板１
の上に SiN膜４５を３００nmの厚さに形成する（図１８
(a))。

【０１３８】ついで、第５実施例と同様に、ガラス基板
１を原子層堆積装置の反応チャンバＣ₁に移設し、第５
実施例と同様な条件により、 SiN膜４５の上に膜厚５０
nmの単結晶又は多結晶の Al₂O₃膜４６を形成し（図１８
(b))、これに続いて真空を破らずにプラズマＣＶＤ装置
の反応チャンバＣ₂にガラス基板１を搬送して、第５実
施例と同様な条件により結晶シリコン膜４７を１００nm
の厚さに形成する（図１８(c))。ここで、第２実施例で
述べたと同様に Al₂O₃膜４６の最上面をAlとする。

【０１３９】このように形成された Al₂O₃膜４６は少な
くとも一部が（ 1 0 2）面に優先配向し、また、その上
の結晶シリコン膜４７は（１００）面に優先配向する。
次に、図１８(d) に示すように、プラズマＣＶＤ法によ
り、コンタクト層となる厚さ５０nmの n⁺- Si膜４８を
形成する。さらに、スパッタ法によりソース・ドレイン
電極となる厚さ1000ÅのＴｉ膜４９を形成する。これら
の膜の形成条件は第８実施例に示すように設定する。

【０１４０】最後に、ゲート電極４２の上の領域にある
Ｔｉ膜４９とｎ⁺- Si膜４８を反応性イオンエッチング
法によりに選択的にエッチングして除去し、ソース電極
４９ｓ、ドレイン電極４９ｄを形成する。

【０１４１】このようにして、逆スタガー型ＴＦＴが完
成する。そのＴＦＴにおいは、 SiN膜４５を下地にして
Al₂O₃膜４６を形成しているので、第５実施例で説明し
たように結晶シリコンの膜質がさらに向上し、第８実施
例よりも移動度がさらに大きなトランジスタ特性が得ら
れる。

【０１４２】（ｊ）本発明の第１０実施例の説明次に、第１０の実施例として、リーク電流を低減する第
３例の逆スタガー型ＴＦＴの製造工程について説明す
る。

【０１４３】図１９は、逆スタガー型シリコン薄膜トラ
ンジスタを製造する工程順断面図であり、以下、これら
の図を参照しながら説明する。まず、図１９(a) に示す
ように、ガラス基板１上にスパッタ法により厚さ５０nm
のCr膜を堆積した後に、これをフォトリソグラフィー法
によりパターニングしてゲート電極５０を形成する。

【０１４４】次に、図１に示す成膜装置を使用して第１
実施例と同様な条件で、ガラス基板１の上にＡＬＤ装置
により厚さ４００nmのAl₂O₃膜２を成長する。この後
に、真空を破らずに、プラズマＣＶＤ装置により、Al₂O
₃膜２の上に膜厚１００nmの結晶シリコン膜３を成長す
る。

【０１４５】結晶シリコン膜３の成長条件は、基板温度
を４００℃に設定するとともに、SiH₄を５sccm、H₂を４
９５sccmの流量でそれぞれ導入し、また、反応チャンバ
Ｃ₂内の圧力を１００Pa、電極間放電電力を２００Ｗと
する。

【０１４６】これに引き続いて、図１９(b) に示すよう
に、同じプラズマＣＶＤ装置内で、厚さ５０nmの第１の
多結晶シリコン膜５１を形成する。その成長条件は、基
板温度を４００℃とするとともに、SiH₄を５sccm、H₂を
４９５sccm、PH₃を１×１０ ^-4sccmの流量でそれぞれ導
入し、また、反応チャンバＣ₂内の圧力を１００Pa、電
極間放電電力を２００Ｗとする。

【０１４７】ついで、第２の多結晶シリコン膜５２を成
長する。この場合の成長条件は、PH ₃の流量を３×１０
^-2sccmとすることを除いては第一の多結晶シリコン膜５
１と同じにする。

【０１４８】このような条件で形成された第一の多結晶
シリコン膜５１のキャリア濃度は５×１０¹⁵／cm³とな
り、第２の多結晶シリコン膜５２のキャリア濃度は１×
１０ ¹⁸／cm³となる。

【０１４９】次に、ガラス基板１をプラズマＣＶＤ装置
から取り出した後に、スパッタ法によりモリブデン（M
o）膜５３を１００nmの厚さに堆積する。この後に、反
応性イオンエッチング法を用いてフォトリソグラフィー
法によりMo膜５３から第一の多結晶シリコン膜５１まで
を連続してパターニングし、Mo膜５３をゲート電極５０
の上で分離させてソース電極５３ｓ、ドレイン電極５３
ｄを形成するとともに、その下の多結晶シリコン膜５
１、５２をコンタクト層とする（図１９(c))。

【０１５０】続いて、結晶シリコン膜３をパターニング
して素子同士を分離する。以上により形成されたＴＦＴ
は、Al₂O₃膜２がゲート絶縁膜となり、ピンホールや低
抵抗部分が生じない高信頼性のゲート絶縁膜が得らる。
また、大きな粒界の結晶シリコン膜３により高移動度が
実現できる。さらに、多結晶シリコン膜５１、５２の不
純物濃度の変化によりドレイン近傍の領域での電界強度
が低減され、フィールドエミションやトンネルによる電
流は流れ難くなり、オフ電流が小さくなり、また、ソー
ス・ドレイン電極のコンタクト抵抗が低減できる。

【０１５１】しかも、第１、第２の多結晶シリコン５
１、５２は、動作半導体層となる結晶シリコン膜３の上
に、連続的にプラズマＣＶＤ法により形成しているため
に、その不純物濃度は制御性良く調整される。

【０１５２】図２０は、高不純物濃度のコンタクト層だ
けを設けた第８実施例のスタガー型ＴＦＴと、そのコン
タクト層の不純物濃度を一段階変化させた本実施例のス
タガー型ＴＦＴのゲート電圧・ドレイン電流特性を比較
した図で、本実施例によればオン電流を抑えたままで、
オフ電流が低減することがわかる。

【０１５３】なお、この実施例において、動作半導体層
となる結晶シリコン膜を多結晶シリコン膜としてもオフ
電流が低減することはいうまでもない。（ｋ）本発明の第１１実施例の説明上記した第１０実施例では、不純物濃度の異なる２層の
多結晶シリコン膜を介してソース・ドレイン領域の結晶
シリコン膜とソース．ドレイン電極を接続しているが、
多結晶シリコン膜の不純物濃度分布はこれに限るもので
はない。

【０１５４】そこで、第１１実施例として、その他の不
純物濃度分布を有する多結晶シリコン膜を有する第４例
の逆スタガー型シリコンＴＦＴの製造工程を図２に基づ
いて説明する。

【０１５５】まず、図２１(a) に示すように、第１０実
施例と同様にしてガラス基板１の上にゲート電極５０を
形成し、その上にAl₂O₃膜２、結晶シリコン膜３を順に
形成する。その膜厚や成長条件は第１０実施例と同様に
する。

【０１５６】そして、結晶シリコン膜３を成長した後
に、同一のプラズマＣＶＤ装置を使用してリンをドープ
した不純物含有結晶シリコン膜５４を１００nmの厚さに
形成する。

【０１５７】その条件は、基板温度を４００℃とし、ま
た、反応チャンバＣ₂内の圧力を１００Pa、放電電力を
２００Ｗとする。この場合に、反応チャンバＣ₂内に導
入するガスとしてはSiH₄を５sccm、H₂を４９５sccmの流
量で導入するとともに、成長開始から成長終了にかけて
導入するPH₃の流量を１×１０^-4sccmから３×１０^-2sc
cmへと線型又は複数の階段状に変化させる。

【０１５８】このように不純物含有シリコン膜５４の成
長を終えた後に、ガラス基板１をプラズマＣＶＤ装置の
反応チャンバＣ₂から取り出す。次に、図２１(b) に示
すように、スパッタ法により不純物含有結晶シリコン膜
５４の上にMo膜５５を形成した後に、第１０実施例と同
じようにMo膜５５から不純物含有結晶シリコン膜５４ま
でを連続的にパターニングしてゲート電極５０の上でこ
れらを分離する。これによりMo膜５５からなるソース電
極５５ｓとドレイン電極５５ｄが形成され、これらの電
極５５ｓ，５５ｄは不純物含有結晶シリコン膜５４を介
して結晶シリコン膜３に接続される（図２１(c))。

【０１５９】次に、結晶シリコン膜３をパターニングし
て素子間を分離し、これにより逆スタガー型ＴＦＴが完
成する。この実施例によれば、不純物含有結晶シリコン
膜５４は、ソース・ドレイン電極５５ｓ，５５ｄに接触
する部分が最も高濃度の不純物を含み、結晶シリコン膜
３に近づくにつれて濃度が低くなるように不純物濃度を
線型的に又は階段状に変化している。

【０１６０】したがって、ドレイン領域近傍での電界強
度が低減してオフ電流が抑制され、しかも、ソース・ド
レイン電極５５ｓ，５５ｄとのコンタクト抵抗が低減す
る。また、そのような不純物濃度の分布はガスの流量を
調整するだけなので、精度良く、容易に制御できる。

【０１６１】図２２は、高不純物濃度のコンタクト層だ
けを設けた第８実施例の逆スタガー型ＴＦＴと、そのコ
ンタクト層の不純物濃度を線型又は複数段階に変化させ
て電極に近づくほと高濃度にした本実施例の逆スタガー
型ＴＦＴのゲート電圧・ドレイン電流特性を比較した図
で、本実施例によればオン電流を抑えたままで、オフ電
流を低減できる。

【０１６２】なお、第１０実施例及び本実施例とも、Al
₂O₃膜の下に SiN膜、SiON膜、SiO₂膜のいずれかを介在
させてもよく、これによれば、結晶シリコン膜の膜質が
されに向上する。

【０１６３】また、この実施例において、動作半導体層
となる結晶シリコン膜を多結晶シリコン膜としてもオフ
電流が低減することはいうまでもない。（ｌ）本発明の第１２実施例の説明上記したプレーナ型および逆スタガー型シリコンＴＦＴ
の実施例では、結晶シリコン膜の下地としてAl₂O₃膜を
用いたが、第１実施例で説明した GaP、 AlP等のような
２元系半導体材料を適用することもできる。

【０１６４】そこで、これを適用したスタガー型ＴＦＴ
を例に挙げて説明する。図２３は、第１２実施例のスタ
ガー型ＴＦＴの形成工程を示す断面図である。まず、ス
パッタ法によってガラス基板１の上に膜厚５０nmのAl膜
を形成した後に、これをフォトリソグラフィー法により
パターニングしてソース電極６１とドレイン電極６２を
形成する。

【０１６５】次に、ガラス基板１を図１に示すような原
子層堆積装置の反応チャンバＣ₁内に配置し、アルゴン
ガスが流れているガスの層を横切って左右に往復移動す
る機構（不図示）に取付ける。

【０１６６】そして、基板温度を４００℃に加熱し、タ
ーボポンプＰ₁により５×１０^-7Torrまで排気し、つい
で、弁Ｖ₁を開いてアルゴンガスを５００sccm流し、0.
０１Torrになるようにオリフィス弁ＯＦを調整してアル
ゴンガスの定常流を作る。

【０１６７】この後に、弁Ｖ₂を開いてGa(CH₃)₃をガス
導入口Ｎ₂から導入し、ついで、弁Ｖ₃を開いてPH₃を
ガス導入口Ｎ₃から導入する。この場合、アルゴンガス
の定常流によってGa(CH₃)₃とPH₃は混合しない。この時
の反応チャンバＣ₁内の真空度を０．０１Torrに維持す
る。

【０１６８】これにより、ガラス基板１の上面には、パ
ージ時間をおいてGa(CH₃)₃とPH₃が交互に供給される。
その供給時間は、それぞれ１秒とし、また、パージ時間
は５秒である。

【０１６９】これらの供給を２００回繰り返して図２３
(a) に示すように膜厚５０nmのGaP層６３を形成する。
ついで、真空を破らずにロードロックＬを通してガラス
基板１をプラズマＣＶＤ装置の反応チャンバＣ₂に移
し、GaP 層６３を下地にして結晶シリコン膜６４を１０
０nmの厚さに積層する（図２３(b))。この場合のシリコ
ン成膜条件は、基板温度を４００℃、SiH₄を１０sccm、
H₂を５００sccm、圧力を0.５Torr、放電電力を２００
Ｗ、放電時間を３０分とする。

【０１７０】次に、ゲート絶縁膜となるSiO₂膜６５をプ
ラズマＣＶＤ法により１００nmの厚さに成長する（図２
３(c))。そのSiO₂膜６５の成長条件は、基板温度を３０
０℃、SiH₄を２０sccm、N₂O を２０００sccmの量で供給
し、反応チャンバＣ₂内の圧力を０．３Torrにするとと
もに、プラズマ発生用の放電電力を１００Ｗ、その放電
時間を５分とする。

【０１７１】この後に、モリブデン（Mo）膜をスパッタ
法により５０nmの厚さに形成し、そのMo膜をフォトリソ
グラフィー法によりパターニングし、図２３(d) に示す
ように、ソース電極６１とドレイン電極６２の間の領域
にMo膜を残存させてこれをゲート電極６６にすれば、こ
れによりスタガー型ＴＦＴが完成する。

【０１７２】このスタガー型ＴＦＴにおいては、チャネ
ル領域を形成する結晶シリコン膜６４の下地として上記
した方法によりGaP 膜６３を形成している。このGaP 膜
６３は、配向性が高く、しかも、シリコンと格子定数が
非常に近いので、その上に成長する結晶シリコン膜６４
は２００nm程度の大きな結晶粒を持つ。この結果、シリ
コン膜６４のチャネル領域を通るキャリアの移動度が、
GaP 膜６３を設けない場合に比べて大きくなり、トラン
ジスタ特性が向上する。

【０１７３】なお、結晶シリコン膜６４の下地としては
GaP の他に、シリコンと格子定数が近いAlP 等の二元系
半導体材料を原子層堆積法により配向性を高くして形成
したものを適用してもよい。

【０１７４】また、上記した結晶シリコン膜６４やゲー
ト絶縁膜用のSiO₂膜６５についての成膜方法は、プラズ
マＣＶＤ法に限るものではなく、減圧ＣＶＤ法、スパッ
タ法等によって形成してもよい。

【０１７５】（ｍ）本発明の第１３実施例の説明図２４は、第２のスタガー型ＴＦＴの形成工程を示す断
面図である。まず、図２４(a) に示すように、スパッタ
法によってガラス基板１の上に膜厚５０nmのアルミニウ
ム膜６０を形成する。

【０１７６】続いて、プラズマＣＶＤ法により不純物含
有シリコン膜６７を５０nmの厚さに形成する。その成膜
条件は、基板温度を２００℃に設定するとともに、SiH₄
を１０sccm、H₂を４００sccmの流量で導入し、雰囲気の
圧力を１００Pa、放電電力を２００Ｗ、放電時間を１０
分とする。同時にPH₃を導入し、成長開始から成長終了
にかけて３×１０^-2sccmから１×１０^-4sccmへとその流
量を線型又は階段状に変化させる。これによりソース電
極６１とドレイン電極６２に近いほど不純物濃度が大き
くなるようにする。

【０１７７】このように不純物含有シリコン膜６７の成
長を終えた後に、図２４(b) に示すように、不純物含有
シリコン膜６７及びアルミニウム膜６０をフォトリソグ
ラフィー法によりパターニングし、不純物含有シリコン
膜６７に覆われたソース電極６１とドレイン電極６２を
形成する。

【０１７８】この後に、図２４(c) に示すように、ＴＦ
Ｔの動作半導体膜となる多結晶シリコン膜６８をプラズ
マＣＶＤ法により１００nmの厚さに形成する。その成長
条件は、基板温度を４００℃に設定するとともに、SiH₄
を５sccm、H₂を５００sccmの流量で導入し、、雰囲気の
圧力を１００Pa、放電電力を３００Ｗ、放電時間を２０
分とする。

【０１７９】次に、プラズマＣＶＤ法によりSiO₂膜６９
を１００nmの厚さに成長する。この場合の膜の形成条件
は第１２実施例と同様にする。さらに続けて、SiO₂膜６
９の上にモリブデン膜をスパッタ法により５０nmの厚さ
に形成する。そして、そのモリブデン膜をフォトリソグ
ラフィー法によりパターニングして、図２４(d) に示す
ように、ソース電極６１とドレイン電極６２の間の領域
に残存させ、これをゲート電極７０とする。

【０１８０】これにより、スタガー型ＴＦＴが完成す
る。このスタガー型ＴＦＴにおいて、不純物含有シリコ
ン膜６７は、ソース電極６１、ドレイン電極６２に接触
する層が最も高濃度の不純物を含んでおり、多結晶シリ
コン膜６８に近づくにつれて濃度が低くなるように不純
物濃度を線型的又は階段状に変化している。

【０１８１】したがって、ドレイン領域近傍での電界強
度が低減してオフ電流が抑制され、しかも、ソース電極
６１とドレイン電極６２とのコンタクト抵抗が低減す
る。また、そのような不純物濃度の分布はガスの流量を
調整するだけなので、精度良く、容易に制御できる。

【０１８２】（ｎ）本発明のその他の実施例の説明上記した第４〜第１３の実施例では、結晶シリコン又は
多結晶シリコンに含有させる不純物をリンとして説明し
たが、これに限るものではなく、ｎ型化するためのAsで
あってもよいし、またｐ型化するための硼素、アルミニ
ウム等の元素でもよく、 III族又はＶ族の元素であれば
よい。

【０１８３】

【発明の効果】以上述べたように本発明によれば、ＴＦ
Ｔのソース・ドレイン電極と動作半導体層との接合部分
に、気相成長法により形成した不純物含有半導体層を形
成し、その半導体層の不純物濃度について、ソース・ド
レイン電極に近づくほど高濃度になるようにしている。

【０１８４】この場合、ソース・ドレイン電極に接続さ
れる不純物含有半導体層は、気相成長法によって成長し
ているので、その不純物濃度を精度よく制御でき、しか
もその調整は容易となる。

【０１８５】また、ソース・ドレイン電極に接触する部
分の不純物含有半導体層の不純物濃度を高くしているの
で、これによりコンタクト抵抗を低減できる。さらに、
動作半導体層に接続する不純物含有半導体膜を低不純物
濃度としているので、ドレイン近傍の電界強度が小さく
なり、オフ電流を低減できる。

【図面の簡単な説明】

【図１】シリコン薄膜を形成する第１の装置の概念図で
ある。

【図２】シリコン薄膜の形成工程の第１例を示す断面図
である。

【図３】Ｘ線回折法によるシリコン膜の特性図である。

【図４】シリコン薄膜の形成工程の第２例を示す概念図
である。

【図５】シリコン薄膜を形成する第２の装置の概要構成
図である。

【図６】シリコン薄膜の形成工程の第３例を示す断面図
である。

【図７】プレーナ型シリコン薄膜トランジスタの第１例
を製造する工程順断面図である。

【図８】第１例のプレーナ型シリコン薄膜トランジスタ
の特性図である。

【図９】プレーナ型シリコン薄膜トランジスタの第２例
を製造する工程順断面図（その１）である。

【図１０】プレーナ型シリコン薄膜トランジスタの第２
例を製造する工程順断面図（その２）である。

【図１１】プレーナ型シリコン薄膜トランジスタの第３
例を製造する工程順断面図（その１）である。

【図１２】プレーナ型シリコン薄膜トランジスタの第３
実施例を製造する工程順断面図（その２）である。

【図１３】第３例のプレーナ型シリコン薄膜トランジス
タの特性図である。

【図１４】プレーナ型シリコン薄膜トランジスタの第４
例を製造する工程順断面図（その１）である。

【図１５】プレーナ型シリコン薄膜トランジスタの第４
例を製造する工程順断面図（その２）である。

【図１６】第４例のプレーナ型シリコン薄膜トランジス
タの特性図である。

【図１７】逆スタガー型シリコン薄膜トランジスタの第
１例を製造する工程順断面図である。

【図１８】逆スタガー型シリコン薄膜トランジスタの第
２例を製造する工程順断面図である。

【図１９】逆スタガー型シリコン薄膜トランジスタの第
３例を製造する工程順断面図である。

【図２０】第３例の逆スタガー型シリコン薄膜トランジ
スタの特性図である。

【図２１】逆スタガー型シリコン薄膜トランジスタの第
４例を製造する工程順断面図である。

【図２２】第４例の逆スタガー型シリコン薄膜トランジ
スタの特性図である。

【図２３】第１例のスタガー型シリコン薄膜トランジス
タを製造する工程順断面図である。

【図２４】第２例のスタガー型シリコン薄膜トランジス
タを製造する工程順断面図である。

【符号の説明】

１ガラス基板（基体）２、４、１４、４６ Al₂O₃膜（二元系材料膜）２ａ₁〜２ａ_n 単原子層３、５、１５、４７結晶シリコン膜６、１６、２３、３２ SiO₂膜（ゲート絶縁膜）７、１８、２４、４２、５０ゲート電極８ソース・ドレイン層９、２８、３９ SiO₂膜（層間絶縁膜）１０開孔１１、２２ａ、２６ソース電極３１ｓ、４１ｓ、４４ｓ、４９ｓ、５３ｓ、５５ｓ
ソース電極１２、２２ｂ、２７ドレイン電極３１ｄ、４１ｄ、４４ｄ、４９ｄ、５３ｄ、５５ｄ
ドレイン電極１３、３４、４５ SiN膜１７、５３、５５モリブデン膜１９ソース層、２０ドレイン層２１ａ、２１ｂコンタクトホール２９、３７、３８、５１、５２、５４多結晶シ
リコン膜３０アルミニウム膜３５フォトレジスト３３クロム膜４３、４８ｎ⁺−Ｓｉ膜４４、４９Ｔｉ膜６１ソース電極６２ドレイン電極６３ GaP膜（半導体膜）６４結晶シリコン膜６５、６９ SiO₂膜６６、７０ゲート電極６７、６８シリコン膜Ｗ基体Ｃ₁，Ｃ₂ 反応チャンバＬロードロックＮ₁〜Ｎ₅ ガス導入口ＯＦオリフィス弁Ｐ₁、Ｐ₂ 真空排気系Ｖ₁〜Ｖ₅ 弁Ｃ₁₁〜Ｃ₁₄ 反応室Ｌ₁₀〜Ｌ₁₄、Ｌ₀ ロードロックＬＤローディング室Ｖ₁₁〜Ｖ₁₄ 弁Ｎ₁₁〜Ｎ₁₄ ガス導入口

Claims

【特許請求の範囲】

【請求項１】基板（１）の上に半導体膜（３）を形成す
る工程と、前記半導体膜（３）の上にゲート絶縁膜（２３）を介し
てゲート電極（２４）を形成する工程と、前記ゲート電極（２４）の両側の前記半導体層（３）に
不純物を導入して不純物導入層（２６，２７）を形成す
る工程と、気相成長法により、前記不純物導入層（２６，２７）よ
りも高濃度の不純物を含有する不純物含有半導体膜（２
９）を前記不純物導入層（２６，２７）の上に成長する
工程と、前記不純物含有半導体膜（２６，２７）の上にソース・
ドレイン電極（３１ｓ，３１ｄ）を形成する工程とを有
することを特徴とする薄膜トランジスタの製造方法。
【請求項２】基板（１）の上に半導体膜（３）を形成す
る工程と、前記半導体膜（３）の上にゲート絶縁膜（３２）を介し
てゲート電極（３６）を形成するとともに、該ゲート電
極（３６）の上に膜成長阻止用絶縁膜（３４）を形成す
る工程と、前記膜成長阻止用絶縁膜（３４）から露出した前記半導
体膜（３）の上に、成長開始層よりも成長終了層の不純
物濃度が高い不純物含有半導体膜（３７，３８）を気相
成長法により選択的に成長する工程と、前記不純物含有半導体膜（３７，３８）の上にソース・
ドレイン電極（４１ｓ，４１ｄ）を接続する工程とを有
することを特徴とする薄膜トランジスタの製造方法。
【請求項３】前記膜成長阻止用絶縁膜（３４）は前記ゲ
ート電極（３６）、前記ゲート絶縁膜（３２）から庇状
に突出させていることを特徴とする請求項２記載の薄膜
トランジスタの製造方法。
【請求項４】前記半導体層（３）を成長する前に、前記
基板（１）の上に、二元系材料を構成する各原子を別々
に含む２つの雰囲気に交互に曝す原子層堆積法により絶
縁膜を堆積する工程を含むことを特徴とする請求項１、
２又は３記載の薄膜トランジスタの製造方法。
【請求項５】基板（１）の上にゲート電極（５０）を形
成する工程と、前記ゲート電極（１）を覆うゲート絶縁膜（２）を前記
基板（１）の上に成長する工程と、前記ゲート絶縁膜（２）の上に半導体層（３）を成長す
る工程と、成長開始層よりも成長終了層の不純物濃度が高い不純物
含有半導体層（５１，５２）を少なくともソース領域及
びドレイン領域の前記半導体層（３）の上に気相成長法
により成長する工程とを有することを特徴とする薄膜ト
ランジスタの製造方法。
【請求項６】前記ゲート絶縁膜（２）は、二元系材料を
構成する各原子を別々に含む２つの雰囲気に交互に曝す
原子層堆積法により形成されることを特徴とする請求項
１、２又は５記載の薄膜トランジスタの製造方法。
【請求項７】基板（１）の上にソース電極（６１）及び
ドレイン電極（６２）となる金属膜を形成する工程と、成長終了層よりも成長開始層の不純物濃度を高くした不
純物含有半導体膜（６７）を気相成長法により少なくと
もソース領域及びドレイン領域に形成する工程と、前記不純物含有半導体膜（６７）の上にシリコン膜（６
８）を形成する工程とを有することを特徴とする薄膜ト
ランジスタの製造方法。
【請求項８】前記不純物含有半導体膜（５１，５２，６
７）内の不純物は、気相成長の際の不純物元素含有ガス
の流量を変えることにより線型的又は階段状に変化して
いることを特徴とする請求項１、２、５又は７記載の薄
膜トランジスタの製造方法。
【請求項９】前記不純物含有半導体層（５１，５２，６
７）のうち、前記ソース電極、ドレイン電極に接触する
層のキャリア濃度は５×１０¹⁷／cm³以上であり、前記
動作半導体層に接触する層のキャリア濃度は１×１０¹⁷
／cm³以下であることを特徴とする請求項１、２、５、
７又は８記載の薄膜トランジスタの製造方法。