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JPH0621624A - 実装回路基板 - Google Patents

実装回路基板

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Publication number
JPH0621624A
JPH0621624A JP4176376A JP17637692A JPH0621624A JP H0621624 A JPH0621624 A JP H0621624A JP 4176376 A JP4176376 A JP 4176376A JP 17637692 A JP17637692 A JP 17637692A JP H0621624 A JPH0621624 A JP H0621624A
Authority
JP
Japan
Prior art keywords
circuit board
resist layer
opening
layer
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4176376A
Other languages
English (en)
Inventor
Shiro Yamashita
士郎 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP4176376A priority Critical patent/JPH0621624A/ja
Publication of JPH0621624A publication Critical patent/JPH0621624A/ja
Pending legal-status Critical Current

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
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Abstract

(57)【要約】 【目的】半導体集積回路基板を直接実装回路基板上に実
装するCOB(ChipOnBoard)において、C
OBのモールド範囲を極力小さくする。 【構成】1. 第一のレジスト層、第二のレジスト層、
シルク印刷層を有し、半導体集積回路基板を搭載する部
分に第一のレジスト層の開口部を有し、第一のレジスト
層の開口部の外側に第二のレジスト層の開口部を有し、
第二のレジスト層の開口部の外側にシルク印刷層によっ
て枠を設けたことを特徴とする実装回路基板。2. レ
ジスト層、シルク印刷層を有し、半導体集積回路基板を
搭載する部分にレジスト層の開口部を有し、レジスト層
の開口部の外側にシルク印刷層によって2重の枠を設け
たことを特徴とする実装回路基板。 【効果】実装密度が向上する。また実装基板上に段差を
多く設けることにより、より流動性の高いモールド剤に
おいてもモールド剤の広がりを小さくできる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】半導体集積回路基板を直接実装回
路基板上に実装するCOB(Chip OnBoar
d)技術に関する。
【0002】
【従来の技術】図3に従来技術による実装図を示す。図
3において(b)は(a)のA−A’上での断面図であ
る。実装回路基板301上の半導体集積回路基板302
はダイボンディング剤303によって接着されている。
半導体集積回路基板302上のAlパッド304、30
5は実装回路基板上の配線パターン306、307とA
u線308、309によってそれぞれ電気的に接続され
ている。310は実装基板上の配線パターンを電気的に
絶縁するためのレジスト層である。半導体集積回路基板
302は表面の保護および耐湿性を向上させるためにモ
ールド剤311によって覆われている。このモールド剤
は塗布時には流動性が高く、モールド範囲を小さくする
ためにシルク印刷によってモールド枠312を形成して
いた。
【0003】
【発明が解決しようとする課題】上記従来技術におい
て、モールド剤が多めに塗布された場合にモールド剤が
枠をはみ出してしまい実装禁止領域にまで広がる恐れが
あった。本発明が解決すべき課題は、モールド塗布時の
モールド剤の広がりを小さくすることにある。
【0004】
【課題を解決するための手段】モールド枠の内側に実装
回路基板の配線パターン間の絶縁を保つことを目的とし
たレジスト層を2層に分け、レジスト層の開口部に段差
をつけることによってモールドの広がりを吸収し、さら
に外側のシルク印刷による枠によってモールドをせき止
めるような構造としたことを特徴とする。
【0005】またシルク印刷による枠を2重にして内側
の枠からはみでても外側の枠によってモールドをせき止
めるような構造としたことを特徴とする。
【0006】
【実施例】(実施例1)図1に本発明の第一の実施例を
示す。図1において(b)は(a)のA−A’上での断
面図である。実装回路基板101上の半導体集積回路基
板102はダイボンディング剤103によって接着され
ている。半導体集積回路基板102上のAlパッド10
4、105は実装回路基板上の配線パターン106、1
07とAu線108、109によってそれぞれ電気的に
接続されている。110は実装基板上の配線パターンを
電気的に絶縁するための第一のレジスト層、111は第
二のレジスト層である。半導体集積回路基板102は表
面の保護および耐湿性を向上させるためにモールド剤1
12によって覆われている。113はシルク印刷層で形
成されたモールド枠である。
【0007】以上のような構造にすれば、第一と第二の
レジスト層の段差が20〜30μm程度あるため、モー
ルド剤自身の粘性によってモールド剤112の広がりが
抑えられる。さらに外側のモールド枠113によってそ
れ以上のモールドの広がりを阻止できる。このことによ
り、設計されたモールド範囲よりモールド剤がはみ出す
ことがなく、実装領域を精密に制御でき、外装体を含め
たより高密度の実装が期待できる。
【0008】(実施例2)図2に本発明の第二の実施例
を示す。図2において(b)は(a)のA−A’上での
断面図である。実装回路基板201上の半導体集積回路
基板202はダイボンディング剤203によって接着さ
れている。半導体集積回路基板202上のAlパッド2
04、205は実装回路基板上の配線パターン206、
207とAu線208、209によってそれぞれ電気的
に接続されている。210は実装基板上の配線パターン
を電気的に絶縁するためのレジスト層である。半導体集
積回路基板202は表面の保護および耐湿性を向上させ
るためにモールド剤211によって覆われている。21
2はシルク印刷層で形成された内側のモールド枠、21
3は同様にシルク印刷層で形成された外側のモールド枠
である。
【0009】以上のような構造にすれば、塗布されたモ
ールド剤はまず内側のモールド枠によって広がりを抑え
られる。さらに内側のモールド枠をのりこえた場合で
も、外側のモールド枠によってそれ以上のモールド剤の
広がりを阻止できる。このことにより、上記第一の実施
例と同様に外装体を含めたより高密度の実装が期待でき
る。
【0010】
【発明の効果】本発明によれば、半導体集積回路基板を
保護するためのモールド剤の広がりを小さくすることが
可能になり、実装密度の向上が期待できる。また実装基
板上に段差を多く設けることにより、より流動性の高い
モールド剤においてもモールド剤の広がりを小さくする
ことが可能である。
【図面の簡単な説明】
【図1】 本発明の第一の実施例を示す図。
【図2】 本発明の第二の実施例を示す図。
【図3】 従来の実施例を示す図。
【符号の説明】 101、201、301 実装回路基板 102、202、302 半導体集積回路基板 103、203、303 ダイボンディング剤 104、105、204、205、304、 Alパッド 305 106、107、206、207、306、 Au線 307 108、109、208、209、308、 配線パターン 309 110、111、210、310 レジスト層 112、211、311 モールド剤 113、212、213、312 モールド枠

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】第一のレジスト層、第二のレジスト層、シ
    ルク印刷層を有し、半導体集積回路基板を搭載する部分
    に第一のレジスト層の開口部を有し、前記第一のレジス
    ト層の開口部の外側に第二のレジスト層の開口部を有
    し、前記第二のレジスト層の開口部の外側にシルク印刷
    層によって枠を設けたことを特徴とする実装回路基板。
  2. 【請求項2】レジスト層、シルク印刷層を有し、半導体
    集積回路基板を搭載する部分にレジスト層の開口部を有
    し、前記レジスト層の開口部の外側にシルク印刷層によ
    って2重の枠を設けたことを特徴とする実装回路基板。
JP4176376A 1992-07-03 1992-07-03 実装回路基板 Pending JPH0621624A (ja)

Priority Applications (1)

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JP4176376A JPH0621624A (ja) 1992-07-03 1992-07-03 実装回路基板

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Publications (1)

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JPH0621624A true JPH0621624A (ja) 1994-01-28

Family

ID=16012554

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JP4176376A Pending JPH0621624A (ja) 1992-07-03 1992-07-03 実装回路基板

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