JPH06204848A - Interface circuit - Google Patents
Interface circuitInfo
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- JPH06204848A JPH06204848A JP4347617A JP34761792A JPH06204848A JP H06204848 A JPH06204848 A JP H06204848A JP 4347617 A JP4347617 A JP 4347617A JP 34761792 A JP34761792 A JP 34761792A JP H06204848 A JPH06204848 A JP H06204848A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、インタ−フェ−ス回
路に係わり、特に電源電圧の異なるＬＳＩのインタ−フ
ェ−スとして使用されるものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface circuit and, more particularly, to an interface circuit used in an LSI having different power supply voltages.
【０００２】[0002]
【従来の技術】図６は、従来のインタ−フェ−ス回路の
回路図であり、３Ｖ系ＬＳＩと５Ｖ系ＬＳＩとのインタ
−フェ−スとして用いられている入出力バッファの例を
示している。2. Description of the Related Art FIG. 6 is a circuit diagram of a conventional interface circuit, showing an example of an input / output buffer used as an interface between a 3V LSI and a 5V LSI. There is.
【０００３】図６に示すように、入力回路１と出力回路
２とのノ−ドＡにはＮチャネルＭＯＳＦＥＴ（以下ＮＭ
ＯＳと略す）３の電流通路の一端が接続されている。Ｎ
ＭＯＳ３はデプレッション型であり、そのバックゲ−ト
は接地（０Ｖ）されている。ＮＭＯＳ３の電流通路の他
端はパッド４に接続されている。出力回路２は、高電位
電源ＶA と接地との間に直列に接続されたＰチャネルＭ
ＯＳＦＥＴ（以下ＰＭＯＳと略す）５とＮＭＯＳ６とか
ら成るトライステ−トバッファである。出力回路２に
は、イネ−ブル信号ＥＮの反転信号ＢＥＮ（Ｂは反転信
号を示している）に基いて出力デ−タを出力回路２に供
給するように制御する制御回路７が接続されている。こ
れらの回路を含むＬＳＩは３Ｖの電源電圧ＶA で動作さ
れる。また、これらの回路の外部に、５Ｖの電源電圧で
動作する回路を含むＬＳＩがあり、図６に示す回路は、
電源電圧の異なるＬＳＩどうしのインタ−フェ−スとし
て使用される。As shown in FIG. 6, a node A between the input circuit 1 and the output circuit 2 has an N-channel MOSFET (hereinafter NM).
One end of a current path of 3) (abbreviated as OS) is connected. N
The MOS3 is a depletion type, and its back gate is grounded (0V). The other end of the current path of the NMOS 3 is connected to the pad 4. The output circuit 2 is a P channel M connected in series between the high potential power supply VA and the ground.
It is a tri-state buffer composed of an OSFET (hereinafter abbreviated as PMOS) 5 and an NMOS 6. The output circuit 2 is connected to a control circuit 7 for controlling the output signal to be supplied to the output circuit 2 based on an inverted signal BEN (B indicates an inverted signal) of the enable signal EN. There is. An LSI including these circuits is operated with a power supply voltage VA of 3V. In addition, outside these circuits, there is an LSI including a circuit that operates with a power supply voltage of 5 V, and the circuit shown in FIG.
It is used as an interface between LSIs with different power supply voltages.
【０００４】上記構成の回路において、ノ−ドＡの電位
が例えば３．５Ｖ以上になると、ＰＭＯＳ５から電流が
リ−クするため、デプレッション型ＮＭＯＳ３のしきい
値電圧ＶTHD は−０．５Ｖ以上にする必要がある。ここ
で、デプレッション型ＮＭＯＳ３しきい値電圧ＶTHD を
−０．５Ｖに設定したとする。出力回路２は、デ−タ出
力時、３Ｖもしくは０Ｖのレベルを持つ信号を出力す
る。３Ｖのレベルの信号が出力された場合、ノ−ドＡの
電位は３Ｖになるが、デプレッション型ＮＭＯＳ３のバ
ックゲ−トは０Ｖにバイアスされているため、バックゲ
−ト〜ソ−ス間電圧ＶBSは−３Ｖになり、バックゲ−ト
効果によってしきい値電圧ＶTHD はΔＶ上昇してしま
う。具体的にはΔＶは０．８Ｖ程度ある。このため、パ
ッド４の電位ＶP はＶP ＝３Ｖ−（ＶTHD ＋ΔＶ）＝
２．７Ｖまでしか上昇しない。即ち出力回路２から外部
へ３Ｖを供給できない。In the circuit having the above structure, when the potential of the node A exceeds 3.5 V, for example, the current leaks from the PMOS 5, so that the threshold voltage VTHD of the depletion type NMOS 3 becomes more than -0.5 V. There is a need to. Here, it is assumed that the depletion type NMOS3 threshold voltage VTHD is set to -0.5V. The output circuit 2 outputs a signal having a level of 3V or 0V when outputting data. When a signal of 3V level is output, the potential of the node A becomes 3V, but since the back gate of the depletion type NMOS3 is biased to 0V, the voltage VBS between the back gate and the source is -3V, and the threshold voltage VTHD increases by .DELTA.V due to the back gate effect. Specifically, ΔV is about 0.8V. Therefore, the potential VP of the pad 4 is VP = 3V- (VTHD + ΔV) =
Only rises to 2.7V. That is, 3V cannot be supplied from the output circuit 2 to the outside.
【０００５】[0005]
【発明が解決しようとする課題】以上のように従来の回
路では、デ−タ出力時、ＭＯＳＦＥＴのバックゲ−ト効
果によって出力電位が降下するために、ＬＳＩの仕様を
満足できない、という問題がある。As described above, in the conventional circuit, the output potential drops due to the back gate effect of the MOSFET at the time of data output, so that the LSI specification cannot be satisfied. .
【０００６】この発明は上記のような点に鑑みて為され
たもので、その目的は、デ−タ出力時に出力電位の降下
が無く、所望とする出力電位を出力できるインタ−フェ
−ス回路を提供することにある。The present invention has been made in view of the above points, and an object thereof is an interface circuit capable of outputting a desired output potential without a drop in the output potential at the time of data output. To provide.
【０００７】[0007]
【課題を解決するための手段】この発明のインタ−フェ
−ス回路は、端子と、出力端を有してデ−タを出力する
出力回路と、電流通路の一端が端子に接続され、その他
端が出力端に接続された絶縁ゲ−ト型ＦＥＴとを具備
し、デ−タ出力時に、絶縁ゲ−ト型ＦＥＴのバックゲ−
ト電位をそのソ−スとほぼ同電位となるように切換設定
するように構成したことを特徴とするものである。An interface circuit according to the present invention includes a terminal, an output circuit having an output terminal for outputting data, and one end of a current path connected to the terminal. And an insulating gate type FET whose end is connected to the output end, and a back gate of the insulating gate type FET when outputting data.
It is characterized in that the switching potential is set so as to be substantially the same as that of the source.
【０００８】[0008]
【作用】上記構成のインタ−フェ−ス回路によれば、デ
−タ出力時に、絶縁ゲ−ト型ＦＥＴのバックゲ−トの電
位がそのソ−スとほぼ同電位となるように切換設定され
ることにより、バックゲ−ト効果を無くすことができ
る。このため、出力端から端子へデ−タを出力する際、
絶縁ゲ−ト型ＦＥＴのバックゲ−ト効果による電位の降
下が無くなり、所望とする出力電位を端子に供給できる
ようになる。According to the interface circuit having the above structure, the switching gate is set so that the back gate potential of the insulation gate type FET becomes substantially the same as that of the source at the time of data output. By doing so, the back gate effect can be eliminated. Therefore, when outputting data from the output end to the terminal,
The potential drop due to the back gate effect of the insulation gate type FET is eliminated, and the desired output potential can be supplied to the terminal.
【０００９】[0009]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において、全図にわたり同一の部
分には同一の参照符号を付し、重複する説明は避けるこ
とにする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. In this description, the same parts are denoted by the same reference symbols throughout the drawings, and redundant description will be avoided.
【００１０】図１は、この発明の第１の実施例に係わる
インタ−フェ−ス回路の回路図であり、３Ｖ系ＬＳＩと
５Ｖ系ＬＳＩとのインタ−フェ−スとして用いられてい
る入出力バッファの例を示している。FIG. 1 is a circuit diagram of an interface circuit according to the first embodiment of the present invention, which is an input / output used as an interface between a 3V system LSI and a 5V system LSI. An example of a buffer is shown.
【００１１】図１に示すように、入力回路１と出力回路
２とのノ−ドＡにはＮチャネルＭＯＳＦＥＴ（以下ＮＭ
ＯＳと略す）３の電流通路の一端が接続されている。Ｎ
ＭＯＳ３はデプレッション型である。ＮＭＯＳ３の電流
通路の他端はパッド４に接続され、そのゲ−トは電源電
位ＶA （３Ｖ）に接続されている。ＮＭＯＳ３のバック
ゲ−トはエンハンスメント型ＮＭＯＳ１０の電流通路の
一端、およびエンハンスメント型ＮＭＯＳ１１の電流通
路の一端に接続されている。ＮＭＯＳ１０の電流通路の
他端はノ−ドＡに接続され、ゲ−トにはイネ−ブル信号
ＥＮが供給される。ＮＭＯＳ１１の電流通路の他端は接
地（０Ｖ）に接続され、ゲ−トにはイネ−ブル信号ＥＮ
の反転信号ＢＥＮが供給される。出力回路２は、高電位
電源ＶAと接地との間に直列に接続されたＰＭＯＳ５、
ＮＭＯＳ６とから成るトライステ−トバッファである。
出力回路２には、反転信号ＢＥＮに基いて出力デ−タを
出力回路２に供給するように制御する制御回路７が接続
されている。これらの回路を含むＬＳＩは３Ｖの電源電
圧ＶA で動作される。また、これらの回路の外部に、５
Ｖの電源電圧で動作する回路を含む図示せぬＬＳＩがあ
り、図１に示す回路は、電源電圧の異なるＬＳＩどうし
のインタ−フェ−スとして使用される。次に、図１に示
す回路の動作について説明する。As shown in FIG. 1, a node A between the input circuit 1 and the output circuit 2 has an N-channel MOSFET (hereinafter referred to as NM).
One end of a current path of 3) (abbreviated as OS) is connected. N
MOS3 is a depletion type. The other end of the current path of the NMOS 3 is connected to the pad 4, and its gate is connected to the power supply potential VA (3V). The back gate of the NMOS 3 is connected to one end of the current path of the enhancement NMOS 10 and one end of the current path of the enhancement NMOS 11. The other end of the current path of the NMOS 10 is connected to the node A, and an enable signal EN is supplied to the gate. The other end of the current path of the NMOS 11 is connected to the ground (0V), and the enable signal EN is connected to the gate.
The inversion signal BEN of is supplied. The output circuit 2 includes a PMOS 5 connected in series between the high potential power supply VA and the ground,
It is a tri-state buffer including an NMOS 6.
A control circuit 7 is connected to the output circuit 2 to control the output data to be supplied to the output circuit 2 based on the inverted signal BEN. An LSI including these circuits is operated with a power supply voltage VA of 3V. Also, outside these circuits, 5
There is an LSI (not shown) including a circuit that operates with a power supply voltage of V, and the circuit shown in FIG. 1 is used as an interface between LSIs having different power supply voltages. Next, the operation of the circuit shown in FIG. 1 will be described.
【００１２】デ−タを出力する時には、イネ−ブル信号
ＥＮが“１”、その反転信号ＢＥＮが“０”となり、Ｎ
ＭＯＳ１０がオン、ＮＭＯＳ１１がオフし、ＮＭＯＳ３
のバックゲ−トがノ−ドＡに接続される。When outputting data, the enable signal EN becomes "1", its inverted signal BEN becomes "0", and N
MOS10 is on, NMOS11 is off, NMOS3
Back gate is connected to node A.
【００１３】デ−タを出力しない時には、イネ−ブル信
号ＥＮが“０”、その反転信号ＢＥＮが“１”となり、
ＮＭＯＳ１０がオフ、ＮＭＯＳ１１がオンし、ＮＭＯＳ
３のバックゲ−トが接地（０Ｖ）される。When no data is output, the enable signal EN becomes "0" and its inverted signal BEN becomes "1",
NMOS 10 is off, NMOS 11 is on, NMOS
The back gate of No. 3 is grounded (0V).
【００１４】図１に示す回路では、図６に示した回路と
同様にＰＭＯＳ５からの電流リ−クを防止するために、
ＮＭＯＳ３のしきい値電圧ＶTHD が−０．５Ｖ以上に設
定される。ここで、ＮＭＯＳ３のしきい値電圧ＶTHD を
−０．５Ｖに設定したとする。出力回路２は、デ−タ出
力時、３Ｖもしくは０Ｖのレベルを持つ信号を出力す
る。３Ｖのレベルの信号が出力された場合、ノ−ドＡの
電位は３Ｖになる。図１に示す回路ではデ−タ出力時、
ＮＭＯＳ３のバックゲ−トがノ−ドＡに接続されて３Ｖ
にバイアスされるため、バックゲ−ト〜ソ−ス間電圧Ｖ
BSは０Ｖになる。これによってバックゲ−ト効果による
しきい値電圧ＶTHD の上昇が無くなり（ΔＶ＝０Ｖ）、
パッド４の電位ＶP はＶP ＝３Ｖまで上昇できる。従っ
て、図１に示す回路では出力回路２から外部へ３Ｖを供
給することができる。図２は、この発明の第２の実施例
に係わるインタ−フェ−ス回路の回路図である。In the circuit shown in FIG. 1, as in the circuit shown in FIG. 6, in order to prevent current leakage from the PMOS 5,
The threshold voltage VTHD of the NMOS3 is set to -0.5V or higher. Here, it is assumed that the threshold voltage VTHD of the NMOS3 is set to -0.5V. The output circuit 2 outputs a signal having a level of 3V or 0V when outputting data. When a 3V level signal is output, the potential of the node A becomes 3V. In the circuit shown in FIG. 1, at the time of data output,
The back gate of NMOS3 is connected to node A and 3V
Voltage between the back gate and the source because it is biased to
BS becomes 0V. As a result, the rise in the threshold voltage VTHD due to the back gate effect is eliminated (ΔV = 0V),
The potential VP of the pad 4 can rise to VP = 3V. Therefore, in the circuit shown in FIG. 1, 3V can be supplied from the output circuit 2 to the outside. FIG. 2 is a circuit diagram of an interface circuit according to the second embodiment of the present invention.
【００１５】図２に示すように第２の実施例は、ＮＭＯ
Ｓ１０の電流通路の他端をノ−ドＡに接続せず、所定電
位ＶR に接続したものである。このようにＮＭＯＳ１０
の電流通路の他端を所定電位ＶR に接続し、デ−タ出力
時、ＮＭＯＳ３のバックゲ−トを所定電位ＶR にバイア
スされるようにしても良い。この時、所定電位ＶR は、
ＮＭＯＳ３のバックゲ−ト〜ソ−ス間電圧ＶBSが０Ｖに
なるような値に設定することにより、第１の実施例と同
様にバックゲ−ト効果によるＮＭＯＳ３のしきい値電圧
ＶTHD の上昇を無くすことができる。図３は、この発明
の第３の実施例に係わるインタ−フェ−ス回路の回路図
である。As shown in FIG. 2, the second embodiment is an NMO.
The other end of the current path of S10 is connected to the predetermined potential VR without being connected to the node A. In this way NMOS 10
The other end of the current path may be connected to a predetermined potential VR so that the back gate of the NMOS3 is biased to the predetermined potential VR when outputting data. At this time, the predetermined potential VR is
By setting a value such that the back gate-source voltage VBS of the NMOS3 becomes 0 V, the threshold voltage VTHD of the NMOS3 is prevented from rising due to the back gate effect as in the first embodiment. You can FIG. 3 is a circuit diagram of an interface circuit according to the third embodiment of the present invention.
【００１６】図３に示すように第３の実施例は、入力回
路１をノ−ドＡに接続せず、インタ−フェ−スとしての
ＮＭＯＳ３の電流通路の他端とパッド４とのノ−ドＢに
接続したものである。ノ−ドＢと出力回路２との間には
デ−タ出力用としてのＮＭＯＳ３-1が´挿入され、ノ−
ドＢと入力回路１との間には、デ−タ入力用としてのＮ
ＭＯＳ３-2が挿入される。デ−タ出力用としてのＮＭＯ
Ｓ３-1のバックゲ−トは、第１の実施例と同様にＮＭＯ
Ｓ１０および１１の電流通路の一端に接続され、デ−タ
出力時には、ＮＭＯＳ１０をオンさせてバックゲ−トの
電位をノ−ドＡとほぼ同じ電位にバイアスすることによ
り、バックゲ−ト効果によるＮＭＯＳ３-1のしきい値電
圧ＶTHD の上昇を無くすことができる。また、デ−タ入
力用としてのＮＭＯＳ３-2のバックゲ−トは接地（０
Ｖ）される。図４は、この発明の第４の実施例に係わる
インタ−フェ−ス回路の回路図である。As shown in FIG. 3, in the third embodiment, the input circuit 1 is not connected to the node A, but the other end of the current path of the NMOS 3 serving as an interface and the node between the pad 4 are connected. It is connected to the terminal B. An NMOS 3-1 for data output is inserted between the node B and the output circuit 2,
Between the terminal B and the input circuit 1, N for data input is used.
MOS3-2 is inserted. NMO for data output
The back gate of S3-1 is the NMO as in the first embodiment.
It is connected to one end of the current path of S10 and S11, and at the time of data output, the NMOS10 is turned on to bias the potential of the back gate to almost the same potential as the node A. The rise of the threshold voltage VTHD of 1 can be eliminated. The back gate of the NMOS 3-2 for data input is grounded (0
V). FIG. 4 is a circuit diagram of an interface circuit according to the fourth embodiment of the present invention.
【００１７】図４に示すように第４の実施例は、第３の
実施例に係わる回路のＮＭＯＳ１０の電流通路の他端
を、所定電位ＶR に接続したものである。このようにし
ても、第１〜第３の実施例同様に、ＮＭＯＳ３-1のしき
い値電圧ＶTHD の上昇を無くすことができる。図５は、
この発明の第５の実施例に係わるインタ−フェ−ス回路
の回路図である。As shown in FIG. 4, in the fourth embodiment, the other end of the current path of the NMOS 10 of the circuit according to the third embodiment is connected to a predetermined potential VR. Even in this case, similarly to the first to third embodiments, the rise of the threshold voltage VTHD of the NMOS 3-1 can be eliminated. Figure 5
It is a circuit diagram of an interface circuit according to a fifth embodiment of the present invention.
【００１８】図５に示すように第５の実施例は、デ−タ
出力のみを行うようにしたものであり、ＮＭＯＳ３はデ
−タ出力用としてのみ働く。このようにデ−タ出力のみ
を行うようにした回路においても、デ−タ出力時にＮＭ
ＯＳ３のバックゲ−トを所定電位ＶR にバイアスするこ
とにより、バックゲ−ト効果によるＮＭＯＳ３のしきい
値電圧ＶTHD の上昇を無くすことができる。As shown in FIG. 5, the fifth embodiment is designed to output only data, and the NMOS 3 works only for data output. Even in a circuit that outputs only data as described above, the NM is used at the time of data output.
By biasing the back gate of OS3 to the predetermined potential VR, it is possible to prevent the threshold voltage VTHD of the NMOS3 from increasing due to the back gate effect.
【００１９】また、上記第１〜第５の実施例では、ＮＭ
ＯＳ３、３-1および３-2をしきい値電圧が負のトランジ
スタ（Ｄ-type ）とした例を説明したが、ＮＭＯＳ３、
３-1および３-2をしきい値電圧が正のトランジスタ（Ｅ
-type ）としたり、しきい値電圧が０Ｖのトランジスタ
（Ｉ-type ）として構成することも可能である。また、
導電型をＮ型からＰ型としても良い。In the first to fifth embodiments, the NM
Although the example in which the transistors OS3, 3-1 and 3-2 are transistors (D-type) having a negative threshold voltage has been described, the NMOS3,
3-1 and 3-2 are transistors with a positive threshold voltage (E
-type) or a transistor (I-type) having a threshold voltage of 0V. Also,
The conductivity type may be changed from N type to P type.
【００２０】[0020]
【発明の効果】以上説明したように、この発明によれ
ば、デ−タ出力時に出力電位の降下が無く、所望とする
出力電位を出力できるインタ−フェ−ス回路を提供でき
る。As described above, according to the present invention, it is possible to provide an interface circuit capable of outputting a desired output potential without a drop in the output potential during data output.
【図１】図１はこの発明の第１の実施例に係わるインタ
−フェ−ス回路を示す回路図。FIG. 1 is a circuit diagram showing an interface circuit according to a first embodiment of the present invention.
【図２】図２はこの発明の第２の実施例に係わるインタ
−フェ−ス回路を示す回路図。FIG. 2 is a circuit diagram showing an interface circuit according to a second embodiment of the present invention.
【図３】図３はこの発明の第３の実施例に係わるインタ
−フェ−ス回路を示す回路図。FIG. 3 is a circuit diagram showing an interface circuit according to a third embodiment of the present invention.
【図４】図４はこの発明の第４の実施例に係わるインタ
−フェ−ス回路を示す回路図。FIG. 4 is a circuit diagram showing an interface circuit according to a fourth embodiment of the present invention.
【図５】図５はこの発明の第５の実施例に係わるインタ
−フェ−ス回路を示す回路図。FIG. 5 is a circuit diagram showing an interface circuit according to a fifth embodiment of the present invention.
【図６】図６は従来のインタ−フェ−ス回路を示す回路
図。FIG. 6 is a circuit diagram showing a conventional interface circuit.
１…入力回路、２…出力回路、３，３-1，３-2…Ｎチャ
ネル型ＭＯＳＦＥＴ、４…パッド、５…Ｐチャネル型Ｍ
ＯＳＦＥＴ、１０，１１…Ｎチャネル型ＭＯＳＦＥＴ。1 ... Input circuit, 2 ... Output circuit, 3, 3-1, 3-2 ... N-channel type MOSFET, 4 ... Pad, 5 ... P-channel type M
OSFET, 10, 11 ... N-channel type MOSFET.
Claims (3)
出力端に接続された絶縁ゲ−ト型ＦＥＴとを具備し、 デ−タ出力時に、前記絶縁ゲ−ト型ＦＥＴのバックゲ−
ト電位をそのソ−スとほぼ同電位となるように切換設定
するように構成されたことを特徴とするインタ−フェ−
ス回路。1. An output circuit having a terminal and an output terminal for outputting data, one end of a current path being connected to the terminal, and the other end being connected to the output terminal And a back gate of the above-mentioned insulated gate type FET at the time of data output.
Interface so that the source potential is switched and set so as to be substantially the same potential as the source.
Circuit.
Ｔのバックゲ−トに接続し、その他端を第１の電位に接
続し、デ−タ出力許可信号に基いてデ−タ出力時にオン
する第１のスイッチと、 電流通路の一端を前記絶縁ゲ−ト型ＦＥＴのバックゲ−
トに接続し、その他端を前記第１の電位と異なる第２の
電位に接続し、デ−タ出力許可信号に基いて前記第１の
スイッチと相補的にオン・オフ動作される第２のスイッ
チとを具備することを特徴とする請求項１に記載のイン
タ−フェ−ス回路。2. An insulating gate type FE is provided at one end of a current path.
A first switch connected to the back gate of T and the other end thereof connected to the first potential and turned on at the time of data output based on the data output enable signal, and one end of the current path to the insulating gate. -Back FET FET-
A second potential connected to a second potential different from the first potential and being turned on / off complementarily to the first switch based on a data output permission signal. The interface circuit according to claim 1, further comprising a switch.
と同電位であることを特徴とする請求項２に記載のイン
タ−フェ−ス回路。3. The interface circuit according to claim 2, wherein the first potential is the same potential as the output terminal of the output circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347617A JPH06204848A (en) | 1992-12-28 | 1992-12-28 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347617A JPH06204848A (en) | 1992-12-28 | 1992-12-28 | Interface circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204848A true JPH06204848A (en) | 1994-07-22 |
Family
ID=18391436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347617A Pending JPH06204848A (en) | 1992-12-28 | 1992-12-28 | Interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204848A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6503820B1 (en) | 1999-10-04 | 2003-01-07 | Koninklijke Philips Electronics N.V. | Die pad crack absorption system and method for integrated circuit chip fabrication |
| US7501852B2 (en) | 2005-03-29 | 2009-03-10 | Fujitsu Microelectronics Limited | Tolerant input circuit |
-
1992
- 1992-12-28 JP JP4347617A patent/JPH06204848A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6503820B1 (en) | 1999-10-04 | 2003-01-07 | Koninklijke Philips Electronics N.V. | Die pad crack absorption system and method for integrated circuit chip fabrication |
| US7501852B2 (en) | 2005-03-29 | 2009-03-10 | Fujitsu Microelectronics Limited | Tolerant input circuit |
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