JPH06204395A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06204395A JPH06204395A JP4361319A JP36131992A JPH06204395A JP H06204395 A JPH06204395 A JP H06204395A JP 4361319 A JP4361319 A JP 4361319A JP 36131992 A JP36131992 A JP 36131992A JP H06204395 A JPH06204395 A JP H06204395A
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 abstract description 4
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- 229910052782 aluminium Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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-
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置のシステム全体の回路速度の高速
化と消費電力低下及び小型化、高密度化、作り易さ向
上、及び製造コストの低減。 【構成】 基板１２上に複数のＬＳＩチップ１４を搭載
してなる半導体装置１０において、これらＬＳＩチップ
１４を縦方向間隙１６と横方向間隙１８を介して配置
し、この間隙に特注部分に影響されない固定配線ＬＳＩ
チップ２０を、又縦横の間隙１６、１８の交差部に特注
に対応する配線カストマイズＬＳＩチップ２２を配置し
て、これらを介してＬＳＩチップ１４間を結線する。
化と消費電力低下及び小型化、高密度化、作り易さ向
上、及び製造コストの低減。 【構成】 基板１２上に複数のＬＳＩチップ１４を搭載
してなる半導体装置１０において、これらＬＳＩチップ
１４を縦方向間隙１６と横方向間隙１８を介して配置
し、この間隙に特注部分に影響されない固定配線ＬＳＩ
チップ２０を、又縦横の間隙１６、１８の交差部に特注
に対応する配線カストマイズＬＳＩチップ２２を配置し
て、これらを介してＬＳＩチップ１４間を結線する。
Description
【０００１】
【産業上の利用分野】この発明は基板上に複数のＬＳＩ
チップを搭載してなる半導体装置に関する。
チップを搭載してなる半導体装置に関する。
【０００２】
【従来の技術】従来、図１０に示されるように、マルチ
チップモジュールと称される、複数のＬＳＩチップ１を
シリコン基板２上に搭載し、このシリコン基板２を更に
セラミック基板３上に搭載した半導体装置がある。
チップモジュールと称される、複数のＬＳＩチップ１を
シリコン基板２上に搭載し、このシリコン基板２を更に
セラミック基板３上に搭載した半導体装置がある。
【０００３】この半導体装置において、前記複数のＬＳ
Ｉチップは、シリコン基板２上に形成されたアルミ配線
パターン（図示省略）にワイヤボンディングされ、更に
該アルミ配線パターンは外部にワイヤボンディングされ
ている。
Ｉチップは、シリコン基板２上に形成されたアルミ配線
パターン（図示省略）にワイヤボンディングされ、更に
該アルミ配線パターンは外部にワイヤボンディングされ
ている。
【０００４】
【発明が解決しようとする課題】上記従来の半導体装置
は、シリコン基板２上で太いアルミ配線を引き回してい
るために、ＬＳＩチップ１間の抵抗容量が大きくなり、
結果として消費電力の増大、処理速度の低下、コストの
増大をもたらすという問題点がある。又、これらが、半
導体装置の、高密度化と超大規模化を妨げていた。
は、シリコン基板２上で太いアルミ配線を引き回してい
るために、ＬＳＩチップ１間の抵抗容量が大きくなり、
結果として消費電力の増大、処理速度の低下、コストの
増大をもたらすという問題点がある。又、これらが、半
導体装置の、高密度化と超大規模化を妨げていた。
【０００５】この発明は上記従来の問題点に鑑みて成さ
れたものであって、ＬＳＩチップ間をアルミ配線を長く
引き回したりすることなく、ほぼ直結に近い状態で結線
し、処理速度の高速化、消費電力の低下、装置の小型
化、更には回路の高密度化及び超大規模化を図ることが
できるようにした半導体装置を提供することを目的とす
る。
れたものであって、ＬＳＩチップ間をアルミ配線を長く
引き回したりすることなく、ほぼ直結に近い状態で結線
し、処理速度の高速化、消費電力の低下、装置の小型
化、更には回路の高密度化及び超大規模化を図ることが
できるようにした半導体装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この発明は、基板上に複
数のＬＳＩチップを載置し、各ＬＳＩチップ相互を接続
する半導体装置において、ＬＳＩチップ間に、共通配線
用ＬＳＩチップと、配線用カストマイズＬＳＩチップと
を隣接して配置し、これらを介して、各ＬＳＩチップ間
を結線したことを特徴とする半導体装置により、上記目
的を達成するものである。
数のＬＳＩチップを載置し、各ＬＳＩチップ相互を接続
する半導体装置において、ＬＳＩチップ間に、共通配線
用ＬＳＩチップと、配線用カストマイズＬＳＩチップと
を隣接して配置し、これらを介して、各ＬＳＩチップ間
を結線したことを特徴とする半導体装置により、上記目
的を達成するものである。
【０００７】又、前記複数のＬＳＩチップは、縦横方向
に間隙をおいて配置され、前記共通配線用ＬＳＩチップ
は隣接するＬＳＩチップ間の間隙に、又、前記配線用カ
ストマイズＬＳＩチップは、縦横の間隙の交差部に、そ
れぞれ配置されるようにしてもよい。
に間隙をおいて配置され、前記共通配線用ＬＳＩチップ
は隣接するＬＳＩチップ間の間隙に、又、前記配線用カ
ストマイズＬＳＩチップは、縦横の間隙の交差部に、そ
れぞれ配置されるようにしてもよい。
【０００８】更に、前記共通配線用ＬＳＩチップと配線
用カストマイズチップは、隣接するＬＳＩの間の同一の
間隙内に配置されるようにしてもよい。
用カストマイズチップは、隣接するＬＳＩの間の同一の
間隙内に配置されるようにしてもよい。
【０００９】又、前記ＬＳＩチップ、共通配線用ＬＳＩ
チップ及び配線用カストマイズチップは、相互に配線端
部が接近するようにほぼ接触して配置され、各配線端部
間で結線されるようにしてもよい。
チップ及び配線用カストマイズチップは、相互に配線端
部が接近するようにほぼ接触して配置され、各配線端部
間で結線されるようにしてもよい。
【００１０】
【作用及び効果】この発明においては、基板上の複数の
ＬＳＩチップが、隣接して配置された共通配線用ＬＳＩ
チップと配線カストマイズＬＳＩチップを介して結線さ
れているので、アルミ配線を引き回したりすることな
く、且つ少ない抵抗容量で、更には、低コストで迅速に
結線することができる。
ＬＳＩチップが、隣接して配置された共通配線用ＬＳＩ
チップと配線カストマイズＬＳＩチップを介して結線さ
れているので、アルミ配線を引き回したりすることな
く、且つ少ない抵抗容量で、更には、低コストで迅速に
結線することができる。
【００１１】従って、処理速度の高速化、消費電力の低
減及び装置の小型化を図ることができると共に、回路の
高密度化、及び超大規模化を容易に達成することができ
る。
減及び装置の小型化を図ることができると共に、回路の
高密度化、及び超大規模化を容易に達成することができ
る。
【００１２】請求項２によれば、共通部分が共通配線用
ＬＳＩチップを介して、又特注部分は配線用カストマイ
ズＬＳＩチップを介してそれぞれ接続され、又、共通配
線用ＬＳＩチップは隣接するＬＳＩチップ間の間隙に、
配線用カストマイズＬＳＩチップは縦横の間隙の交差部
にそれぞれ配置されているので、共通部分と特注部分の
チップの組合せを最も低コストで達成することができ
る。
ＬＳＩチップを介して、又特注部分は配線用カストマイ
ズＬＳＩチップを介してそれぞれ接続され、又、共通配
線用ＬＳＩチップは隣接するＬＳＩチップ間の間隙に、
配線用カストマイズＬＳＩチップは縦横の間隙の交差部
にそれぞれ配置されているので、共通部分と特注部分の
チップの組合せを最も低コストで達成することができ
る。
【００１３】請求項３によればＬＳＩチップが少数の場
合も、共通部分と特注部分を最適に組合せることができ
る。
合も、共通部分と特注部分を最適に組合せることができ
る。
【００１４】請求項４によれば、ワイヤボンディング等
の結線距離を最も短くすることができる。
の結線距離を最も短くすることができる。
【００１５】
【実施例】以下本発明の実施例を図面を参照して説明す
る。
る。
【００１６】図１に示されるように、この実施例に係る
半導体装置１０は、基板１２上に６個のＬＳＩチップ１
４を縦方向間隙１６及び横方向間隙１８を介して碁盤目
状に配置すると共に、各ＬＳＩチップ１４間の縦方向間
隙１６及び横方向間隙１８には、隣接するＬＳＩチップ
１４にほぼ接触するようにして（間隙を埋めるようにし
て）固定配線ＬＳＩチップ２０を配置し、且つ前記縦方
向間隙１６と横方向間隙１８の交差部には、配線カスト
マイズＬＳＩチップ２２をそれぞれ配置し、これら固定
配線ＬＳＩチップと配線カストマイズＬＳＩチップ２２
を介して、６個のＬＳＩチップ１４を相互に結線したも
のである。
半導体装置１０は、基板１２上に６個のＬＳＩチップ１
４を縦方向間隙１６及び横方向間隙１８を介して碁盤目
状に配置すると共に、各ＬＳＩチップ１４間の縦方向間
隙１６及び横方向間隙１８には、隣接するＬＳＩチップ
１４にほぼ接触するようにして（間隙を埋めるようにし
て）固定配線ＬＳＩチップ２０を配置し、且つ前記縦方
向間隙１６と横方向間隙１８の交差部には、配線カスト
マイズＬＳＩチップ２２をそれぞれ配置し、これら固定
配線ＬＳＩチップと配線カストマイズＬＳＩチップ２２
を介して、６個のＬＳＩチップ１４を相互に結線したも
のである。
【００１７】ここで、前記固定配線ＬＳＩチップ２０
は、この半導体装置１０の特注部分を除いた共通部分を
構成するものであり、配線カストマイズＬＳＩチップ２
２は、この部分を変更することによって半導体装置１０
全体をカストマイズＬＳＩとする特注部分に対応してい
る。
は、この半導体装置１０の特注部分を除いた共通部分を
構成するものであり、配線カストマイズＬＳＩチップ２
２は、この部分を変更することによって半導体装置１０
全体をカストマイズＬＳＩとする特注部分に対応してい
る。
【００１８】前記ＬＳＩチップ１４、固定配線ＬＳＩチ
ップ２０及び配線カストマイズＬＳＩチップ２２それぞ
れのボンディングパッド１４Ａ、２０Ａ、２２Ａは、図
２に拡大して示されるように、結線される部分が隣接対
向するように配置されている。
ップ２０及び配線カストマイズＬＳＩチップ２２それぞ
れのボンディングパッド１４Ａ、２０Ａ、２２Ａは、図
２に拡大して示されるように、結線される部分が隣接対
向するように配置されている。
【００１９】前記ボンディングパッド１４Ａ、２０Ａ、
２２Ａ相互の結線は、図３に拡大して示されるように、
隣接するＬＳＩチップの端面を跨ぐようにしてアルミニ
ウム蒸着層等の配線層２４を形成したり、あるいはワイ
ヤボンディング、半田等によって結線する。アルミニウ
ム蒸着層を形成する場合は、固定マスクによって行う。
２２Ａ相互の結線は、図３に拡大して示されるように、
隣接するＬＳＩチップの端面を跨ぐようにしてアルミニ
ウム蒸着層等の配線層２４を形成したり、あるいはワイ
ヤボンディング、半田等によって結線する。アルミニウ
ム蒸着層を形成する場合は、固定マスクによって行う。
【００２０】前記ＬＳＩチップ１４、固定配線ＬＳＩチ
ップ２０、配線カストマイズＬＳＩチップ２２相互間に
隙間があっても、図４に示されるように、蒸着の際に、
これらＬＳＩチップの対向する角部が溶けて隙間を埋め
るので、配線層２４は確実に隣接するＬＳＩチップ間を
結線することができる。
ップ２０、配線カストマイズＬＳＩチップ２２相互間に
隙間があっても、図４に示されるように、蒸着の際に、
これらＬＳＩチップの対向する角部が溶けて隙間を埋め
るので、配線層２４は確実に隣接するＬＳＩチップ間を
結線することができる。
【００２１】図１の符号２６は基板１２から外部に出る
ピンを示し、前記ＬＳＩチップ１４の対応するボンディ
ングパッド１４Ｂは、ピン２６にワイヤボンディングさ
れている。ここで、前記ＬＳＩチップ１４を固定配線Ｌ
ＳＩチップ２０に接続するためのボンディングパッド１
４Ａは、図５に示されるように、小さいＩ／Ｏバッファ
２８を介して設けられているのに対して、前記ピン２６
に接続されるボンディングパッド１４Ｂは大きいＩ／Ｏ
バッファ３０を介して配置されている。
ピンを示し、前記ＬＳＩチップ１４の対応するボンディ
ングパッド１４Ｂは、ピン２６にワイヤボンディングさ
れている。ここで、前記ＬＳＩチップ１４を固定配線Ｌ
ＳＩチップ２０に接続するためのボンディングパッド１
４Ａは、図５に示されるように、小さいＩ／Ｏバッファ
２８を介して設けられているのに対して、前記ピン２６
に接続されるボンディングパッド１４Ｂは大きいＩ／Ｏ
バッファ３０を介して配置されている。
【００２２】この実施例においては、ＬＳＩチップ１４
を全て固定配線ＬＳＩチップ２０と配線カストマイズＬ
ＳＩチップ２２を介して結線しているので、半導体装置
１０全体の回路速度の高速化と消費電力の低減、システ
ムの小型化、高密度化を図ることができる。
を全て固定配線ＬＳＩチップ２０と配線カストマイズＬ
ＳＩチップ２２を介して結線しているので、半導体装置
１０全体の回路速度の高速化と消費電力の低減、システ
ムの小型化、高密度化を図ることができる。
【００２３】又、特注部分を除いた結線を固定配線ＬＳ
Ｉチップ２０で行い、変更のある部分は固定配線ＬＳＩ
チップ２０間の結線を変更する配線カストマイズＬＳＩ
チップ２２を介して結線しているので、超大規模回路の
製造が容易であり、且つ製造コストの低減を図ることが
できる。
Ｉチップ２０で行い、変更のある部分は固定配線ＬＳＩ
チップ２０間の結線を変更する配線カストマイズＬＳＩ
チップ２２を介して結線しているので、超大規模回路の
製造が容易であり、且つ製造コストの低減を図ることが
できる。
【００２４】上記実施例は、６個のＬＳＩチップ１４を
搭載した半導体装置１０に関するものであるが、本発明
はこれに限定されるものでなく、２以上のＬＳＩチップ
を搭載するものであればよい。
搭載した半導体装置１０に関するものであるが、本発明
はこれに限定されるものでなく、２以上のＬＳＩチップ
を搭載するものであればよい。
【００２５】従って、例えば図６に示されるように、９
個のＬＳＩチップ１４を備えた半導体装置１０Ａであっ
てもよく、又、図７に示されるように、２個のＬＳＩチ
ップ１４を備えた半導体装置１０Ｂであってもよい。
個のＬＳＩチップ１４を備えた半導体装置１０Ａであっ
てもよく、又、図７に示されるように、２個のＬＳＩチ
ップ１４を備えた半導体装置１０Ｂであってもよい。
【００２６】図７の半導体装置１０Ｂにおいては、２つ
のＬＳＩチップ１４間に固定配線ＬＳＩチップ２０と配
線カストマイズＬＳＩチップ２２を配置する。
のＬＳＩチップ１４間に固定配線ＬＳＩチップ２０と配
線カストマイズＬＳＩチップ２２を配置する。
【００２７】この場合、配線カストマイズＬＳＩチップ
２２は、前記図１の実施例の場合と相違して、ＬＳＩチ
ップ１４に直接結線されるようにしてもよい。
２２は、前記図１の実施例の場合と相違して、ＬＳＩチ
ップ１４に直接結線されるようにしてもよい。
【００２８】又、図８に示されるように、異なるサイズ
のＬＳＩチップ１５を組合せるようにしてもよい。
のＬＳＩチップ１５を組合せるようにしてもよい。
【００２９】この場合、小さいＬＳＩチップ１５とＬＳ
Ｉチップ１４との間の大きな領域は、大きさ可変の固定
配線ＬＳＩチップ２１を配置するとよい。
Ｉチップ１４との間の大きな領域は、大きさ可変の固定
配線ＬＳＩチップ２１を配置するとよい。
【００３０】更に、図９に示される半導体装置１０Ｄの
ように、フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ）３２をＬＳＩチップ及び配線カストマイズチップ
の代りとし、固定配線ＬＳＩチップ３４と交互に配置し
てもよい。
ように、フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ）３２をＬＳＩチップ及び配線カストマイズチップ
の代りとし、固定配線ＬＳＩチップ３４と交互に配置し
てもよい。
【図１】本発明に係る半導体装置の実施例を示す平面図
【図２】同実施例装置の結線前のボンディングパッドの
配置状態を拡大して示す平面図
配置状態を拡大して示す平面図
【図３】同実施例の結線後の状態を示す図２と同様の平
面図
面図
【図４】同実施例の配線層部分を拡大して示す断面図
【図５】同実施例のＩ／Ｏバッファの配置状態を拡大し
て示す平面図
て示す平面図
【図６】本発明の第２実施例に係る半導体装置を示す平
面図
面図
【図７】本発明の第３実施例に係る半導体装置を示す平
面図
面図
【図８】本発明の第４実施例に係る半導体装置を示す平
面図
面図
【図９】本発明の第５実施例に係る半導体装置を示す平
面図
面図
【図１０】従来のマルチチップモジュールを示す側面図
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ…半導体装置 １２…基板 １４、１５…ＬＳＩチップ １６…縦方向間隙 １８…横方向間隙 ２０、２１…固定配線ＬＳＩチップ ２２…配線カストマイズＬＳＩチップ ２４…配線層 ３２…ＦＰＧＡ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ
Claims (4)
- 【請求項１】基板上に複数のＬＳＩチップを載置し、各
ＬＳＩチップ相互を接続する半導体装置において、ＬＳ
Ｉチップ間に、共通配線用ＬＳＩチップと、配線用カス
トマイズＬＳＩチップとを隣接して配置し、これらを介
して、各ＬＳＩチップ間を結線したことを特徴とする半
導体装置。 - 【請求項２】請求項１において、前記複数のＬＳＩチッ
プは、縦横方向に間隙をおいて配置され、前記共通配線
用ＬＳＩチップは隣接するＬＳＩチップ間の間隙に、
又、前記配線用カストマイズＬＳＩチップは、縦横の間
隙の交差部に、それぞれ配置されたことを特徴とする半
導体装置。 - 【請求項３】請求項１において、前記共通配線用ＬＳＩ
チップと配線用カストマイズチップは、隣接するＬＳＩ
の間の同一の間隙内に配置されたことを特徴とする半導
体装置。 - 【請求項４】請求項１、２又は３において、前記ＬＳＩ
チップ、共通配線用ＬＳＩチップ及び配線用カストマイ
ズチップは、相互に配線端部が接近するようにほぼ接触
して配置され、各配線端部間で結線されたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361319A JPH06204395A (ja) | 1992-12-29 | 1992-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361319A JPH06204395A (ja) | 1992-12-29 | 1992-12-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204395A true JPH06204395A (ja) | 1994-07-22 |
Family
ID=18473092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4361319A Pending JPH06204395A (ja) | 1992-12-29 | 1992-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204395A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148503B2 (en) | 2000-10-05 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, function setting method thereof, and evaluation method thereof |
-
1992
- 1992-12-29 JP JP4361319A patent/JPH06204395A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148503B2 (en) | 2000-10-05 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, function setting method thereof, and evaluation method thereof |
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