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JPH06203594A - Semiconductor memory device - Google Patents

Semiconductor memory device

Info

Publication number
JPH06203594A
JPH06203594A JP24524593A JP24524593A JPH06203594A JP H06203594 A JPH06203594 A JP H06203594A JP 24524593 A JP24524593 A JP 24524593A JP 24524593 A JP24524593 A JP 24524593A JP H06203594 A JPH06203594 A JP H06203594A
Authority
JP
Japan
Prior art keywords
redundant
replacement
memory
rom
defective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP24524593A
Other languages
Japanese (ja)
Inventor
Hirohiko Mochizuki
裕彦 望月
Yoshihiro Takemae
義博 竹前
Yukinori Kodama
幸徳 児玉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP24524593A priority Critical patent/JPH06203594A/en
Publication of JPH06203594A publication Critical patent/JPH06203594A/en
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 【目的】 本発明は冗長機能を有する半導体記憶装置に
関し、冗長メモリ部分に不良箇所が発生しても置き換え
る不良箇所の位置を記憶するROMを増加させることな
しに効率的に不良救済が行える半導体記憶装置の提供を
目的とする。 【構成】 メモリセルを有する通常メモリ部分1と、通
常メモリ部分1の複数個分の不良箇所を置き換え可能な
冗長メモリ部分2と、置き換える不良箇所の位置を記憶
する置換位置記憶手段3とを備え、置換位置記憶手段3
に記憶された不良箇所の位置が選択された時に、冗長メ
モリ部分2が選択される半導体記憶装置において、冗長
メモリ部分2が置き換え可能な不良箇所の個数は置換位
置記憶手段3が記憶可能な不良箇所の位置の個数より小
さく、置換位置記憶手段3に記憶された不良箇所を置き
換える冗長メモリ部分2内の置き換え単位をどれでも任
意に設定できる選択手段4を備えるように構成する。
(57) [Abstract] [Object] The present invention relates to a semiconductor memory device having a redundant function, and even if a defective portion occurs in a redundant memory portion, it can be efficiently used without increasing the number of ROMs for storing the position of the defective portion to be replaced. An object of the present invention is to provide a semiconductor memory device capable of repairing defects. A normal memory portion (1) having memory cells, a redundant memory portion (2) capable of replacing a plurality of defective portions of the normal memory portion (1), and a replacement position storage means (3) for storing the position of the defective portion to be replaced. , Replacement position storage means 3
In the semiconductor memory device in which the redundant memory portion 2 is selected when the position of the defective portion stored in 1 is selected, the number of defective portions that can be replaced by the redundant memory portion 2 is the number of defective portions that can be stored by the replacement position storage means 3. The number of positions is smaller than the number of positions, and the selection unit 4 is provided which can arbitrarily set any replacement unit in the redundant memory portion 2 for replacing the defective part stored in the replacement position storage unit 3.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は歩留り向上のために冗長
メモリを有し、チップ内に不良があった場合に不良箇所
を冗長メモリに置き換える半導体記憶装置に関し、特に
冗長メモリに不良箇所があった場合にも置き換える位置
を記憶するROMを大きくすることなしに効率よく救済
可能にした半導体記憶装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a redundant memory for improving yield and replacing a defective portion with a redundant memory when there is a defective portion in a chip. The present invention also relates to a semiconductor memory device that can be efficiently relieved without enlarging a ROM that stores a replacement position.

【0002】[0002]

【従来の技術】近年半導体記憶装置(以下メモリと称す
る。)の記憶容量は益々増大しており、メモリを構成す
るセルの個数も膨大になっている。そのためセルの一部
に不良が発生し、そのメモリが不良になる確率も高くな
るという問題がある。そこで通常のメモリセル(ノーマ
ルセル)とは別の冗長メモリセルを設け、ノーマルセル
内に不良があった場合に不良箇所を冗長メモリセルに置
き換えることで歩留りを向上させることが行われてい
る。
2. Description of the Related Art In recent years, the storage capacity of semiconductor memory devices (hereinafter referred to as "memory") has been increasing more and more, and the number of cells constituting the memory has become enormous. As a result, there is a problem that a defect occurs in a part of the cell and the probability that the memory becomes defective increases. Therefore, the yield is improved by providing a redundant memory cell different from a normal memory cell (normal cell) and replacing a defective portion with the redundant memory cell when there is a defect in the normal cell.

【0003】図13は冗長メモリを有する半導体メモリ
の従来例を示す図であり、スタテックRAMの例であ
る。図において、参照番号51は通常のメモリセルが配
列された部分(ノーマルセルアレイ)であり、52は冗
長メモリセルが配列された部分(冗長セルアレイ)であ
る。冗長メモリセルへの置き換えは、メモリセルアレイ
の行又は列単位で行うのが一般的である。ここでは2列
分のビット列が冗長メモリセルとして設けられており、
列単位で冗長(コラム冗長)を行うものとして説明を行
う。
FIG. 13 is a diagram showing a conventional example of a semiconductor memory having a redundant memory, which is an example of a static RAM. In the figure, reference numeral 51 is a portion where normal memory cells are arranged (normal cell array), and 52 is a portion where redundant memory cells are arranged (redundant cell array). The replacement with the redundant memory cell is generally performed in units of rows or columns of the memory cell array. Here, bit strings for two columns are provided as redundant memory cells,
The description will be made assuming that redundancy is performed in columns (column redundancy).

【0004】53は行デコーダであり、アドレス信号の
うちの行アドレス部分をデコードしてノーマルセルアレ
イ51と冗長セルアレイ52に行選択信号を印加する。
54は列デコーダであり、アドレス信号のうちの列アド
レス部分をデコードしてコラム選択信号を出力する。5
5は負荷トランジスタ列である。56はメモリセルアレ
イの選択されたビット線対を後段のセンスアンプ501
に接続するスイッチ列であり、列デコーダ54からの列
選択信号に従ってビット線対を接続する。57は冗長セ
ルアレイ52のスイッチ列であり、冗長セルアレイのビ
ット列分設けられている。501はセンスアンプであ
り、502は出力バッファである。58は第1ROMで
あり、59は第1比較回路であり、60は第2ROMで
あり、61は第2比較回路である。第1ROMは冗長セ
ルアレイの第1列目と置き換える第1不良箇所を記憶す
るROMであり、ノーマルセルアレイ51内の不良箇所
を含むビット列がアクセスされた時に、第1比較回路5
9から一致信号が出力され、列デコーダ54からスイッ
チ列56への列選択信号の出力を停止させ、冗長セルア
レイ用のスイッチ列57の対応するスイッチを接続す
る。同様に第2ROMは冗長セルアレイの第2列目と置
き換える第2不良箇所を記憶するROMであり、ノーマ
ルセルアレイ51内の不良箇所を含むビット列がアクセ
スされた時に、第2比較回路61から一致信号が出力さ
れ、列デコーダ54からスイッチ列56への列選択信号
の出力を停止させ、冗長セルアレイ用のスイッチ列57
の対応するスイッチを接続する。
A row decoder 53 decodes a row address portion of the address signal and applies a row selection signal to the normal cell array 51 and the redundant cell array 52.
A column decoder 54 decodes the column address portion of the address signal and outputs a column selection signal. 5
Reference numeral 5 is a load transistor array. Reference numeral 56 designates a selected bit line pair in the memory cell array as a sense amplifier 501 in the subsequent stage.
And a bit line pair according to a column selection signal from the column decoder 54. Reference numeral 57 denotes a switch row of the redundant cell array 52, which is provided for each bit row of the redundant cell array. Reference numeral 501 is a sense amplifier, and 502 is an output buffer. Reference numeral 58 is a first ROM, 59 is a first comparison circuit, 60 is a second ROM, and 61 is a second comparison circuit. The first ROM is a ROM for storing a first defective portion to be replaced with the first column of the redundant cell array, and when the bit string including the defective portion in the normal cell array 51 is accessed, the first comparison circuit 5
9 outputs a coincidence signal, stops the output of the column selection signal from the column decoder 54 to the switch row 56, and connects the corresponding switch of the switch row 57 for the redundant cell array. Similarly, the second ROM is a ROM that stores a second defective portion to be replaced with the second column of the redundant cell array, and when the bit string including the defective portion in the normal cell array 51 is accessed, a match signal is output from the second comparison circuit 61. The output of the column selection signal from the column decoder 54 to the switch row 56 is stopped, and the switch row 57 for the redundant cell array 57 is output.
Connect the corresponding switch of.

【0005】不良箇所の置き換えは、メモリが完成した
段階でメモリセル内の各セルを検査して不良箇所を発見
し、ROMにその位置、すなわち不良箇所を含むビット
列の位置を記録する。従って、図13の例であれば、2
か所のビット列まで置き換え可能である。図13の回路
では、冗長セルアレイへのアクセスはROMに置き換え
るビット列の位置を記憶したあとで初めて可能になるた
め、ROMに置き換えるビット列の位置を記憶したあと
で冗長セルアレイ部分が正常に動作するかが検査され
る。
To replace a defective portion, each cell in the memory cell is inspected to find the defective portion when the memory is completed, and the position thereof, that is, the position of the bit string including the defective portion is recorded in the ROM. Therefore, in the example of FIG.
It is possible to replace even bit strings. In the circuit of FIG. 13, since access to the redundant cell array is possible only after the position of the bit string to be replaced in the ROM is stored, whether the redundant cell array portion normally operates after the position of the bit string to be replaced in the ROM is stored. To be inspected.

【0006】しかしこのような検査を再度行うのは煩雑
であるため、ノーマルセルアレイ部分の検査時に冗長セ
ルアレイ部分の検査も同時に行うことがある。図14は
そのような検査を可能にした従来例の構成を示す図であ
る。図13と比較して明らかなように、図14の回路は
更に比較回路71に入力するROM70の出力を切り換
えるマルチプレクサ72と切り換えるデータを保持する
レジスタ73とが追加されている。
However, since it is complicated to perform such an inspection again, the redundant cell array portion may be inspected at the same time when the normal cell array portion is inspected. FIG. 14 is a diagram showing a configuration of a conventional example that enables such an inspection. As is clear from comparison with FIG. 13, the circuit of FIG. 14 is further provided with a multiplexer 72 for switching the output of the ROM 70 input to the comparison circuit 71 and a register 73 for holding data to be switched.

【0007】ノーマルセルアレイ部分の検査時には従来
と同様の検査方法で検査を行って不良箇所を発見し、冗
長セルアレイ部分を検査する時にはレジスタ73に適当
なアドレスを書き込んだ上でマルチプレクサ72に切り
換え信号を与えてレジスタ73に書き込んだアドレスが
比較回路71に入力されるようにする。そしてアドレス
バッファ63にレジスタ73に記憶したアドレスと同様
のアドレスを入力する。両方のアドレスが一致するため
列デコーダ65からの列選択信号は停止され、冗長メモ
リセル62が選択される。これにより冗長メモリセル6
2の検査が行われる。もし冗長メモリセル62のビット
列に不良箇所が発見された時には、そのビット列を避け
て置き換えを行う。
When inspecting the normal cell array portion, an inspection method similar to the conventional method is used to find a defective portion, and when inspecting the redundant cell array portion, an appropriate address is written in the register 73 and a switching signal is sent to the multiplexer 72. The address given and written in the register 73 is input to the comparison circuit 71. Then, the same address as the address stored in the register 73 is input to the address buffer 63. Since both addresses match, the column selection signal from the column decoder 65 is stopped and the redundant memory cell 62 is selected. As a result, the redundant memory cell 6
Two inspections are performed. If a defective portion is found in the bit string of the redundant memory cell 62, the bit string is avoided and replaced.

【0008】上記のように、置き換える列を記憶するに
はROMが使用されるが、このROMには通常ポリシリ
コンのヒューズを用いた回路が使用される。レーザ等で
ヒューズが切断されているか否かで情報が記憶される。
また図には示していないが、ROMには一般に冗長メモ
リセルを使用するか否かの情報を記憶する部分があり、
ヒューズを切断することによって冗長メモリセルを使用
することを示すのが一般的である。
As described above, a ROM is used to store the replacement column, and a circuit using a polysilicon fuse is usually used for this ROM. Information is stored depending on whether the fuse is blown by a laser or the like.
Although not shown in the figure, the ROM generally has a portion for storing information as to whether or not a redundant memory cell is used,
It is common to indicate the use of redundant memory cells by blowing a fuse.

【0009】また近年メモリ素子の大規模化に伴ってメ
モリセルを複数のブロックに分割して構成することが行
われているが、この場合には冗長メモリセルは各ブロッ
ク毎に設けられ、各ブロック毎に不良箇所を含むビット
列の冗長メモリセルへの置き換えを行うのが一般的であ
る。また後述するように、各ブロック毎に同一ビット列
数の冗長メモリセルを設け、置き換えるビット列を記憶
するROMは各ブロックの冗長メモリセルのビット列に
対応した分だけ設ける。そして、あるブロックのメモリ
セルに不良箇所があった場合には、そのビット列の位置
を記憶し、各ブロックのそのビット列のメモリセルがア
クセスされた時には、すべて冗長メモリセルが選択され
るようにすることもある。すなわち、その不良箇所を含
むビット列に対応する他のブロックのビット列のメモリ
セルに不良箇所があるかないにかかわらず他のブロック
のビット列は置き換えられる。
In recent years, memory cells have been divided into a plurality of blocks according to the scale-up of memory elements. In this case, redundant memory cells are provided for each block, It is general to replace a bit string including a defective portion with a redundant memory cell for each block. Further, as will be described later, redundant memory cells having the same number of bit strings are provided for each block, and ROMs for storing bit strings to be replaced are provided in an amount corresponding to the bit strings of the redundant memory cells of each block. Then, if there is a defective portion in a memory cell of a block, the position of the bit string is stored, and when the memory cell of the bit string of each block is accessed, all redundant memory cells are selected. Sometimes. That is, the bit string of another block is replaced regardless of whether or not the memory cell of the bit string of another block corresponding to the bit string including the defective part has a defective part.

【0010】[0010]

【発明が解決しようとする課題】いずれにしろ、従来の
メモリ素子では、不良箇所を置き換える冗長メモリセル
の置き換え単位の個数、すなわち図13及び図14では
ビット列の個数と、冗長するビット列の位置を記憶する
ROMの個数とが一致しており、冗長メモリセルの各ビ
ット列と各ROMとが一対一に対応していた。上記の複
数のブロックで構成されるメモリにおいて、置き換える
ビット列を記憶するROMを共通化し、各ブロックの冗
長メモリのビット列への置き換えを同時に行うようにし
た場合でも、各ブロックの冗長メモリのビット列の個数
と、冗長するビット列の位置を記憶するROMの個数と
は一致しており、各ブロックの冗長メモリの各ビット列
と各ROMは1対1に対応していた。
In any case, in the conventional memory device, the number of replacement units of redundant memory cells for replacing defective portions, that is, the number of bit strings and the positions of redundant bit strings in FIGS. 13 and 14 are set. The number of ROMs to be stored is the same, and each bit string of the redundant memory cell and each ROM have a one-to-one correspondence. Even if the ROM that stores the replacement bit string is shared in the memory composed of multiple blocks described above and the replacement of each block with the redundancy memory bit string is performed at the same time, the number of redundancy memory bit strings of each block And the number of ROMs that store the positions of redundant bit strings are the same, and each bit string and each ROM of the redundant memory of each block have a one-to-one correspondence.

【0011】一般的に不良箇所の位置を記憶するROM
は、レーザ等で設定値に応じて切断する必要があるた
め、そのパターンは大きく断線等の不良はほとんど発生
しない。これに対して、冗長メモリセルは通常のメモリ
セルと同じものであり、通常のメモリセルと同様に不良
が発生する。メモリ素子の大規模化に伴って通常のメモ
リセルで発生する不良の個数も増大する傾向にあり、冗
長メモリセルのビット列の個数も増大している。そのた
め冗長メモリセルで不良が発生することも起きている。
A ROM that generally stores the position of a defective portion
Since it is necessary to cut with a laser or the like according to the set value, the pattern is large, and defects such as disconnection hardly occur. On the other hand, the redundant memory cell is the same as the normal memory cell, and a defect occurs like the normal memory cell. As the scale of memory devices increases, the number of defects that occur in normal memory cells tends to increase, and the number of bit strings of redundant memory cells also increases. Therefore, a defect may occur in the redundant memory cell.

【0012】冗長メモリセルで不良が発生することも考
慮した場合、その分だけ冗長メモリセルのビット列の個
数を増加させる必要があるが、それに応じてROMの個
数も増加させる必要がある。しかし上記のようにROM
のパターンは大きく、その分だけROMの面積が増加す
ることになる。メモリ等の半導体記憶装置では高集積化
が求められており、ROMのパターンが増大することは
高集積化の点から好ましくない。
Considering the occurrence of a defect in the redundant memory cell, the number of bit strings of the redundant memory cell needs to be increased by that amount, but the number of ROMs must be increased accordingly. But as mentioned above ROM
Pattern is large, and the area of the ROM is increased accordingly. A semiconductor memory device such as a memory is required to be highly integrated, and an increase in ROM patterns is not preferable from the viewpoint of high integration.

【0013】また前述のように全体を複数のブロックで
構成し、各ブロック毎に冗長メモリセルを設けて不良箇
所を救済する場合、一つのブロックに多くの不良が発生
した時には、たとえ他のブロックでの不良発生が少なく
てもその半導体装置は不良品になる。そのため不良救済
を充分に行うためには、各ブロック毎に多数の冗長メモ
リセルとROMを設ける必要があり、それに応じてRO
Mの個数も増加させる必要があり、高集積化の妨げにな
っている。しかも不良箇所が1ブロックに集中した場合
には、他のブロックのROMは使用されておらず、効率
よく使用されていない。
Further, as described above, when the whole is composed of a plurality of blocks and each block is provided with a redundant memory cell to repair a defective portion, when a large number of defects occur in one block, the other blocks are The semiconductor device becomes a defective product even if the occurrence of defects is small. Therefore, in order to sufficiently perform defect relief, it is necessary to provide a large number of redundant memory cells and ROMs for each block.
It is necessary to increase the number of Ms, which hinders high integration. Moreover, when the defective parts are concentrated in one block, the ROMs in the other blocks are not used and are not used efficiently.

【0014】本発明は、上記問題点に鑑みてなされたも
のであり、不良救済の効率を損なうことなしに、冗長に
必要な部分の占める面積を低減し、より一層の高集積化
を可能にすることを目的とする。
The present invention has been made in view of the above-mentioned problems, and reduces the area occupied by a redundantly necessary portion without impairing the efficiency of defect relief, and enables higher integration. The purpose is to do.

【0015】[0015]

【課題を解決するための手段】図1は本発明の原理構成
図である。本発明の半導体記憶装置は、通常の半導体記
憶装置と同様に、メモリセルを有する通常メモリ部分1
と、この通常メモリ部分1の不良箇所を所定の置き換え
単位で複数単位分置き換え可能な冗長メモリ部分2と、
置き換える単位の位置を記憶する置換位置記憶手段3と
を備え、この置換位置記憶手段3に記憶された置き換え
単位内のメモリセルが選択された時に、冗長メモリ部分
2が選択される。そして、上記目的を達成するため、冗
長メモリ部分2が置き換え可能な置き換え単位の個数
は、置換位置記憶手段3が記憶可能な置き換え単位の個
数より大きく、置換位置記憶手段3に記憶された置き換
え単位内のメモリセルが選択された時に冗長メモリ部分
2の任意の置き換え単位が選択されるように設定する選
択手段4を備えることを特徴とする。
FIG. 1 is a block diagram showing the principle of the present invention. The semiconductor memory device of the present invention is similar to a normal semiconductor memory device in that it has a normal memory portion 1 having memory cells.
And a redundant memory portion 2 capable of replacing a plurality of defective portions of the normal memory portion 1 in a predetermined replacement unit,
And a replacement position storage means 3 for storing the position of the replacement unit. When the memory cell in the replacement unit stored in the replacement position storage means 3 is selected, the redundant memory portion 2 is selected. In order to achieve the above object, the number of replacement units that can be replaced in the redundant memory portion 2 is larger than the number of replacement units that can be stored in the replacement position storage unit 3, and the replacement unit stored in the replacement position storage unit 3 is large. It is characterized by comprising a selecting means 4 for setting so that an arbitrary replacement unit of the redundant memory portion 2 is selected when a memory cell therein is selected.

【0016】なお、図1において、参照番号11は通常
メモリセルアレイを、5は行デコーダ、列デコーダ、ス
イッチ列及びドライバを合わせた部分を、13はアドレ
スバッファを、6−1、6−2、…、6−mは冗長メモ
リセルアレイを示す。7−1、7−2、…、7−mは、
列(コラム)冗長を行う場合には冗長メモリセルアレイ
の列スイッチを、又行(ロウ)冗長を行う場合には冗長
メモリセルアレイの行ドライバを示し、3−1、3−
2、…、3−nはそれぞれ置き換える単位の位置を記憶
する置換位置記憶手段を示す。mはnよりも大きい。
In FIG. 1, reference numeral 11 is a normal memory cell array, 5 is a combined portion of a row decoder, a column decoder, a switch column and a driver, 13 is an address buffer, 6-1 and 6-2, , 6-m indicates a redundant memory cell array. 7-1, 7-2, ..., 7-m are
Column switches of the redundant memory cell array are shown for column redundancy, and row drivers of the redundant memory cell array are shown for row redundancy.
2, ..., 3-n represent replacement position storage means for storing the position of each replacement unit. m is larger than n.

【0017】また本発明の別の態様の半導体記憶装置
は、全体が複数のメモリブロックに分割され、各メモリ
ブロックはメモリセルを有する通常メモリ部分とこの通
常メモリ部分の不良箇所を所定の置き換え単位で複数単
位分置き換え可能な冗長メモリ部分とをそれぞれ備えて
いる。そして、冗長メモリ部分が置き換え可能な置き換
え単位の合計個数より小さな個数の置き換え単位の位置
を記憶可能な置換位置記憶手段と、置換位置記憶手段に
記憶された置き換え単位内のメモリセルが選択された時
に冗長メモリ部分の任意置き換え単位が選択されるよう
に設定する選択手段を備えることを特徴とする。
A semiconductor memory device according to another aspect of the present invention is wholly divided into a plurality of memory blocks, each memory block including a normal memory portion having memory cells and a defective portion of the normal memory portion in a predetermined replacement unit. And a redundant memory portion that can replace a plurality of units. Then, the replacement position storage means capable of storing the positions of the replacement units whose number is smaller than the total number of the replacement units replaceable by the redundant memory portion, and the memory cells in the replacement units stored in the replacement position storage means are selected. It is characterized by further comprising a selection means for setting an arbitrary replacement unit of the redundant memory portion to be selected.

【0018】[0018]

【作用】従来の冗長メモリを有する半導体記憶装置で
は、冗長メモリの置き換え単位と置換位置記憶手段の置
き換え位置を記憶する各記憶単位は1対1に対応してい
る。そのため、冗長メモリに不良箇所があると、その不
良箇所の冗長メモリの置き換え単位に対応する置換位置
記憶手段の記憶単位は、使用されないことになる。その
ため、冗長メモリ部分に不良が発生した場合を想定して
冗長メモリ部分に余分な置き換え単位を設けた場合に
は、余分に設けた置き換え単位に対応して別に置換位置
記憶手段の記憶単位を設ける必要があり、その分置換位
置記憶手段の面積が大きくなっていた。
In the conventional semiconductor memory device having the redundant memory, the replacement unit of the redundant memory and each storage unit for storing the replacement position of the replacement position storage means have a one-to-one correspondence. Therefore, if the redundant memory has a defective portion, the storage unit of the replacement position storage means corresponding to the replacement unit of the redundant memory at the defective portion is not used. Therefore, when an extra replacement unit is provided in the redundant memory portion in the case where a defect occurs in the redundant memory portion, another storage unit of the replacement position storage means is provided corresponding to the extra replacement unit. Therefore, the area of the replacement position storage means is increased accordingly.

【0019】これに対して、本発明の半導体記憶装置で
は、選択手段4を備けて、置換位置記憶手段3に記憶さ
れた置き換え単位の位置に応じて置き換えられる冗長メ
モリ部分2内の置き換え単位を任意に選択できるように
している。これにより、冗長メモリ部分2に不良が発生
した場合を想定して冗長メモリ部分2に余分な置き換え
単位を設けても、不良が発生した冗長メモリ部分2の置
き換え単位を避けて置き換えることが可能になり、置換
位置記憶手段3の容量、すなわちROMの面積を増加さ
せる必要はない。
On the other hand, in the semiconductor memory device of the present invention, the replacement unit in the redundant memory portion 2 which is provided with the selection unit 4 and is replaced according to the position of the replacement unit stored in the replacement position storage unit 3 is replaced. Is selectable. As a result, even if an extra replacement unit is provided in the redundant memory part 2 in the case where a defect occurs in the redundant memory part 2, it is possible to avoid the replacement unit of the redundant memory part 2 in which the defect has occurred and replace it. Therefore, it is not necessary to increase the capacity of the replacement position storage means 3, that is, the area of the ROM.

【0020】また本発明の別の態様の半導体記憶装置で
は、置換位置記憶手段を共通に設け、更に選択手段を設
けて、置換位置記憶手段に記憶された不良箇所の位置に
応じて置き換える冗長メモリ部分内のメモリセルをブロ
ックわたって任意に選択できるようにしている。従っ
て、この態様の半導体記憶装置でも、不良が発生した冗
長メモリ部分の置き換え単位を避けて置き換えることが
可能になる。
In a semiconductor memory device according to another aspect of the present invention, a replacement position storage means is provided in common, and a selection means is further provided to replace the redundancy memory according to the position of the defective portion stored in the replacement position storage means. The memory cells in the portion can be arbitrarily selected across blocks. Therefore, even in the semiconductor memory device of this aspect, it is possible to avoid the replacement unit of the defective redundant memory portion and replace the defective portion.

【0021】[0021]

【実施例】以下添付図面を用いて本発明の実施例を詳細
に説明する。本発明は、すべての半導体記憶素子(メモ
リ)に適用可能であるが、ここでは、スタティックRA
M(SRAM)に適用した例を説明する。図2は本発明
をSRAMに適用した第一実施例の構成を示す図であ
る。本実施例では、不良箇所の冗長メモリ部分への置き
換えはビット列単位に行われる。
Embodiments of the present invention will be described in detail below with reference to the accompanying drawings. The present invention is applicable to all semiconductor memory elements (memory), but here, static RA
An example applied to M (SRAM) will be described. FIG. 2 is a diagram showing the configuration of a first embodiment in which the present invention is applied to SRAM. In the present embodiment, the replacement of the defective portion with the redundant memory portion is performed in bit string units.

【0022】図において、参照番号11は図13に示し
たのと同様の通常のメモリセル部分(ノーマルメモリセ
ル)であり、12は冗長メモリセル部分であり、ここで
は3ビット列分のメモリセルが冗長メモリセルとして設
けられている。13はアドレスバッファである。14は
行デコーダであり、アドレスバッファ13からの上位の
アドレス信号をデコードしてノーマルメモリセル11及
び冗長メモリセル12のワード線を選択的に活性化す
る。ワード線はノーマルメモリセル11と冗長メモリセ
ル12で共通に設けられている。15は列デコーダであ
り、アドレスバッファ13からの下位のアドレス信号を
デコードしてスイッチ列16に印加する。スイッチ列1
6はノーマルメモリセル11のビット線対とセンスアン
プ18との間に接続されたスイッチの列であり、列デコ
ーダ15からの信号に応じて選択的に接続される。選択
されたワード線とビット線対に接続されたメモリセルが
アクセスされる。17は冗長メモリセル12のビット線
対とセンスアンプ18との間に接続されたスイッチの列
である。18はセンスアンプである。
In the figure, reference numeral 11 is a normal memory cell portion (normal memory cell) similar to that shown in FIG. 13, reference numeral 12 is a redundant memory cell portion, and here, memory cells for 3 bit columns are provided. It is provided as a redundant memory cell. Reference numeral 13 is an address buffer. A row decoder 14 decodes the higher-order address signal from the address buffer 13 to selectively activate the word lines of the normal memory cell 11 and the redundant memory cell 12. The word line is shared by the normal memory cell 11 and the redundant memory cell 12. A column decoder 15 decodes the lower address signal from the address buffer 13 and applies it to the switch column 16. Switch row 1
Reference numeral 6 denotes a column of switches connected between the bit line pair of the normal memory cell 11 and the sense amplifier 18, which is selectively connected according to a signal from the column decoder 15. The memory cell connected to the selected word line and bit line pair is accessed. Reference numeral 17 denotes a row of switches connected between the bit line pair of the redundant memory cell 12 and the sense amplifier 18. Reference numeral 18 is a sense amplifier.

【0023】21と22はノーマルメモリセル11内の
不良箇所の位置を記憶する第1ROM及び第2ROMで
あり、本実施例ではビット線対単位で置き換えを行うた
め、ビット線対の位置を示す下位のアドレスのみを記憶
すればよい。各ROMは置き換えるビット線対の位置を
1個のみ記憶するため、ここでは置き換えるビット線対
の位置を2個まで記憶できる。23と24は下位のアド
レス信号と第1ROM21と第2ROM22に記憶され
たアドレスとが一致するかを判定する比較回路であり、
一致した時には置き換えを指示する信号を出力する。2
5は置き換えるメモリセルがアクセスされた時に、比較
回路23と24から出力される信号に応じて列デコーダ
15からの列選択信号の出力を停止させるNORゲート
であり、ノーマルメモリセル11のビット線対をセルス
アンプ18から切り離す。このNORゲート25には後
述する冗長メモリセル12を検査する時の指示信号も入
力される。
Reference numerals 21 and 22 are a first ROM and a second ROM for storing the position of the defective portion in the normal memory cell 11. In this embodiment, since replacement is performed in bit line pair units, the lower order indicating the position of the bit line pair. It is sufficient to store only the address of. Since each ROM stores only one position of the bit line pair to be replaced, up to two positions of the bit line pair to be replaced can be stored here. Reference numerals 23 and 24 are comparison circuits for determining whether or not the lower-order address signal and the addresses stored in the first ROM 21 and the second ROM 22 match.
When they match, a signal instructing replacement is output. Two
Reference numeral 5 is a NOR gate that stops the output of the column selection signal from the column decoder 15 in response to the signals output from the comparison circuits 23 and 24 when the memory cell to be replaced is accessed. Is disconnected from the cell amplifier 18. An instruction signal for inspecting the redundant memory cell 12 described later is also input to the NOR gate 25.

【0024】26は第1ROM及び第2ROMに記憶さ
れた不良箇所を冗長メモリセル12のどのビット線対と
置き換えるかを選択するセレクタROMであり、27は
マルチプレクサである。図3は、行(ロウ)アドレス信
号RA0、RA1、…、RAiをデコードして、行選択
信号を生成する行デコーダを構成する回路の一部であ
り、このような回路がビット行数分存在する。行アドレ
ス信号RA0、RA1、…、RAjがすべて「高(Hi
gh)」状態の時に、行選択信号が「高」状態になり、
対応するワード線が選択される。他の行デコーダ部分に
は、対応するワード線の位置に応じて、行アドレス信号
RA0、RA1、…、RAiの一部又は全部が反転して
入力され、アドレス信号に対応したワード線が選択され
る。行選択信号はドライバを介してワード線に印加され
る。このような行デコーダの構成は広く知られているの
で、これ以上の詳しい説明は省略する。
Reference numeral 26 is a selector ROM for selecting which bit line pair of the redundant memory cell 12 is to replace the defective portion stored in the first ROM and the second ROM, and 27 is a multiplexer. FIG. 3 shows a part of a circuit that constitutes a row decoder that decodes row address signals RA0, RA1, ..., RAi to generate a row selection signal. Such a circuit exists for the number of bit rows. To do. Row address signals RA0, RA1, ..., RAj are all "high (Hi
gh) ”state, the row selection signal becomes“ high ”state,
The corresponding word line is selected. The row address signals RA0, RA1, ..., RAi are partially or wholly inverted and input to the other row decoder portion according to the position of the corresponding word line, and the word line corresponding to the address signal is selected. It The row selection signal is applied to the word line via the driver. Since the structure of such a row decoder is widely known, detailed description thereof will be omitted.

【0025】図4は、列(コラム)アドレス信号CA
0、CA1、…、CAjをデコードして、各ビット列の
選択スイッチを駆動する列選択信号を生成する列デコー
ダを構成する回路の一部であり、このような回路がビッ
ト列数分存在する。列アドレス信号CA0、CA1、
…、CAjがすべて「高(High)」状態の時に、列
選択信号が「高」状態になり、対応するビット線のスイ
ッチが選択される。他の列デコーダ部分には、対応する
ビット線の位置に応じて、列アドレス信号CA0、CA
1、…、CAjの一部又は全部が反転して入力され、ア
ドレス信号に対応したビット線が選択される。図示のよ
うに、比較回路から出力される冗長一致信号が入力され
ており、冗長一致信号が「高」状態、すなわち、冗長R
OMに記憶した列アドレス信号と同一のアドレス信号が
入力された時には、列選択信号は「低」状態になり、ノ
ーマルメモリセル11のいずれのビット列も選択されな
い。
FIG. 4 shows a column address signal CA.
, CAj is a part of a circuit that configures a column decoder that decodes 0, CA1, ..., CAj to generate a column selection signal that drives a selection switch of each bit column, and there are as many such circuits as there are bit columns. Column address signals CA0, CA1,
.., CAj are all in the "high" state, the column select signal is in the "high" state, and the switch of the corresponding bit line is selected. The column address signals CA0 and CA are provided in the other column decoder portions according to the positions of the corresponding bit lines.
Part of or all of 1, ..., CAj are inverted and input, and the bit line corresponding to the address signal is selected. As shown, the redundancy match signal output from the comparison circuit is input, and the redundancy match signal is in the "high" state, that is, the redundancy R
When the same address signal as the column address signal stored in the OM is input, the column selection signal is in the "low" state, and no bit string of the normal memory cell 11 is selected.

【0026】スイッチ列16、17は、図13に示した
ものと同様の構成を有する。センスアンプ18は従来の
ものと同様の構成を有するので、説明は省略する。図5
は、第1冗長ROM21と第1比較回路23の構成を示
す図であり、第2冗長ROM22と第2比較回路24も
同様の構成を有する。図5において、211−1、21
1−2、…、211−jは置き換えるビット列の列アド
レスを記憶する回路であり、それぞれ列アドレスの各ビ
ットに対応する。各回路のヒューズが切断されているか
どうかでアドレスが記憶される。図中の信号JFPは、
アドレス遷移信号や書き込み/読出信号に応じて、メモ
リの内部回路で生成される短い正のパルスであり、この
信号JFPにより、ヒューズの状態に応じた出力が得ら
れる。従来、ヒューズの状態に応じた出力を得るために
は、ヒューズと抵抗を電源端子間に直列に接続する構成
が知られているが、トランジスタ213にこのような信
号JFPを印加する構成を用いることにより、消費電力
が低減できる。
The switch rows 16 and 17 have the same structure as that shown in FIG. Since the sense amplifier 18 has the same configuration as the conventional one, the description thereof will be omitted. Figure 5
FIG. 3 is a diagram showing the configurations of the first redundant ROM 21 and the first comparison circuit 23, and the second redundant ROM 22 and the second comparison circuit 24 also have the same configuration. In FIG. 5, 211-1 and 21-1
Reference numerals 1-2, ..., 211-j are circuits for storing the column address of the bit string to be replaced, and each corresponds to each bit of the column address. The address is stored depending on whether the fuse of each circuit is blown. The signal JFP in the figure is
It is a short positive pulse generated in the internal circuit of the memory in response to the address transition signal or the write / read signal, and this signal JFP provides an output according to the state of the fuse. Conventionally, a configuration in which a fuse and a resistor are connected in series between power supply terminals is known in order to obtain an output according to the state of the fuse, but a configuration in which such a signal JFP is applied to the transistor 213 is used. As a result, power consumption can be reduced.

【0027】215は、この冗長ROMを使用している
かどうかを設定するための回路であり、冗長ROMを使
用する場合には、ヒューズ216を切断する。231−
1、231−2、…、231−jは、記憶された列アド
レスと入力される列アドレスが一致するかを、ビット毎
に比較する比較器である。231は、各比較器の出力が
入力されるNANDゲートであり、記憶された列アドレ
スと入力される列アドレスのすべてのビットが一致し、
且つヒューズ216が切断されている時に冗長アドレス
一致信号が「高」状態になる。この冗長アドレス一致信
号は、図2のNORゲート25で第2冗長ROM22と
第2比較回路24による冗長アドレス一致信号と論理和
をとられて冗長一致信号になり、前述のように、列デコ
ーダ15に入力される。NORゲート25には、冗長部
テスト信号も入力されるが、これについては後述する。
Reference numeral 215 is a circuit for setting whether or not this redundant ROM is used. When the redundant ROM is used, the fuse 216 is cut off. 231-
Reference numerals 1, 231-2, ..., 231-j are comparators that compare, for each bit, whether the stored column address matches the input column address. Reference numeral 231 is a NAND gate to which the output of each comparator is input, and all bits of the stored column address and the input column address match,
Moreover, when the fuse 216 is blown, the redundant address match signal becomes "high". This redundant address coincidence signal is logically ORed with the redundant address coincidence signal by the second redundant ROM 22 and the second comparison circuit 24 in the NOR gate 25 in FIG. 2 to become a redundant coincidence signal. Entered in. A redundant part test signal is also input to the NOR gate 25, which will be described later.

【0028】図6はセレクタROM26の構成を示す図
である。図6に示すように、各比較回路の出力は3個の
ヒューズを介して信号線W1、W2及びW3に接続され
ている。信号線W1、W2及びW3は、マルチプレクサ
27を介して、冗長部のスイッチ列17の各スイッチに
接続されている。3個の組の内の1個のヒューズを残し
て他のヒューズをレーザ等で切断することにより、比較
回路と冗長部の各スイッチを1対1に対応させることが
可能になる。
FIG. 6 is a diagram showing the configuration of the selector ROM 26. As shown in FIG. 6, the output of each comparison circuit is connected to the signal lines W1, W2 and W3 via three fuses. The signal lines W1, W2 and W3 are connected to each switch of the switch row 17 of the redundant section via the multiplexer 27. By leaving one fuse out of the three sets and cutting the other fuses with a laser or the like, it becomes possible to make the switches of the comparison circuit and the redundant section correspond one-to-one.

【0029】マルチプレクサ27は、冗長部のメモリセ
ルに不良箇所がないか調べる時に、外部から加えるテス
ト時冗長部選択信号が冗長部のスイッチ列17の各スイ
ッチに印加されるように切り換えるためのものであり、
2個の入力の内の1個を選択するスイッチ3個で構成さ
れる。次に、不良箇所を救済する手順について説明す
る。
The multiplexer 27 is for switching so that a test-time redundant part selection signal applied from the outside is applied to each switch of the redundant part switch row 17 when checking whether there is a defective portion in the memory cell of the redundant part. And
It consists of three switches that select one of the two inputs. Next, a procedure for repairing a defective portion will be described.

【0030】まず通常の方法でノーマルメモリセル11
内の不良箇所を検出する。もし不良箇所がなければ置き
換えを行わず、不良箇所が3ビット線対以上であれば不
良救済は不可能なのでそのメモリ素子は廃棄される。そ
れ以外の場合には冗長メモリセル12内に不良箇所があ
るかを検出する。この検出を行うには、まず冗長部テス
ト信号をNORゲート25に入力し、テスト時冗長部選
択信号として、冗長メモリセルの第1列目を選択する信
号を印加する。これにより列デコーダ15からの列選択
信号の出力が停止され、ノーマルメモリセル11のビッ
ト線対はセンスアンプ18から切り離される。冗長部テ
スト信号は同時にマルチプレクサ27に入力させる。こ
れによりマルチプレクサ27は冗長部のスイッチ列17
へ印加する信号をテスト時冗長部選択信号に切り換え
る。そしてアドレス信号として順次ワード線を選択する
信号を印加しながらノーマルメモリセル11の検査時と
同様の信号を入力し、冗長部の第1目のメモリセルに不
良箇所がないか検査される。第1列目の検査が終了した
ら、テスト時冗長部選択信号を変化させてほかの列の検
査も行う。もしノーマルメモリセル11内の不良箇所が
含まれるビット線対の数が冗長メモリセル12内の良好
なビット線対の数より大きければ、不良救済は不可能な
のでそのメモリ素子は廃棄される。それ以外の場合には
不良救済を行う。
First, the normal memory cell 11 is formed by a usual method.
Detect defective parts inside. If there is no defective portion, replacement is not performed. If the defective portion is 3 bit line pairs or more, defective relief cannot be performed and the memory element is discarded. In other cases, it is detected whether or not there is a defective portion in the redundant memory cell 12. In order to perform this detection, first, a redundant portion test signal is input to the NOR gate 25, and a signal for selecting the first column of the redundant memory cell is applied as a test redundant portion selection signal. As a result, the output of the column selection signal from the column decoder 15 is stopped, and the bit line pair of the normal memory cell 11 is disconnected from the sense amplifier 18. The redundant part test signal is input to the multiplexer 27 at the same time. This causes the multiplexer 27 to switch the redundant switch row 17
The signal applied to is switched to the redundant section selection signal during the test. Then, while applying a signal for sequentially selecting word lines as an address signal, a signal similar to that in the inspection of the normal memory cell 11 is input to inspect the first memory cell of the redundant portion for a defective portion. After the inspection of the first column is completed, the redundant part selection signal is changed at the time of the test to inspect the other columns. If the number of bit line pairs including the defective portion in the normal memory cell 11 is larger than the number of good bit line pairs in the redundant memory cell 12, defective memory cannot be repaired and the memory element is discarded. In other cases, defect relief is performed.

【0031】例えば、ノーマルメモリセル11の2カ所
に不良箇所があり、冗長メモリセル12にも1カ所、2
番目のビット線対に不良箇所があったとして説明を行
う。ノーマルメモリセル11の2カ所の不良箇所が含ま
れるビット線対の下位アドレスを第1ROM21及び第
2ROM22に書き込む。そして第1比較回路23の出
力が冗長部のスイッチ列17の第1のスイッチに接続さ
れるように、第2比較回路24の出力が冗長部のスイッ
チ列17の第3のスイッチに接続されるようにセレクタ
ROM26の書き込みをおこなう。すなわち、図6のヒ
ューズFR11とFR23を残して他のヒューズを切断
する。
For example, the normal memory cell 11 has two defective portions, and the redundant memory cell 12 also has one defective portion.
The description will be made assuming that there is a defective portion in the second bit line pair. The lower address of the bit line pair including the two defective portions of the normal memory cell 11 is written in the first ROM 21 and the second ROM 22. The output of the second comparison circuit 24 is connected to the third switch of the switch row 17 of the redundant part so that the output of the first comparison circuit 23 is connected to the first switch of the switch row 17 of the redundant part. Thus, the selector ROM 26 is written. That is, the fuses FR11 and FR23 shown in FIG.

【0032】不良救済のための検査は、ウエハの製造段
階で行われるため、冗長部テスト信号を印加するための
電極パッドはウエハの検査時のみ使用できればよいた
め、パッケージ組立後は外部に出力する必要ない。従っ
て製品仕様への影響はない。第1ROM21、第2RO
M22及びセレクタROM26への書き込みが終了した
後は、冗長部テスト信号が印加されないため、第1RO
M21と第2ROM22に記憶された下位アドレスが入
力された時には列デコーダ15からの列選択信号の出力
が停止され、第1比較回路23と第2比較回路24の出
力がセレクタROM26を介して冗長部のスイッチ列1
7の第1のスイッチと第3のスイッチに印加され、第1
のビット列と第1のビット列とがセンスアンプ18に接
続される。
Since the inspection for repairing defects is carried out at the wafer manufacturing stage, the electrode pads for applying the redundant portion test signal need only be used during the inspection of the wafer, and are therefore output to the outside after the package is assembled. unnecessary. Therefore, it does not affect the product specifications. First ROM 21, second RO
After the writing to the M22 and the selector ROM 26 is completed, the redundant part test signal is not applied, and thus the first RO
When the lower address stored in M21 and the second ROM 22 is input, the output of the column selection signal from the column decoder 15 is stopped, and the outputs of the first comparison circuit 23 and the second comparison circuit 24 are output via the selector ROM 26 to the redundant section. Switch row 1
Applied to the first switch and the third switch of
And the first bit string are connected to the sense amplifier 18.

【0033】図から明らかなように、置き換えるビット
列が選択されたことを検出するにはROMと比較回路が
必要であり、アドレス信号のビット数が大きくなるとそ
の構成も大きくなる。従って、その回路構成は図3に示
したようなセレクタROMに比べてはるかに複雑であ
り、図6に示したようなセレクタROMを設けて3ビッ
ト列を選択可能にするほうが簡単であり、面積も小さく
なる。
As is apparent from the figure, a ROM and a comparison circuit are required to detect that the bit string to be replaced has been selected, and the configuration thereof increases as the number of bits of the address signal increases. Therefore, its circuit configuration is much more complicated than that of the selector ROM as shown in FIG. 3, and it is easier to provide a selector ROM as shown in FIG. Get smaller.

【0034】第1実施例では、冗長部のビット列を3
列、ROMを2個として説明したが、これらの個数が増
加するほど本発明を適用した時の効果は大きくなる。前
述のように、メモリ素子の大規模化に伴ってメモリセル
を複数のブロックに分割して構成することが行われてい
るが、この場合、従来のメモリ素子においては、冗長メ
モリセルは各ブロック毎に設けられ、各ブロック毎に不
良箇所を含むビット列の冗長メモリセルへの置き換えを
行うのが一般的であった。しかし、各ブロック毎に冗長
メモリと置き換える位置を記憶する冗長用ROMを設け
るため、全体としては、冗長メモリ及び冗長用ROMが
大きな面積を占め、高集積化を図る上で問題があった。
特に、製造工程におけるこれまでの経験から、不良が発
生する場合には発生する頻度が一方のブロックに偏って
しまう場合がかなりある。そのため一方のブロックで4
列分に近いビット列の置き換えが行われても、もう一方
のブロックではなんら不良が発生しないか発生しても少
数であることが多い。そのためこれまでは一方のブロッ
クの冗長用ROMは充分に使用されないことが多く、冗
長用ROMが有効に使用されているとはいえなかった。
In the first embodiment, the bit string of the redundant part is set to 3
Although two columns and two ROMs have been described, the effect of applying the present invention increases as the number of columns and ROMs increases. As described above, the memory cell is divided into a plurality of blocks according to the increase in the scale of the memory element, but in this case, in the conventional memory element, the redundant memory cell is divided into blocks. It is common to replace the bit string including a defective portion with a redundant memory cell provided for each block. However, since the redundant ROM for storing the position to be replaced with the redundant memory is provided for each block, the redundant memory and the redundant ROM occupy a large area as a whole, and there is a problem in achieving high integration.
In particular, from experience so far in the manufacturing process, when a defect occurs, the frequency of occurrence is often biased to one block. So 4 in one block
Even if a bit string close to a column is replaced, no defect occurs in the other block, or even if it occurs, it is often a small number. Therefore, until now, the redundancy ROM of one block is often not sufficiently used, and it cannot be said that the redundancy ROM is effectively used.

【0035】そこで、各ブロック毎に同一置き換え単位
数の冗長メモリセルを設け、置き換える位置を記憶する
ROMは各ブロック毎の冗長メモリセルの置き換え単位
数に対応した分だけ設ける。そして、あるブロックのメ
モリセルに不良箇所があった場合には、すべてのブロッ
クにおいて、その不良箇所に対応する部分を置き換える
ことが行われている。すなわち、他のブロックにおいて
は、不良箇所でないノーマルメモリセルの部分が置き換
えられることになる。このようにすることで、冗長用R
OMを小さくでき、その分集積度を向上させることがで
きる。
Therefore, the redundant memory cells of the same replacement unit number are provided for each block, and the ROM for storing the replacement position is provided by the number corresponding to the replacement unit number of the redundant memory cells of each block. When there is a defective portion in a memory cell of a certain block, the portion corresponding to the defective portion is replaced in all blocks. That is, in the other blocks, the normal memory cell portion which is not the defective portion is replaced. By doing this, the redundancy R
The OM can be reduced and the degree of integration can be improved accordingly.

【0036】しかし、上記のように冗長用ROMを共通
化したメモリ素子においては、冗長用ROMと各ブロッ
クの冗長用メモリの置き換え単位は、あらかじめ1対1
に対応されている。そのため1個のブロックで冗長用メ
モリの置き換え単位に不良箇所があった時には、その部
分に対応する他のブロックの置き換え単位と冗長用RO
Mは、不良でないのに使用できないことになり、製造に
おける歩留りを低下させていた。もちろん、各ブロック
における冗長メモリの置き換え単位を増やし、冗長用R
OMを増やせば、歩留りは低下しないが、その分素子面
積が大きくなり、高集積化の妨げになるという問題があ
った。本発明を適用してこの問題を解決したのが第2実
施例である。
However, in the memory element in which the redundancy ROM is shared as described above, the replacement unit of the redundancy ROM and the redundancy memory of each block is one to one in advance.
Is supported. Therefore, when there is a defective portion in the replacement unit of the redundancy memory in one block, the replacement unit of another block corresponding to that portion and the redundancy RO
Although M was not defective, it could not be used, and the yield in manufacturing was lowered. Of course, the replacement unit of the redundant memory in each block is increased to increase the redundancy R.
If the OM is increased, the yield does not decrease, but there is a problem that the element area increases correspondingly and hinders high integration. The second embodiment solves this problem by applying the present invention.

【0037】図7は本発明の第2実施例の構成を示す図
である。本実施例は、2ブロックで構成され、行(ワー
ド)冗長されるSRAMに本発明を適用した例である。
図において、411乃至417は第1ブロックを形成す
る部分であり、421乃至427は第2ブロックを形成
する部分である。411は第1ノーマルメモリセルであ
り、412は第1冗長メモリセルであり、413は第1
ロウデコーダであり、414は第1冗長用ワード線ドラ
イバであり、415は第1列(コラム)デコーダであ
り、416は第1スイッチ列であり、417はセンスア
ンプである。421は第2ノーマルメモリセルであり、
422は第2冗長メモリセルであり、423は第2ロウ
デコーダであり、424は第2冗長用ワード線ドライバ
であり、425は第2列(コラム)デコーダであり、4
26は第2スイッチ列であり、427は第2冗長メモリ
セルのセンスアンプである。43はアドレスバッファで
ある。45−1乃至45−4は置き換えるワード線のア
ドレスを記憶する冗長用ROMであり、46−1乃至4
6−4は、入力されたアドレスが冗長用ROM45−1
乃至45−4に記憶されたアドレスと一致するかどうか
を検出する比較回路である。47は、各冗長用ROMと
比較回路の組を、冗長用メモリの置き換え単位に対応付
けするセレクタである。48はマルチプレクサである。
FIG. 7 is a diagram showing the configuration of the second embodiment of the present invention. This embodiment is an example in which the present invention is applied to an SRAM which is composed of two blocks and has row (word) redundancy.
In the figure, 411 to 417 are portions forming the first block, and 421 to 427 are portions forming the second block. 411 is a first normal memory cell, 412 is a first redundant memory cell, and 413 is a first
A row decoder, 414 is a first redundancy word line driver, 415 is a first column decoder, 416 is a first switch column, and 417 is a sense amplifier. 421 is a second normal memory cell,
422 is a second redundant memory cell, 423 is a second row decoder, 424 is a second redundant word line driver, 425 is a second column decoder, and 4
Reference numeral 26 is a second switch row, and 427 is a sense amplifier of the second redundant memory cell. 43 is an address buffer. 45-1 to 45-4 are redundant ROMs for storing addresses of word lines to be replaced, and 46-1 to 4-4
6-4 indicates that the input address is the redundancy ROM 45-1.
45 to 45-4 is a comparison circuit for detecting whether or not the addresses match. Reference numeral 47 is a selector that associates each redundancy ROM and comparison circuit set with a redundancy memory replacement unit. 48 is a multiplexer.

【0038】冗長用ワード線ドライバ414、424、
セレクタ47及びマルチプレクサ48を除く部分は、第
1実施例に類似した構成を有するため、ここでは説明を
省略し、異なる部分のみについて説明する。各ブロック
の冗長メモリセルはそれぞれ4行分のワード行を有して
おり、合計で8行分のワード行がある。これに対して、
ROMと比較回路の組は4組のみであり、これらが共通
に設けられている。従って置き換えられるワード行は合
計4行分である。
Redundant word line drivers 414, 424,
The parts other than the selector 47 and the multiplexer 48 have a similar configuration to that of the first embodiment, so the description thereof is omitted here and only different parts will be described. Each redundant memory cell in each block has four word rows, and there are a total of eight word rows. On the contrary,
There are only four sets of ROM and comparison circuits, which are commonly provided. Therefore, a total of 4 word lines can be replaced.

【0039】図8は第2実施例の行デコーダの構成を示
す図である。図示のように、図3のロウデコーダと異な
るのは、比較回路46−1乃至46−4の出力が加えら
れており、比較回路46−1乃至46−4のいずれかか
ら「高」の冗長アドレス一致信号が出力された時には、
入力アドレスにかかわらず、行選択信号は「低」であ
る。冗長アドレス一致信号がすべて「低」の時には、図
3のプリデコーダと同様の動作を行う。
FIG. 8 is a diagram showing the structure of the row decoder of the second embodiment. As shown in the figure, the row decoder of FIG. 3 is different from that of FIG. 3 in that the outputs of the comparison circuits 46-1 to 46-4 are added, and “high” redundancy is provided from any of the comparison circuits 46-1 to 46-4. When the address match signal is output,
The row select signal is "low" regardless of the input address. When all the redundant address match signals are "low", the same operation as the predecoder in FIG. 3 is performed.

【0040】図9は冗長用ワード線ドライバの構成を示
す図であり、冗長用メモリの各行に設けられている。図
10は、セレクタ47とマルチプレクサ48の構成を示
す図である。セレクタ47は、1入力を8出力のいずれ
かに接続する1−8セレクタを比較回路の個数分、すな
わち4個有している。4個の1−8セレクタの出力は、
対応する出力同士が接続され、マルチプレクサ48に入
力される。マルチプレクサ48は、8個の1−2セレク
タで構成され、冗長メモリ部分をテストする時には、外
部から入力される冗長時選択信号を選択信号として出力
し、それ以外の時には、4個の1−8セレクタの出力を
選択信号として出力する。1−8セレクタでの接続を選
択することにより、各比較回路と2ブロックのすべての
冗長用メモリの置き換え単位を任意に対応付けすること
が可能である。
FIG. 9 is a diagram showing the structure of the redundancy word line driver, which is provided in each row of the redundancy memory. FIG. 10 is a diagram showing the configurations of the selector 47 and the multiplexer 48. The selector 47 has 1-8 selectors for connecting one input to any of eight outputs, that is, four selector circuits, that is, four. The outputs of the four 1-8 selectors are
Corresponding outputs are connected to each other and input to the multiplexer 48. The multiplexer 48 is composed of eight 1-2 selectors, and outputs a selection signal at the time of redundancy input from the outside as a selection signal when testing the redundant memory part, and otherwise, outputs four 1-8. The output of the selector is output as a selection signal. By selecting the connection by the 1-8 selector, it is possible to arbitrarily associate the replacement units of each comparison circuit with all the redundant memories of the two blocks.

【0041】1−8セレクタは図6に示したセレクタR
OMと同様の構成とすることが可能であるが、そのよう
な構成にした場合、各1−8セレクタで8個のヒューズ
が必要であり、セレクタ全体では32個のヒューズが必
要になる。前述のように、ヒューズは素子面積が大きい
ため、ヒューズの個数が増加すると素子の面積も大幅に
増加するという問題がある。そこで、第2実施例では、
論理回路と組み合わせることでヒューズの個数を低減し
ている。
The 1-8 selector is the selector R shown in FIG.
Although a configuration similar to that of the OM is possible, in such a configuration, each 1-8 selector requires 8 fuses, and the selector as a whole requires 32 fuses. As described above, since the fuse has a large element area, there is a problem that the area of the element increases significantly when the number of fuses increases. Therefore, in the second embodiment,
The number of fuses is reduced by combining with a logic circuit.

【0042】図11は、本実施例における各1−8セレ
クタの構成を示す図であり、図12は図11の回路で使
用される信号を生成する回路を示す図である。図11に
示すように、1−8セレクタは8個のトランスミション
ゲート472−1乃至472−8で構成され、各トラン
スミションゲートには比較回路からの出力が入力され
る。図12の回路で生成される信号を各トランスミショ
ンゲートに印加することにより、これらのトランスミシ
ョンゲートの内、1個だけが導通状態になり、他のトラ
ンスミションゲートはすべて非導通状態になる。これに
より、各比較回路は冗長用メモリの置き換え単位のいず
れかに対応させられる。
FIG. 11 is a diagram showing a configuration of each 1-8 selector in this embodiment, and FIG. 12 is a diagram showing a circuit for generating a signal used in the circuit of FIG. As shown in FIG. 11, the 1-8 selector is composed of eight transmission gates 472-1 to 472-8, and the output from the comparison circuit is input to each of the transmission gates. By applying the signal generated by the circuit of FIG. 12 to each of the transmission gates, only one of these transmission gates becomes conductive and all the other transmission gates become non-conductive. As a result, each comparison circuit is made to correspond to any replacement unit of the redundant memory.

【0043】図12の回路は図11のトランスミション
ゲートに印加する信号を生成する回路であり、図5の冗
長位置記憶ROMの回路に類似したヒューズを有する回
路を3個備えている。このような回路が4個必要である
から、ヒューズの個数はセレクタ全体で12個になる。
従って、セレクタ47を図6に示したセレクタROMと
同様の構成とした場合の32個に比べて、ヒューズの個
数は大幅に低減される。ヒューズの個数を低減するため
に、図11及び図12に示した論理回路が必要になるた
め、全体として面積が小さくなるかどうかはそれらの間
のトレードオフで決定される。
The circuit of FIG. 12 is a circuit for generating a signal to be applied to the transmission gate of FIG. 11, and is provided with three circuits having fuses similar to the circuit of the redundant position storage ROM of FIG. Since four such circuits are required, the total number of fuses is twelve.
Therefore, the number of fuses is significantly reduced compared to 32 when the selector 47 has the same configuration as the selector ROM shown in FIG. Since the logic circuits shown in FIGS. 11 and 12 are required to reduce the number of fuses, whether or not the area is reduced as a whole is determined by a trade-off between them.

【0044】第2実施例における置き換えのための処理
は、第1実施例と同様に行われる。第2実施例のメモリ
では、2ブロックにそれぞれ冗長メモリと冗長ROMを
設けたのに比べて、冗長ROMを低減することが可能で
ある。もちろん、各ブロックにそれぞれ冗長メモリと冗
長ROMを設けた場合には、それぞれのブロックで4個
づつ、合計8個の不良箇所を救済できるが、第2実施例
のメモリでは、合計4個の不良箇所を救済できるだけで
ある。しかし、前述のように、不良箇所は一方のブロッ
クにまとまって生じることが多いため、実際の製造工程
における歩留りに大きな差はない。
The replacement process in the second embodiment is performed in the same manner as in the first embodiment. In the memory of the second embodiment, it is possible to reduce the redundant ROM as compared with the case where the redundant memory and the redundant ROM are provided in each of the two blocks. Of course, when a redundant memory and a redundant ROM are provided in each block, a total of eight defective points can be repaired, four in each block, but a total of four defective points can be repaired in the memory of the second embodiment. You can only rescue the part. However, as described above, the defective portions are often generated in one block, so that there is no great difference in the yield in the actual manufacturing process.

【0045】また、冗長ROMを各ブロックの置き換え
単位にあらじめ対応させた上で共通化した場合に比べ
て、セレクタの分だけ回路が増加するが、冗長メモリに
不良箇所があった場合にも救済できる確率が大きくなる
ため、製造工程における歩留りが向上するという利点が
ある。以上のように、第2実施例では、ROMと比較回
路の組及びセレクタが共通であるため、ROMを効率的
に使用することができる。しかも大きなパターン面積を
要するROMと比較回路の組の個数が低減できるという
効果がある。なおここでは各ブロックの冗長メモリセル
はそれぞれ4行分のメモリセルを有し、ROMと比較回
路の組は4組としたが、この比率は状況に応じて適当に
設定すればよい。
Further, as compared with the case where the redundant ROM is made to correspond to the replacement unit of each block and made common, the number of circuits is increased by the selector, but when there is a defective portion in the redundant memory. However, there is an advantage that the yield in the manufacturing process is improved because the probability of being able to relieve is increased. As described above, in the second embodiment, since the ROM and the set of the comparison circuit and the selector are common, the ROM can be used efficiently. Moreover, there is an effect that it is possible to reduce the number of pairs of the ROM and the comparison circuit which require a large pattern area. Here, the redundant memory cells of each block each have memory cells for four rows, and the ROM and the comparison circuit are set to four sets, but this ratio may be set appropriately according to the situation.

【0046】なお図7に示すように、上記の回路を実現
するには配線パターンの関係から、第1冗長メモリセル
412と第2冗長メモリセル422とが近接して中央に
配置され、これに応じてROM45−1乃至45−4と
比較回路46−1乃至46−4の組及びセレクタ47も
中央に配置されることが望ましい。これはブロックが4
個の場合も同様であり、もしブロック数がそれ以上にな
った時には複数ブロック毎にまとめてROM等をそれぞ
れの中央に配置することが望ましい。
As shown in FIG. 7, in order to realize the above circuit, the first redundant memory cell 412 and the second redundant memory cell 422 are arranged close to each other in the center because of the wiring pattern. Accordingly, it is desirable that the set of the ROMs 45-1 to 45-4 and the comparison circuits 46-1 to 46-4 and the selector 47 are also arranged in the center. This has 4 blocks
The same applies to the case of the number of blocks, and if the number of blocks exceeds the number of blocks, it is desirable to collectively arrange a plurality of blocks in a ROM or the like at the center thereof.

【0047】また本実施例は各ブロックの冗長メモリセ
ルの容量が大きく、ブロック数が増加した方が効果的で
ある。以上、本発明をSRAMに適用した実施例を説明
したが、本発明はSRAMに限らず、他の半導体記憶装
置にも適用可能であることは明らかである。
In this embodiment, it is more effective that the capacity of the redundant memory cell in each block is large and the number of blocks is increased. Although the embodiment in which the present invention is applied to the SRAM has been described above, it is obvious that the present invention is not limited to the SRAM and can be applied to other semiconductor memory devices.

【0048】[0048]

【発明の効果】以上説明したように、本発明によれば、
ROMと比較回路の数の増加を抑えて冗長の効率を上げ
ることが可能になるという効果がある。
As described above, according to the present invention,
There is an effect that it is possible to increase the efficiency of redundancy by suppressing an increase in the number of ROMs and comparison circuits.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の半導体記憶装置の原理構成図である。FIG. 1 is a principle configuration diagram of a semiconductor memory device of the present invention.

【図2】本発明の第1実施例の半導体記憶装置の構成を
示す図である。
FIG. 2 is a diagram showing a configuration of a semiconductor memory device according to a first embodiment of the present invention.

【図3】第1実施例における行デコーダの構成を示す図
である。
FIG. 3 is a diagram showing a configuration of a row decoder in the first embodiment.

【図4】第1実施例における列デコーダの構成を示す図
である。
FIG. 4 is a diagram showing a configuration of a column decoder in the first embodiment.

【図5】第1実施例における冗長記憶RPMと比較回路
の構成を示す図である。
FIG. 5 is a diagram showing a configuration of a redundant memory RPM and a comparison circuit in the first embodiment.

【図6】第1実施例のセレクタROMの構成例を示す図
である。
FIG. 6 is a diagram showing a configuration example of a selector ROM of the first embodiment.

【図7】本発明の第2実施例の半導体記憶装置の構成を
示す図である。
FIG. 7 is a diagram showing a configuration of a semiconductor memory device according to a second embodiment of the present invention.

【図8】第2実施例における行デコーダの構成を示す図
である。
FIG. 8 is a diagram showing the configuration of a row decoder in the second embodiment.

【図9】第2実施例における冗長用ワード線ドライバの
構成を示す図である。
FIG. 9 is a diagram showing a configuration of a redundancy word line driver in a second embodiment.

【図10】第2実施例におけるセレクタとマルチプレク
サの構成を示す図である。
FIG. 10 is a diagram showing configurations of a selector and a multiplexer in the second embodiment.

【図11】第2実施例におけるセレクタの構成を示す図
である。
FIG. 11 is a diagram showing a configuration of a selector in the second embodiment.

【図12】第2実施例におけるセレクタ用信号生成回路
とROMの構成を示す図である。
FIG. 12 is a diagram showing the configurations of a selector signal generation circuit and a ROM in the second embodiment.

【図13】冗長メモリを有する半導体メモリの従来例を
示す図である。
FIG. 13 is a diagram showing a conventional example of a semiconductor memory having a redundant memory.

【図14】検査時に冗長メモリを有する半導体メモリの
従来例を示す図である。
FIG. 14 is a diagram showing a conventional example of a semiconductor memory having a redundant memory at the time of inspection.

【符号の説明】[Explanation of symbols]

1…通常メモリ部分 2…冗長メモリ部分 3…置換位置記憶手段 4…選択手段 1 ... Normal memory part 2 ... Redundant memory part 3 ... Substitution position storage means 4 ... Selection means

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 メモリセルを有する通常メモリ部分
(1)と、 該通常メモリ部分(1)の不良箇所を所定の置き換え単
位で複数単位分置き換え可能な冗長メモリ部分(2)
と、 置き換える単位の位置を記憶する置換位置記憶手段
(3)とを備え、該置換位置記憶手段(3)に記憶され
た置き換え単位内のメモリセルが選択された時に、前記
冗長メモリ部分(2)が選択される半導体記憶装置にお
いて、 前記冗長メモリ部分(2)が置き換え可能な置き換え単
位の個数(m)は、前記置換位置記憶手段(3)が記憶
可能な置き換え単位の個数(n)より大きく、 前記置換位置記憶手段(3)に記憶された置き換え単位
内のメモリセルが選択された時に前記冗長メモリ部分
(2)の任意の置き換え単位が選択されるように設定す
る選択手段(4)を備えることを特徴とする半導体記憶
装置。
1. A normal memory portion (1) having memory cells, and a redundant memory portion (2) capable of replacing a defective portion of the normal memory portion (1) by a plurality of units in a predetermined replacement unit.
And a replacement position storage means (3) for storing the position of the replacement unit, and when the memory cell in the replacement unit stored in the replacement position storage means (3) is selected, the redundant memory portion (2) ) Is selected, the number (m) of replacement units that can be replaced in the redundant memory portion (2) is greater than the number (n) of replacement units that can be stored in the replacement position storage means (3). Selection means (4) which largely sets such that an arbitrary replacement unit of the redundant memory portion (2) is selected when a memory cell in the replacement unit stored in the replacement position storage means (3) is selected. A semiconductor memory device comprising:
【請求項2】 複数のメモリブロックに分割され、各メ
モリブロックはメモリセルを有する通常メモリ部分(4
11,421)と当該通常メモリ部分の不良箇所を所定
の置き換え単位で複数単位分置き換え可能な冗長メモリ
部分(412,422)とをそれぞれ備える半導体記憶
装置において、 前記冗長メモリ部分(412、422)が置き換え可能
な置き換え単位の合計個数より小さな個数の置き換え単
位の位置を記憶可能な置換位置記憶手段(45)と、 前記置換位置記憶手段(45)に記憶された置き換え単
位内のメモリセルが選択された時に前記冗長メモリ部分
(412、422)の任意の置き換え単位が選択される
ように任意に設定する選択手段(46)を備えることを
特徴とする半導体記憶装置。
2. A normal memory portion (4) divided into a plurality of memory blocks, each memory block having memory cells.
11, 421) and a redundant memory portion (412, 422) capable of replacing a plurality of defective portions of the normal memory portion in a predetermined replacement unit, the redundant memory portion (412, 422). The replacement position storage means (45) capable of storing the positions of the replacement units whose number is smaller than the total number of the replaceable units, and the memory cell in the replacement unit stored in the replacement position storage means (45) are selected. A semiconductor memory device, comprising: a selection unit (46) for arbitrarily setting an arbitrary replacement unit of the redundant memory portion (412, 422) when selected.
【請求項3】 前記置換位置記憶手段(45)は、装置
内の一か所に集中して配置されていることを特徴とする
請求項2に記載の半導体記憶装置。
3. The semiconductor memory device according to claim 2, wherein the replacement position storage means (45) is arranged centrally in one place in the device.
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