JPH0620112B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0620112B2 JPH0620112B2 JP63291449A JP29144988A JPH0620112B2 JP H0620112 B2 JPH0620112 B2 JP H0620112B2 JP 63291449 A JP63291449 A JP 63291449A JP 29144988 A JP29144988 A JP 29144988A JP H0620112 B2 JPH0620112 B2 JP H0620112B2
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明は半導体集積回路に関し、特に分圧抵抗回路を有
した半導体集積回路に関するものである。
した半導体集積回路に関するものである。
(ロ)従来の技術 一般にある所定の電圧ライン、例えば５Ｖの電源ライン
と０ＶのＧＮＤラインとの間に、分圧抵抗を複数個設け
て、所定電圧を得る分圧抵抗回路を有した半導体集積回
路として、特開昭５９−２９８５７号公報等が掲げられ
る。
と０ＶのＧＮＤラインとの間に、分圧抵抗を複数個設け
て、所定電圧を得る分圧抵抗回路を有した半導体集積回
路として、特開昭５９−２９８５７号公報等が掲げられ
る。
第５図は、第１の電源ライン(101)と第２の電源ライン
(102)との間に２つの拡散抵抗(103)，(104)が形成さ
れ、この抵抗(103)，(104)の間より所定電圧を取り出す
ための取出し電極(105)とを有した分圧回路を持つ半導
体集積回路(106)の平面図を示すものである。
(102)との間に２つの拡散抵抗(103)，(104)が形成さ
れ、この抵抗(103)，(104)の間より所定電圧を取り出す
ための取出し電極(105)とを有した分圧回路を持つ半導
体集積回路(106)の平面図を示すものである。
この半導体集積回路(106)は、Ｐ型の半導体基板上に積
層されたＮ型のエピタキシャル層(107)と、前記半導体
基板とエピタキシャル層(107)との間に設けられたＮ＋
型の第１および第２の埋込み層と、この埋込み層を囲む
ようにして形成されたＰ＋型の分離領域(108)と、この
分離領域(108)によって形成された第１の島領域(109)お
よび第２の島領域(110)と、この第１の島領域(109)およ
び第２の島領域(110)内に夫々形成されたＰ型の第１の
拡散領域(111)および第２の拡散領域(112)とを有する。
この第１の拡散領域(111)と第２の拡散領域(112)は夫々
拡散抵抗として形成するため、拡散領域の長さ、拡散深
さおよび不純物濃度等が所定の値に制御されている。
層されたＮ型のエピタキシャル層(107)と、前記半導体
基板とエピタキシャル層(107)との間に設けられたＮ＋
型の第１および第２の埋込み層と、この埋込み層を囲む
ようにして形成されたＰ＋型の分離領域(108)と、この
分離領域(108)によって形成された第１の島領域(109)お
よび第２の島領域(110)と、この第１の島領域(109)およ
び第２の島領域(110)内に夫々形成されたＰ型の第１の
拡散領域(111)および第２の拡散領域(112)とを有する。
この第１の拡散領域(111)と第２の拡散領域(112)は夫々
拡散抵抗として形成するため、拡散領域の長さ、拡散深
さおよび不純物濃度等が所定の値に制御されている。
続いて前記エピタキシャル層(107)上に形成された、例
えばシリコン酸化膜の如き絶縁膜と、この絶縁膜を通常
の蝕刻法で開口して形成されたコンタクト孔がある。こ
こでは第１の拡散領域(111)と第２の拡散領域(112)には
各々第１のコンタクト(113)と第２のコンタクト(114)が
有り、夫々×印で示した。
えばシリコン酸化膜の如き絶縁膜と、この絶縁膜を通常
の蝕刻法で開口して形成されたコンタクト孔がある。こ
こでは第１の拡散領域(111)と第２の拡散領域(112)には
各々第１のコンタクト(113)と第２のコンタクト(114)が
有り、夫々×印で示した。
更に前記第１の拡散領域(111)の第１のコンタクト(113)
を介して前記第１の拡散領域(111)と電気的に接続され
る第１の電源ライン(101)と、前記第２の拡散領域(112)
の第１のコンタクト(113)を介して前記第２の拡散領域
(112)と電気的に接続される第２の電源ライン(102)と、
前記第１の拡散領域(111)の第２のコンタクト(114)と前
記第２の拡散領域(112)の第２のコンタクト(114)とをつ
なぐ取出し電極(105)とがある。
を介して前記第１の拡散領域(111)と電気的に接続され
る第１の電源ライン(101)と、前記第２の拡散領域(112)
の第１のコンタクト(113)を介して前記第２の拡散領域
(112)と電気的に接続される第２の電源ライン(102)と、
前記第１の拡散領域(111)の第２のコンタクト(114)と前
記第２の拡散領域(112)の第２のコンタクト(114)とをつ
なぐ取出し電極(105)とがある。
従って第１の電源ライン(101)と第２の電源ライン(102)
との間には、第１の拡散領域(111)内の第１のコンタク
ト(113)と第２のコンタクト(114)で構成される抵抗(10
3)と、第２の拡散領域(112)内の第１のコンタクト(113)
と第２のコンタクト(114)で構成される抵抗(104)とが直
列に接続され、前記取出し電極(105)には、前記抵抗に
よって生ずる電圧が発生する。
との間には、第１の拡散領域(111)内の第１のコンタク
ト(113)と第２のコンタクト(114)で構成される抵抗(10
3)と、第２の拡散領域(112)内の第１のコンタクト(113)
と第２のコンタクト(114)で構成される抵抗(104)とが直
列に接続され、前記取出し電極(105)には、前記抵抗に
よって生ずる電圧が発生する。
(ハ)発明が解決しようとする課題 前述の構成に於いて、製造フローの都合や回路設計の都
合上で、前記２つの抵抗体の比を別の比に変える必要が
あることがある。
合上で、前記２つの抵抗体の比を別の比に変える必要が
あることがある。
この場合色々な方法が考えられるが、その１つとしてコ
ンタクト(113)，(114)の位置を変える方法がある。しか
しこの方法を採用した場合、コンタクト(113)，(114)を
形成するマスクと、このコンタクト(113)，(114)上に形
成される第１の電源ライン(101)、第２の電源ライン(10
2)、取出し電極(105)を形成するマスクとを設計し直す
必要があった。
ンタクト(113)，(114)の位置を変える方法がある。しか
しこの方法を採用した場合、コンタクト(113)，(114)を
形成するマスクと、このコンタクト(113)，(114)上に形
成される第１の電源ライン(101)、第２の電源ライン(10
2)、取出し電極(105)を形成するマスクとを設計し直す
必要があった。
(ニ)課題を解決するための手段 本発明は前述の問題点に鑑みてなされ、拡散抵抗を形成
する拡散領域(1)，(2)上に形成された第１の電源ライン
(14)、第２の電源ライン(15)または取出し電極(16)で、
この拡散領域(1)，(2)を実質的に全部被覆することで解
決するものである。
する拡散領域(1)，(2)上に形成された第１の電源ライン
(14)、第２の電源ライン(15)または取出し電極(16)で、
この拡散領域(1)，(2)を実質的に全部被覆することで解
決するものである。
(ホ)作 用 第１図を用いて説明すると、第１の電源ラインＶ1(14)
と取出し電極Ｖ0(16)とで、拡散抵抗となる一方の拡散
領域(1)を実質的に全て被覆し、第２の電源ラインＶ2(1
5)と取出し電極Ｖ0(16)とで他方の拡散領域(2)を実質的
に全て被覆すると、第１の電源ラインＶ1(14)、第２の
電源ラインＶ2(15)、取出し電極Ｖ0(16)の下にあるコン
タクト(12)，(13)は、夫々の電極の延在した長さだけコ
ンタクトの位置が可変となる。
と取出し電極Ｖ0(16)とで、拡散抵抗となる一方の拡散
領域(1)を実質的に全て被覆し、第２の電源ラインＶ2(1
5)と取出し電極Ｖ0(16)とで他方の拡散領域(2)を実質的
に全て被覆すると、第１の電源ラインＶ1(14)、第２の
電源ラインＶ2(15)、取出し電極Ｖ0(16)の下にあるコン
タクト(12)，(13)は、夫々の電極の延在した長さだけコ
ンタクトの位置が可変となる。
従ってコンタクトを形成するマスクのみを設計し直すだ
けで、抵抗の比を修正できる。
けで、抵抗の比を修正できる。
(ヘ)実施例 以下に本発明の実施例を図面を参照しながら説明する。
第１図は第１の実施例であり、第２図は第１図のＡ−
Ａ′線における断面図である。
Ａ′線における断面図である。
本実施例は、一点鎖線で示した第１の拡散領域(1)と第
２の拡散領域(2)とで拡散抵抗を形成し、この２つの拡
散抵抗(3)，(4)が基準電圧（例えばＶCCとＧＮＤ）間に
接続され、この拡散抵抗(3)，(4)の間より所定電圧が取
り出される構成となっている。
２の拡散領域(2)とで拡散抵抗を形成し、この２つの拡
散抵抗(3)，(4)が基準電圧（例えばＶCCとＧＮＤ）間に
接続され、この拡散抵抗(3)，(4)の間より所定電圧が取
り出される構成となっている。
第２図からも解る通り、先ずＰ型の半導体基板(5)があ
り、この半導体基板(5)上に積層されたＮ型のエピタキ
シャル層(6)がある。このエピタキシャル層(6)と前記半
導体基板(5)との間には、Ｎ＋型の埋込み層(7)がある。
またこの埋込み層(7)を囲み、前記エピタキシャル層(6)
表面より前記半導体基板(5)に到達するＰ＋型の分離領
域(8)があり、この分離領域(8)によってアイランドが形
成されている。
り、この半導体基板(5)上に積層されたＮ型のエピタキ
シャル層(6)がある。このエピタキシャル層(6)と前記半
導体基板(5)との間には、Ｎ＋型の埋込み層(7)がある。
またこの埋込み層(7)を囲み、前記エピタキシャル層(6)
表面より前記半導体基板(5)に到達するＰ＋型の分離領
域(8)があり、この分離領域(8)によってアイランドが形
成されている。
前述の如きアイランドは、第１図の一点鎖線で示すよう
に、第１アイランド(9)と第２のアイランド(10)があ
る。この場合は後述するが寄生トランジスタの発生を防
止するために、夫々のアイランドと第１の電源ラインを
電気的に接続している。
に、第１アイランド(9)と第２のアイランド(10)があ
る。この場合は後述するが寄生トランジスタの発生を防
止するために、夫々のアイランドと第１の電源ラインを
電気的に接続している。
次に、前記エピタキシャル層(6)表面の第１のアイラン
ド(9)と第２のアイランド(10)の中に形成されたＰ型の
第１の拡散領域(1)と第２の拡散領域(2)があり、図では
示してないが、他のエピタキシャル層(6)表面にはトラ
ンジスタ、ダイオード抵抗およびコンデンサ等が形成さ
れ、所定の機能を有した回路が構成されるようになって
いる。
ド(9)と第２のアイランド(10)の中に形成されたＰ型の
第１の拡散領域(1)と第２の拡散領域(2)があり、図では
示してないが、他のエピタキシャル層(6)表面にはトラ
ンジスタ、ダイオード抵抗およびコンデンサ等が形成さ
れ、所定の機能を有した回路が構成されるようになって
いる。
続いて前記エピタキシャル層(6)の上に形成されたシリ
コン酸化膜等の絶縁膜(11)と、この絶縁膜(11)を通常の
蝕刻法で開孔し、前記第１の拡散領域(1)と第２の拡散
領域(2)とに夫々形成さた第１のコンタクト(12)と第２
のコンタクト(13)がある。ここでこのコンタクト(12)，
(13)は、夫々×印で示してある。
コン酸化膜等の絶縁膜(11)と、この絶縁膜(11)を通常の
蝕刻法で開孔し、前記第１の拡散領域(1)と第２の拡散
領域(2)とに夫々形成さた第１のコンタクト(12)と第２
のコンタクト(13)がある。ここでこのコンタクト(12)，
(13)は、夫々×印で示してある。
前記第１の拡散領域(1)の第１のコンタクト(12)は、基
準電圧となる第１の電源ライン(14)とこの第１の拡散領
域(1)をコンタクトするものであり、例えば基準電圧５
Ｖの電源電圧である。また前記第２の拡散領域(2)の第
１のコンタクト(12)は、基準電圧となる第２の電源ライ
ン(15)とこの第２の拡散領域(2)とをコンタクトするも
のであり、例えば基準電圧０Ｖのグランド電圧である。
また前記第１の拡散領域(1)の第２のコンタクト(13)と
前記第２の拡散領域(2)の第２のコンタクト(13)は、夫
々の拡散領域(1)，(2)と取出し電極(16)とをコンタクト
するものである。
準電圧となる第１の電源ライン(14)とこの第１の拡散領
域(1)をコンタクトするものであり、例えば基準電圧５
Ｖの電源電圧である。また前記第２の拡散領域(2)の第
１のコンタクト(12)は、基準電圧となる第２の電源ライ
ン(15)とこの第２の拡散領域(2)とをコンタクトするも
のであり、例えば基準電圧０Ｖのグランド電圧である。
また前記第１の拡散領域(1)の第２のコンタクト(13)と
前記第２の拡散領域(2)の第２のコンタクト(13)は、夫
々の拡散領域(1)，(2)と取出し電極(16)とをコンタクト
するものである。
最後に前述の如く、前記第１の拡散領域(1)の第１のコ
ンタクト(12)を介して前記第１の拡散領域(1)とオーミ
ックコンタクトする第１の電源ライン(14)と、前記第２
の拡散領域(2)の第１のコンタクト(12)を介して前記第
２の拡散領域(2)とオーミックコンタクトする第２の電
源ライン(15)と、前記第１の拡散領域(1)の第２のコン
タクト(13)と第２の拡散領域(2)の第２のコンタクト(1
3)とを介して夫々の拡散領域(1)，(2)とオーミックコン
タクトする取出し電極(16)とがある。
ンタクト(12)を介して前記第１の拡散領域(1)とオーミ
ックコンタクトする第１の電源ライン(14)と、前記第２
の拡散領域(2)の第１のコンタクト(12)を介して前記第
２の拡散領域(2)とオーミックコンタクトする第２の電
源ライン(15)と、前記第１の拡散領域(1)の第２のコン
タクト(13)と第２の拡散領域(2)の第２のコンタクト(1
3)とを介して夫々の拡散領域(1)，(2)とオーミックコン
タクトする取出し電極(16)とがある。
従って第１の電源ライン(14)と取出し電極(16)との間に
第１の拡散抵抗(3)が形成され、前記取出し電極(16)と
第２の電源ライン(15)との間に第２の拡散抵抗(4)が形
成され、前記取出し電極(16)には、第１の拡散抵抗(3)
と、第２の拡散抵抗(4)との比によって決定される分圧
が生じる。
第１の拡散抵抗(3)が形成され、前記取出し電極(16)と
第２の電源ライン(15)との間に第２の拡散抵抗(4)が形
成され、前記取出し電極(16)には、第１の拡散抵抗(3)
と、第２の拡散抵抗(4)との比によって決定される分圧
が生じる。
本発明の特徴とする点は、前記第１の電源ライン(14)、
第２の電源ライン(15)および取出し電極(16)の形状にあ
る。第１の拡散領域(1)上の第１の電源ライン(14)と取
出し電極(16)は実質的に半分ずつ被覆され、第１の電源
ライン(14)と取出し電極(16)とのショート防止の領域を
除いて全領域に形成されている。一方、第２の拡散領域
(2)上の第２の電源ライン(15)と取出し電極(16)も実質
的に半分ずつ被覆され、第２の電源ライン(15)と取出し
電極(16)とのショート防止領域を除いて全領域に形成さ
れている。
第２の電源ライン(15)および取出し電極(16)の形状にあ
る。第１の拡散領域(1)上の第１の電源ライン(14)と取
出し電極(16)は実質的に半分ずつ被覆され、第１の電源
ライン(14)と取出し電極(16)とのショート防止の領域を
除いて全領域に形成されている。一方、第２の拡散領域
(2)上の第２の電源ライン(15)と取出し電極(16)も実質
的に半分ずつ被覆され、第２の電源ライン(15)と取出し
電極(16)とのショート防止領域を除いて全領域に形成さ
れている。
従って第１のコンタクト(12)および第２のコンタクト(1
3)は夫々図から見て上下に移動できるのて、第１の拡散
抵抗(3)と第２の拡散抵抗(4)の比は任意に制御できる。
また第１の電源ライン(14)、第２の電源ライン(15)およ
び取出し電極(16)の下であれば、前記抵抗比の制御はコ
ンタクトを形成するマスクのみを変えれば良く、従来の
ような電極形成用のマスクは不要となる。ここでは拡散
領域に夫々１つの拡散抵抗を形成したが、別に複数でも
良い。この場合は、例えば第１の電源ライン(14)と取出
し電極(16)との間に、第１の拡散領域(1)とコンタクト
する別の取出し電極を少なくとも１つ設ければ良い。
3)は夫々図から見て上下に移動できるのて、第１の拡散
抵抗(3)と第２の拡散抵抗(4)の比は任意に制御できる。
また第１の電源ライン(14)、第２の電源ライン(15)およ
び取出し電極(16)の下であれば、前記抵抗比の制御はコ
ンタクトを形成するマスクのみを変えれば良く、従来の
ような電極形成用のマスクは不要となる。ここでは拡散
領域に夫々１つの拡散抵抗を形成したが、別に複数でも
良い。この場合は、例えば第１の電源ライン(14)と取出
し電極(16)との間に、第１の拡散領域(1)とコンタクト
する別の取出し電極を少なくとも１つ設ければ良い。
第３図は本発明の第２の実施例であり、第１の実施例に
おける第１の電源ライン(14)と第２の電源ライン(15)
は、延在されて来たままコンタクトされ、前記第１の電
源ライン(14)と第２の電源ライン(15)の形成領域を除い
た全領域に、取出し電極(16)が形成されたものである。
従って第１のコンタクト(12)は固定であり、第２のコン
タクト(13)は第１の実施例と同様に取出し電極(16)下で
移動できるものである。
おける第１の電源ライン(14)と第２の電源ライン(15)
は、延在されて来たままコンタクトされ、前記第１の電
源ライン(14)と第２の電源ライン(15)の形成領域を除い
た全領域に、取出し電極(16)が形成されたものである。
従って第１のコンタクト(12)は固定であり、第２のコン
タクト(13)は第１の実施例と同様に取出し電極(16)下で
移動できるものである。
また第４図は、第３の実施例であり拡散抵抗が３つある
分圧回路であり、第１の電源ライン(14)と第２の電源ラ
イン(15)との間に直列に接続されるものである。本実施
例の場合、２個の取出し電極(16)が形成されている。こ
こでは前記取出し電極(16)より異なる電圧が取り出せる
ようにしてある。
分圧回路であり、第１の電源ライン(14)と第２の電源ラ
イン(15)との間に直列に接続されるものである。本実施
例の場合、２個の取出し電極(16)が形成されている。こ
こでは前記取出し電極(16)より異なる電圧が取り出せる
ようにしてある。
本実施例からも解るように、例えば拡散抵抗がｍ個（た
だしｍは自然数）の場合は、ｍ−１個の取出し電極が形
成され、電流の流れが蛇行状になるように形成されるこ
とで、本願に述べた実施例は実現できる。
だしｍは自然数）の場合は、ｍ−１個の取出し電極が形
成され、電流の流れが蛇行状になるように形成されるこ
とで、本願に述べた実施例は実現できる。
更に第６図は本発明の第４の実施例であり、拡散抵抗は
４つ形成されているが、中央の２つの拡散抵抗は並列に
接続されたものである。
４つ形成されているが、中央の２つの拡散抵抗は並列に
接続されたものである。
ここで第２乃至第４の実施例の断面は、第１の実施例と
実質的には同じであるので説明は省略をした。
実質的には同じであるので説明は省略をした。
また第１乃至第４の実施例には、第２図の断面図からも
解るように寄生ＰＮＰトランジスタが生じないように、
前記第１の電源ライン(14)は、Ｎ型のエピタキシャル層
(6)とコンタクト(17)を介して接続されている。また第
２乃至第４の実施例は、第１の実施例とは異なり、１つ
のアイランドに拡散抵抗が複数形成されているが、第１
の実施例と同様に別々に形成しても良い。ただしこの場
合は、アイランド夫々が第１の電源ラインと接続される
必要がある。更には前述したように、１つの拡散抵抗が
形成される拡散領域上に複数の別の取出し電極を設け、
複数の拡散抵抗を形成しても良い。
解るように寄生ＰＮＰトランジスタが生じないように、
前記第１の電源ライン(14)は、Ｎ型のエピタキシャル層
(6)とコンタクト(17)を介して接続されている。また第
２乃至第４の実施例は、第１の実施例とは異なり、１つ
のアイランドに拡散抵抗が複数形成されているが、第１
の実施例と同様に別々に形成しても良い。ただしこの場
合は、アイランド夫々が第１の電源ラインと接続される
必要がある。更には前述したように、１つの拡散抵抗が
形成される拡散領域上に複数の別の取出し電極を設け、
複数の拡散抵抗を形成しても良い。
(ト)発明の効果 以上の説明からも明らかなように、拡散抵抗となる拡散
領域(1)，(2)上に形成された第１の電源ライン(14)、第
２の電源ライン(15)または取出し電極(16)で、この拡散
領域(1)，(2)を実質的に全領域に渡り被覆することで、
コンタクトの位置を変えることができる。そのため電極
(14)，(15)，(16)はそのままのマスクを使用し、コンタ
クトのマスクのみを設計し直せば良く、設計時間の短縮
が実現できる。
領域(1)，(2)上に形成された第１の電源ライン(14)、第
２の電源ライン(15)または取出し電極(16)で、この拡散
領域(1)，(2)を実質的に全領域に渡り被覆することで、
コンタクトの位置を変えることができる。そのため電極
(14)，(15)，(16)はそのままのマスクを使用し、コンタ
クトのマスクのみを設計し直せば良く、設計時間の短縮
が実現できる。
第１図は本発明の第１の実施例を説明する半導体集積回
路の平面図、第２図は第１図のＡ−Ａ′線における断面
図、第３図は本発明の第２の実施例を説明する半導体集
積回路の平面図、第４図は本発明の第３の実施例を説明
する半導体集積回路の平面図、第５図は従来の半導体集
積回路の平面図、第６図は本発明の第４の実施例を説明
する半導体集積回路の平面図である。
路の平面図、第２図は第１図のＡ−Ａ′線における断面
図、第３図は本発明の第２の実施例を説明する半導体集
積回路の平面図、第４図は本発明の第３の実施例を説明
する半導体集積回路の平面図、第５図は従来の半導体集
積回路の平面図、第６図は本発明の第４の実施例を説明
する半導体集積回路の平面図である。
Claims (6)
- 【請求項１】半導体基板内に形成された複数の拡散抵抗
領域と、 前記半導体基板表面に形成された絶縁膜と、 この絶縁膜を開口し、前記拡散抵抗領域のそれぞれに形
成された第１のコンタクトおよび第２のコンタクトと、 第１番目の前記拡散抵抗領域に形成された第１のコンタ
クトを介して、この拡散抵抗領域と電気的に接続された
第１の電源ラインと、 この第１の電源ラインと接続された前記第１のコンタク
トを除き、隣接する前記拡散抵抗領域の第１のコンタク
ト間、第２のコンタクト間を順次つなぎ、これらのコン
タクトを介して前記拡散抵抗領域と電気的に接続された
取り出し電極と、 最後の拡散抵抗領域に於て、この拡散抵抗領域に形成さ
れた前記取り出し電極と対向する前記第１のコンタクト
または前記第２のコンタクトを介してこの拡散抵抗領域
と電気的に接続された第２の電源ラインとを備え、 前記拡散抵抗領域上に形成されるこの２つの電極とのシ
ョートを防ぐだけの幅を除き、この拡散抵抗領域の長さ
方向に渡る全域をこの２つの電極で被覆する事を特徴と
した半導体集積回路装置。 - 【請求項２】前記拡散抵抗領域は、前記半導体基板に形
成されたアイランドに形成される請求項第１項記載の半
導体集積回路装置。 - 【請求項３】前記拡散抵抗領域に形成される２つの電極
の少なくとも一方は、この電極の下層に形成される第１
のコンタクトまたは第２のコンタクトが拡散抵抗領域の
長さ方向に移動できる長さである請求項第１項記載の半
導体集積回路装置。 - 【請求項４】前記第１の電源ラインには電源電圧が印加
され、前記第２の電源ラインにはグランド電圧が印加さ
れる請求項第１項記載の半導体集積回路装置。 - 【請求項５】前記第１の電源ラインは、前記アイランド
と電気的に接続される請求項第２項記載の半導体集積回
路装置。 - 【請求項６】前記拡散抵抗領域上の第１のコンタクトと
第２のコンタクトの間に、少なくとも１つの別のコンタ
クトを形成し、このコンタクトを介して前記拡散抵抗領
域と電気的に接続される別の取り出し電極を形成し、 この拡散抵抗領域上に形成される少なくとも３つの電極
とのショートを防ぐだけの幅を除き、この拡散抵抗領域
の長さ方向に渡る全域を、少なくともこの３つの電極で
被覆する請求項第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291449A JPH0620112B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291449A JPH0620112B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137260A JPH02137260A (ja) | 1990-05-25 |
| JPH0620112B2 true JPH0620112B2 (ja) | 1994-03-16 |
Family
ID=17769014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291449A Expired - Lifetime JPH0620112B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620112B2 (ja) |
-
1988
- 1988-11-17 JP JP63291449A patent/JPH0620112B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02137260A (ja) | 1990-05-25 |
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