JPH06197877A - 生体信号採取装置 - Google Patents
生体信号採取装置Info
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- JPH06197877A JPH06197877A JP4301224A JP30122492A JPH06197877A JP H06197877 A JPH06197877 A JP H06197877A JP 4301224 A JP4301224 A JP 4301224A JP 30122492 A JP30122492 A JP 30122492A JP H06197877 A JPH06197877 A JP H06197877A
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- modulator
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- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
Abstract
(57)【要約】
【目的】 本発明は心電計等のような生体から生体信号
を採取する生体信号採取装置に関し、回路構成の簡単な
生体信号採取装置を提供することを目的としている。 【構成】 複数の関電極からの複数のチャネルの信号を
受けて記録する生体信号採取装置において、各関電極か
らの生体信号を受けるＥＣＧアンプとして直流的なゲイ
ンが略１程度、交流的なゲインが数十程度のアンプを用
いて構成する。
を採取する生体信号採取装置に関し、回路構成の簡単な
生体信号採取装置を提供することを目的としている。 【構成】 複数の関電極からの複数のチャネルの信号を
受けて記録する生体信号採取装置において、各関電極か
らの生体信号を受けるＥＣＧアンプとして直流的なゲイ
ンが略１程度、交流的なゲインが数十程度のアンプを用
いて構成する。
Description
【０００１】
【産業上の利用分野】本発明は心電計等のような生体か
ら生体信号を採取する生体信号採取装置に関する。
ら生体信号を採取する生体信号採取装置に関する。
【０００２】
【従来の技術】従来より患者の心臓の機能を検査するた
めに、心電計が用いられている。心電計ならずとも、生
体の各所の生体信号を採取することが行われている。
めに、心電計が用いられている。心電計ならずとも、生
体の各所の生体信号を採取することが行われている。
【０００３】図１１は患者用電極の取り付け例を示す図
である。（ａ）は具体的取り付け状態を、（ｂ）はその
等価回路を示している。（ａ）において、１は生体、２
は生体表面である。３は患者用電極であり、電解質３ａ
と金属片，銀塩化銀等よりなる電極３ｂより構成されて
いる。電極３ｂからは端子４が取り出されている。
である。（ａ）は具体的取り付け状態を、（ｂ）はその
等価回路を示している。（ａ）において、１は生体、２
は生体表面である。３は患者用電極であり、電解質３ａ
と金属片，銀塩化銀等よりなる電極３ｂより構成されて
いる。電極３ｂからは端子４が取り出されている。
【０００４】図（ｂ）において、Ｖ１は電極３の構成に
基づいて発生する分極電位（直流）、Ｖ２は心拍周期よ
りも十分に長い周期を持つドリフトであるふらつき、Ｖ
３は本来の生体信号である。分極電位Ｖ１は最大±０．
５Ｖ程度の振幅を持つ。これに対し、ふらつきＶ２は５
０ｍＶｐｐ程度、生体信号Ｖ３は１〜２ｍＶ程度であ
る。従って、生体信号を測定する際には、最も大きいレ
ベルである分極電位Ｖ１をとれだけ抑制して、生体信号
Ｖ３を精度よく取り出すかが問題となる。
基づいて発生する分極電位（直流）、Ｖ２は心拍周期よ
りも十分に長い周期を持つドリフトであるふらつき、Ｖ
３は本来の生体信号である。分極電位Ｖ１は最大±０．
５Ｖ程度の振幅を持つ。これに対し、ふらつきＶ２は５
０ｍＶｐｐ程度、生体信号Ｖ３は１〜２ｍＶ程度であ
る。従って、生体信号を測定する際には、最も大きいレ
ベルである分極電位Ｖ１をとれだけ抑制して、生体信号
Ｖ３を精度よく取り出すかが問題となる。
【０００５】図１２は生体信号の検出波形例を示す図で
ある。分極電位Ｖ１は±０．５Ｖ程度まで変化する。そ
の範囲内で、ふらつきＶ２は５０ｍＶ程度以下、生体信
号Ｖ３は５ｍＶ程度以下、ノイズは２．５μＶ程度以下
である。
ある。分極電位Ｖ１は±０．５Ｖ程度まで変化する。そ
の範囲内で、ふらつきＶ２は５０ｍＶ程度以下、生体信
号Ｖ３は５ｍＶ程度以下、ノイズは２．５μＶ程度以下
である。
【０００６】図１３は従来の生体信号採取装置の回路例
を示す図である。図において、１０は入力端子である。
ＲＡは右手、ＬＡは左手、ＲＬは右足である。ＲＡ及び
ＬＡからの生体信号は、入力端子１０を介してバッファ
アンプＵ１，Ｕ２に入る。バッファアンプＵ１，Ｕ２は
ゲイン１のインピーダンス変換用アンプであり、その出
力はそれぞれ差動アンプ１１に入っている。この差動ア
ンプは、アンプＵ３及び抵抗より構成されており、その
ゲインは１０程度である。
を示す図である。図において、１０は入力端子である。
ＲＡは右手、ＬＡは左手、ＲＬは右足である。ＲＡ及び
ＬＡからの生体信号は、入力端子１０を介してバッファ
アンプＵ１，Ｕ２に入る。バッファアンプＵ１，Ｕ２は
ゲイン１のインピーダンス変換用アンプであり、その出
力はそれぞれ差動アンプ１１に入っている。この差動ア
ンプは、アンプＵ３及び抵抗より構成されており、その
ゲインは１０程度である。
【０００７】この差動アンプ１１は、コンデンサＣ及び
抵抗ＲよりなるＤＣカット部１２に入る。そして、この
ＤＣカット部１２で分極電位直流分がカットされる。従
って、後段の回路にはふらつきＶ２と生体信号Ｖ３のみ
が伝わることになる。最も大きいオフセット成分である
直流成分が除去されるので、後段の回路はその負担（ダ
イナミックレンジへの要求）が軽くなる。ＤＣカット部
１２の出力はゲインアンプ１３に入り、３０倍から１０
０倍程度に増幅される。このゲインアンプ１３は、アン
プＵ４及び抵抗から構成されている。
抵抗ＲよりなるＤＣカット部１２に入る。そして、この
ＤＣカット部１２で分極電位直流分がカットされる。従
って、後段の回路にはふらつきＶ２と生体信号Ｖ３のみ
が伝わることになる。最も大きいオフセット成分である
直流成分が除去されるので、後段の回路はその負担（ダ
イナミックレンジへの要求）が軽くなる。ＤＣカット部
１２の出力はゲインアンプ１３に入り、３０倍から１０
０倍程度に増幅される。このゲインアンプ１３は、アン
プＵ４及び抵抗から構成されている。
【０００８】従来のアナログレコーダ方式の生体信号採
取装置の場合には、このゲインアンプ１３の出力をレコ
ーダの入力としていた。現在はディジタル的に処理され
るので、ゲインアンプ１３の出力はＡ／Ｄ変換器１４に
入力され、ディジタルデータに変換される。その変換ビ
ット数としては、例えば８ビット程度が用いられる。分
極電位Ｖ１が除去されているので、Ａ／Ｄ変換器１４の
分解能としては、８ビット程度で足りる。
取装置の場合には、このゲインアンプ１３の出力をレコ
ーダの入力としていた。現在はディジタル的に処理され
るので、ゲインアンプ１３の出力はＡ／Ｄ変換器１４に
入力され、ディジタルデータに変換される。その変換ビ
ット数としては、例えば８ビット程度が用いられる。分
極電位Ｖ１が除去されているので、Ａ／Ｄ変換器１４の
分解能としては、８ビット程度で足りる。
【０００９】１５はバッファアンプＵ１，Ｕ２からの出
力を受けるアンプであり、その出力はアナロググラウン
ドとして右足ＲＬに接続されるようになっている。な
お、３チャネルの生体信号出力が欲しい場合には、図に
示す回路が３回路要ることになる。
力を受けるアンプであり、その出力はアナロググラウン
ドとして右足ＲＬに接続されるようになっている。な
お、３チャネルの生体信号出力が欲しい場合には、図に
示す回路が３回路要ることになる。
【００１０】
【発明が解決しようとする課題】前述した従来回路で
は、２つの電極の生体信号をバッファアンプＵ１，Ｕ２
で受けた後、その出力を差動アンプ１１に入れて、差動
増幅し、その出力から直流成分をカットし、更にゲイン
アンプ１３で増幅した後、Ａ／Ｄ変換器１４でディジタ
ルデータに変換するという構成をとっている。従って、
従来の回路では、回路構成が複雑であった。直流成分を
除去するために、アンプの入力側にディジタル側からフ
ィードバックするという方式もあるが、この方式も回路
が複雑である点は変わらない。
は、２つの電極の生体信号をバッファアンプＵ１，Ｕ２
で受けた後、その出力を差動アンプ１１に入れて、差動
増幅し、その出力から直流成分をカットし、更にゲイン
アンプ１３で増幅した後、Ａ／Ｄ変換器１４でディジタ
ルデータに変換するという構成をとっている。従って、
従来の回路では、回路構成が複雑であった。直流成分を
除去するために、アンプの入力側にディジタル側からフ
ィードバックするという方式もあるが、この方式も回路
が複雑である点は変わらない。
【００１１】本発明はこのような課題に鑑みてなされた
ものであって、回路構成の簡単な生体信号採取装置を提
供することを目的としている。
ものであって、回路構成の簡単な生体信号採取装置を提
供することを目的としている。
【００１２】
【課題を解決するための手段】前記した課題を解決する
本発明は、複数の関電極からの複数のチャネルの信号を
受けて記録する生体信号採取装置において、各関電極か
らの生体信号を受けるＥＣＧアンプとして直流的なゲイ
ンが略１程度、交流的なゲインが数十程度のアンプを用
いたことを特徴としている。
本発明は、複数の関電極からの複数のチャネルの信号を
受けて記録する生体信号採取装置において、各関電極か
らの生体信号を受けるＥＣＧアンプとして直流的なゲイ
ンが略１程度、交流的なゲインが数十程度のアンプを用
いたことを特徴としている。
【００１３】
【作用】各電極からの生体信号を受けるＥＣＧアンプの
直流的なゲインを１程度、交流的なゲインを数十程度に
設定する。この結果、直流ゲインが小さいので、分極電
位Ｖ１は増幅されず、本来の信号である生体信号Ｖ３の
みが増幅されるので、アナログ信号をディジタル信号に
変換するＡ／Ｄ変換器のビット数もそれほど多くなくて
もよい。本発明によれば、直流カット回路が不要にな
り、差動アンプとアンプの直列接続構成も不要となり、
回路構成の簡単な生体信号採取装置を提供することがで
きる。更に、直流の信号も通すので、患者用電極が外れ
た時には、ＥＣＧアンプの入力が浮いた状態になり、そ
の出力は正側か負側に振り切れる。従って、患者用電極
の外れも検出することができて都合がよい。
直流的なゲインを１程度、交流的なゲインを数十程度に
設定する。この結果、直流ゲインが小さいので、分極電
位Ｖ１は増幅されず、本来の信号である生体信号Ｖ３の
みが増幅されるので、アナログ信号をディジタル信号に
変換するＡ／Ｄ変換器のビット数もそれほど多くなくて
もよい。本発明によれば、直流カット回路が不要にな
り、差動アンプとアンプの直列接続構成も不要となり、
回路構成の簡単な生体信号採取装置を提供することがで
きる。更に、直流の信号も通すので、患者用電極が外れ
た時には、ＥＣＧアンプの入力が浮いた状態になり、そ
の出力は正側か負側に振り切れる。従って、患者用電極
の外れも検出することができて都合がよい。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の第１の実施例の要部を示す
回路図である。図において、ＥＬ１〜ＥＬ６までは関電
極、ＥＬ７は不関電極、ＥＬ８はガード（グラウンド
Ｇ）電極である。それぞれの関電極からの生体信号は、
それぞれオペアンプＡ１〜Ａ６と抵抗及びコンデンサで
構成される増幅回路２０に入る。２１は各増幅回路２０
からの生体信号を受けてディジタル信号に変換するＡ／
Ｄ変換部である。該Ａ／Ｄ変換部２１内には各増幅回路
２０毎にＡ／Ｄ変換器（図示せず）が設けられており、
それぞれの生体信号を独立かつ並列にＡ／Ｄ変換する。
に説明する。図１は本発明の第１の実施例の要部を示す
回路図である。図において、ＥＬ１〜ＥＬ６までは関電
極、ＥＬ７は不関電極、ＥＬ８はガード（グラウンド
Ｇ）電極である。それぞれの関電極からの生体信号は、
それぞれオペアンプＡ１〜Ａ６と抵抗及びコンデンサで
構成される増幅回路２０に入る。２１は各増幅回路２０
からの生体信号を受けてディジタル信号に変換するＡ／
Ｄ変換部である。該Ａ／Ｄ変換部２１内には各増幅回路
２０毎にＡ／Ｄ変換器（図示せず）が設けられており、
それぞれの生体信号を独立かつ並列にＡ／Ｄ変換する。
【００１５】ＣＡＬは各増幅回路のゲインをチェックす
るための試験パルスであり、０〜５Ｖの信号が印加され
る。印加されたＣＡＬパルスは、入力段で減衰されて０
〜５０ｍＶのパルスとなって各増幅回路２０に共通に印
加される。このパルス入力に対する出力を応答を出力側
でチェックすることにより、増幅回路２０のテストを行
うことができる。
るための試験パルスであり、０〜５Ｖの信号が印加され
る。印加されたＣＡＬパルスは、入力段で減衰されて０
〜５０ｍＶのパルスとなって各増幅回路２０に共通に印
加される。このパルス入力に対する出力を応答を出力側
でチェックすることにより、増幅回路２０のテストを行
うことができる。
【００１６】また、このＡ／Ｄ変換部２１には外部から
リセット信号が入るようになっている。各Ａ／Ｄ変換器
の出力は、ＤＡＴＡ ＯＵＴから出力されるようになっ
ている。また、クロックも出力されるようになってい
る。このクロックは、ＤＡＴＡＯＵＴと同期している。
２２はこのＡ／Ｄ変換部２１を動作させるクロックを発
生する発振子であり、その周波数は１ＭＨｚ程度であ
る。発振素子としては、例えば水晶が用いられる。この
ように構成された回路の動作を説明すれば、以下のとお
りである。
リセット信号が入るようになっている。各Ａ／Ｄ変換器
の出力は、ＤＡＴＡ ＯＵＴから出力されるようになっ
ている。また、クロックも出力されるようになってい
る。このクロックは、ＤＡＴＡＯＵＴと同期している。
２２はこのＡ／Ｄ変換部２１を動作させるクロックを発
生する発振子であり、その周波数は１ＭＨｚ程度であ
る。発振素子としては、例えば水晶が用いられる。この
ように構成された回路の動作を説明すれば、以下のとお
りである。
【００１７】各関電極ＥＬｉ（ｉ＝１〜６。以下同じ）
からの生体信号は、増幅回路２０に入り、増幅される。
ここで、その増幅回路２０の動作について詳細に説明す
る。図２の（ａ）は増幅回路２０の構成例を示す図であ
る。関電極ＥＬｉからの生体信号は、抵抗Ｒ１，コンデ
ンサＣ１よりなるローパスフィルタ（低域通過フィル
タ）により高域成分が除去され、アンプＡｉの正入力端
子に入る。
からの生体信号は、増幅回路２０に入り、増幅される。
ここで、その増幅回路２０の動作について詳細に説明す
る。図２の（ａ）は増幅回路２０の構成例を示す図であ
る。関電極ＥＬｉからの生体信号は、抵抗Ｒ１，コンデ
ンサＣ１よりなるローパスフィルタ（低域通過フィル
タ）により高域成分が除去され、アンプＡｉの正入力端
子に入る。
【００１８】先ず、直流成分の増幅動作について説明す
る。この時には、直流成分についてはコンデンサＣ２の
ために抵抗Ｒ３，コンデンサＣ２及び抵抗Ｒ４はないの
と同じになり、その等価回路は（ｂ）に示すようなもの
となる。この図は、ゲイン１の単なるバッファである。
従って、（ａ）に示す回路は、直流的にはゲイン１のバ
ッファとして動作することになる。
る。この時には、直流成分についてはコンデンサＣ２の
ために抵抗Ｒ３，コンデンサＣ２及び抵抗Ｒ４はないの
と同じになり、その等価回路は（ｂ）に示すようなもの
となる。この図は、ゲイン１の単なるバッファである。
従って、（ａ）に示す回路は、直流的にはゲイン１のバ
ッファとして動作することになる。
【００１９】一方、交流信号に対しては、特定周波数に
おける抵抗Ｒ３，コンデンサＣ２及び抵抗Ｒ４よりなる
インピーダンスをＲ１１とすると、その等価回路は
（ｃ）に示すようなものとなる。帰還抵抗をＲ２とし、
抵抗値の値としてその識別記号をそのまま用いるものと
すると、この時のアンプのゲインは、次式で表される。
おける抵抗Ｒ３，コンデンサＣ２及び抵抗Ｒ４よりなる
インピーダンスをＲ１１とすると、その等価回路は
（ｃ）に示すようなものとなる。帰還抵抗をＲ２とし、
抵抗値の値としてその識別記号をそのまま用いるものと
すると、この時のアンプのゲインは、次式で表される。
【００２０】（Ｒ２＋Ｒ１１）／Ｒ１１ このゲインが（ａ）に示す抵抗値及びコンデンサ値の場
合に、約５０倍程度となる。
合に、約５０倍程度となる。
【００２１】ここで、若し関電極ＥＬｉが患者の体表面
から外れたものとする。この結果、増幅回路の入力が浮
いた形となり、オペアンプＡｉの出力は正方向または負
方向に振り切れる。この振り切れたことをもって、関電
極ＥＬｉが外れたことを検出することができる。
から外れたものとする。この結果、増幅回路の入力が浮
いた形となり、オペアンプＡｉの出力は正方向または負
方向に振り切れる。この振り切れたことをもって、関電
極ＥＬｉが外れたことを検出することができる。
【００２２】また、この増幅回路２０では、直流（Ｄ
Ｃ）ではゲイン１，交流ではゲイン５０として機能する
ので、最も入力レンジの広い分極電位Ｖ１に対しては増
幅せず、本来の生体信号のみ５０倍に増幅する。従っ
て、直流のオフセットとして機能する分極電位Ｖ１は後
段のＡ／Ｄ変換部２１のＡ／Ｄ変換器の分解能にそれほ
ど影響を与えない。従って、Ａ／Ｄ変換器の分解能とし
てそれほど多ビットのものを用いる必要がなくなる。例
えば、１２ビット程度でよい。
Ｃ）ではゲイン１，交流ではゲイン５０として機能する
ので、最も入力レンジの広い分極電位Ｖ１に対しては増
幅せず、本来の生体信号のみ５０倍に増幅する。従っ
て、直流のオフセットとして機能する分極電位Ｖ１は後
段のＡ／Ｄ変換部２１のＡ／Ｄ変換器の分解能にそれほ
ど影響を与えない。従って、Ａ／Ｄ変換器の分解能とし
てそれほど多ビットのものを用いる必要がなくなる。例
えば、１２ビット程度でよい。
【００２３】このようにして、増幅回路２０で増幅され
た生体信号は、続くＡ／Ｄ変換部２１に入ってチャネル
毎に独立のＡ／Ｄ変換器でＡ／Ｄ変換され、ディジタル
データに変換される。このディジタルデータは、ＤＡＴ
Ａ ＯＵＴ端子から外部に出力されて、後段のＣＰＵ
（図示せず）に入る。
た生体信号は、続くＡ／Ｄ変換部２１に入ってチャネル
毎に独立のＡ／Ｄ変換器でＡ／Ｄ変換され、ディジタル
データに変換される。このディジタルデータは、ＤＡＴ
Ａ ＯＵＴ端子から外部に出力されて、後段のＣＰＵ
（図示せず）に入る。
【００２４】後段のＣＰＵは、各チャネルからの生体信
号を受けて、分極電位を除去し、本来の電位差信号とし
て生体信号を取り出す誘導演算を行う。この誘導演算に
は、単純に２つのチャネルのデータの差をとる四肢誘導
演算や、演算式の中に重み係数をかける誘導演算があ
る。以下に示す式は、フランク誘導演算と呼ばれるもの
の一例である。
号を受けて、分極電位を除去し、本来の電位差信号とし
て生体信号を取り出す誘導演算を行う。この誘導演算に
は、単純に２つのチャネルのデータの差をとる四肢誘導
演算や、演算式の中に重み係数をかける誘導演算があ
る。以下に示す式は、フランク誘導演算と呼ばれるもの
の一例である。
【００２５】 Ｖｘ＝０．３４５４Ｍ＋０．６５４６Ｆ−１．０００Ｈ Ｖｙ＝０．６１１０Ａ＋０．１７０４Ｃ−０．７８１４Ｉ Ｖｚ＝０．２３１５Ｃ＋０．２６４７Ｉ＋０．３７３１Ｅ−０．７３６８Ｍ −０．１３２５Ａ 上式で、Ｈ，Ｆ，Ａ，Ｉ，Ｅ，Ｍ，Ｃは体表の所定の位
置の検出生体信号を示している。これら７点をいつくか
の抵抗を介して結合し、Ｘ，Ｙ，Ｚ誘導の各端子として
いる。ここで、各誘導演算式中の係数を加算すると０に
なるが、これによりコモンモードを排除している。
置の検出生体信号を示している。これら７点をいつくか
の抵抗を介して結合し、Ｘ，Ｙ，Ｚ誘導の各端子として
いる。ここで、各誘導演算式中の係数を加算すると０に
なるが、これによりコモンモードを排除している。
【００２６】上述の実施例では、Ａ／Ｄ変換部２１とし
て通常のＡ／Ｄ変換器を用いた場合を例にとった。ここ
で、Ａ／Ｄ変換器としてΔΣＡ／Ｄ変換器を用いると、
入力段にあからさまにはアンチアリアジングフィルタが
いらなくなるという長所がある。ΔΣＡ／Ｄ変換器は、
ΔΣ変調器とデシメーションフィルタから構成されてい
る。しかしながら、生体信号のディジタル化にΔΣＡ／
Ｄ変換器を用いると、分極電位が一番大きい成分なので
問題が生じる。つまり、デシメーションフィルタにＤＣ
（直流）成分を流すと、そのダイナミックレンジに過大
な要求が課され（ビットが１８ビット程度必要にな
る）、寸法も大きくかつ高価なものとなる。
て通常のＡ／Ｄ変換器を用いた場合を例にとった。ここ
で、Ａ／Ｄ変換器としてΔΣＡ／Ｄ変換器を用いると、
入力段にあからさまにはアンチアリアジングフィルタが
いらなくなるという長所がある。ΔΣＡ／Ｄ変換器は、
ΔΣ変調器とデシメーションフィルタから構成されてい
る。しかしながら、生体信号のディジタル化にΔΣＡ／
Ｄ変換器を用いると、分極電位が一番大きい成分なので
問題が生じる。つまり、デシメーションフィルタにＤＣ
（直流）成分を流すと、そのダイナミックレンジに過大
な要求が課され（ビットが１８ビット程度必要にな
る）、寸法も大きくかつ高価なものとなる。
【００２７】図３は本発明の第２の実施例の要部を示す
構成ブロック図である。図において、３０は生体信号を
受けるΔΣ変調器、３１は該ΔΣ変調器３０の出力及び
フィードバック信号を受けて重み付け加算を行う１次結
合器、３２は該１次結合器３１の出力を受けるデシメー
ションフィルタである。３３は該デシメーションフィル
タ３２の出力を累積加算する累積加算器で、その出力は
前記１次結合器３１にフィードバックされている。この
ように構成された回路の動作を説明すれば、以下のとお
りである。
構成ブロック図である。図において、３０は生体信号を
受けるΔΣ変調器、３１は該ΔΣ変調器３０の出力及び
フィードバック信号を受けて重み付け加算を行う１次結
合器、３２は該１次結合器３１の出力を受けるデシメー
ションフィルタである。３３は該デシメーションフィル
タ３２の出力を累積加算する累積加算器で、その出力は
前記１次結合器３１にフィードバックされている。この
ように構成された回路の動作を説明すれば、以下のとお
りである。
【００２８】ΔΣ変調器３０に入った生体信号は、該変
調器の作用により公知の如くパルス密度変調信号に変換
される。その出力は、１次結合器３１に入り、重み付け
加算が行われる。１次結合器３１の出力はデシメーショ
ンフィルタ３２に入り、クロックに同期してビットシリ
アルなデータがディジタル信号として出力される。ここ
で、デシメーションフィルタ３２の出力は、累積加算器
３３に入り累積加算される。その加算結果が、１次結合
器３１にフィードバックされる。
調器の作用により公知の如くパルス密度変調信号に変換
される。その出力は、１次結合器３１に入り、重み付け
加算が行われる。１次結合器３１の出力はデシメーショ
ンフィルタ３２に入り、クロックに同期してビットシリ
アルなデータがディジタル信号として出力される。ここ
で、デシメーションフィルタ３２の出力は、累積加算器
３３に入り累積加算される。その加算結果が、１次結合
器３１にフィードバックされる。
【００２９】１次結合器３１は、ΔΣ変調器３０の出力
から累積加算器３３の出力を減算するような演算を行
う。この結果、デシメーションフィルタ３２からは、分
極電位を含む直流オフセット成分が除去された生体信号
のみのディジタル信号が得られる。この結果、デシメー
ションフィルタ３２に過大な負担がかかることがなくな
る。
から累積加算器３３の出力を減算するような演算を行
う。この結果、デシメーションフィルタ３２からは、分
極電位を含む直流オフセット成分が除去された生体信号
のみのディジタル信号が得られる。この結果、デシメー
ションフィルタ３２に過大な負担がかかることがなくな
る。
【００３０】ここで、１次結合器３１の係数列は、処理
実行中の任意の時点で迅速に書き替え可能でなければな
らない。そして、係数列の絶対値の和は１、加算平均値
は０である。加算平均値を０にすることにより、コモン
モード成分が除去される。また、累積加算器３３のフィ
ードバック時の係数を自由に書き替え可能にしておけ
ば、いわゆるインストの機能を実現することができる。
実行中の任意の時点で迅速に書き替え可能でなければな
らない。そして、係数列の絶対値の和は１、加算平均値
は０である。加算平均値を０にすることにより、コモン
モード成分が除去される。また、累積加算器３３のフィ
ードバック時の係数を自由に書き替え可能にしておけ
ば、いわゆるインストの機能を実現することができる。
【００３１】図４は本発明の第２の実施例の全体構成例
を示すブロック図である。図３と同一のものは、同一の
符号を付して示す。図において、破線で囲った部分は必
要に応じて集積回路化される。また、図において、ＥＬ
１〜ＥＬ６までは関電極、ＥＬ７は不関電極である。関
電極ＥＬｉは、ＲＦ周波数成分除去用のＲＣフィルタ
（抵抗１０ＫΩとコンデンサ３３０ｐＦで構成される回
路）を介してΔΣ変調器３０に入っている。
を示すブロック図である。図３と同一のものは、同一の
符号を付して示す。図において、破線で囲った部分は必
要に応じて集積回路化される。また、図において、ＥＬ
１〜ＥＬ６までは関電極、ＥＬ７は不関電極である。関
電極ＥＬｉは、ＲＦ周波数成分除去用のＲＣフィルタ
（抵抗１０ＫΩとコンデンサ３３０ｐＦで構成される回
路）を介してΔΣ変調器３０に入っている。
【００３２】このΔΣ変調器３０は、チャネル毎に設け
られている。即ち、この実施例では６個設けられてい
る。不関電極ＥＬ７は、Ｖｒｅｆ／２（ＶｒｅｆはＡ／
Ｄ変換器の基準電圧）の電位に接続されている。各ΔΣ
変調器３０の出力は、３個の１次結合器３１にそれぞれ
入っている。
られている。即ち、この実施例では６個設けられてい
る。不関電極ＥＬ７は、Ｖｒｅｆ／２（ＶｒｅｆはＡ／
Ｄ変換器の基準電圧）の電位に接続されている。各ΔΣ
変調器３０の出力は、３個の１次結合器３１にそれぞれ
入っている。
【００３３】３２は各１次結合器３１の出力を受けるデ
シメーションフィルタである。このデシメーションフィ
ルタ３２の必要数は、出力側で要求される並列チャネル
数（図の場合は３）と等しくなるように設けられてお
り、電極数とは異なる。これらデシメーションフィルタ
３２の出力ビット数としては、例えば１２〜１６ビット
程度が用いられる。φ0 は動作クロックでり、ΔΣ変調
器３０とデシメーションフィルタ３２に入っている。
シメーションフィルタである。このデシメーションフィ
ルタ３２の必要数は、出力側で要求される並列チャネル
数（図の場合は３）と等しくなるように設けられてお
り、電極数とは異なる。これらデシメーションフィルタ
３２の出力ビット数としては、例えば１２〜１６ビット
程度が用いられる。φ0 は動作クロックでり、ΔΣ変調
器３０とデシメーションフィルタ３２に入っている。
【００３４】３４は３個のデシメーションフィルタ３２
のパラレル出力を受けてシリアル出力に変換するパラ／
シリ変換器である。該パラ／シリ変換器３４からは１ビ
ットのシリアル信号が出力され、例えばＤＳＰ（ディジ
タル・シグナル・プロセッサ）に接続され、所望の種々
の解析処理が行われる。該パラ／シリ変換器３４には、
パラ／シリ変換用のトランスファークロックφ1 及びシ
フトクロックが入り、また拡張用のシリアルデータが他
の装置から入るようになっている。これら信号のうち、
トランスファークロックは、デシメーションフィルタ３
２にＡ／Ｄ変換スタート信号として入っている。
のパラレル出力を受けてシリアル出力に変換するパラ／
シリ変換器である。該パラ／シリ変換器３４からは１ビ
ットのシリアル信号が出力され、例えばＤＳＰ（ディジ
タル・シグナル・プロセッサ）に接続され、所望の種々
の解析処理が行われる。該パラ／シリ変換器３４には、
パラ／シリ変換用のトランスファークロックφ1 及びシ
フトクロックが入り、また拡張用のシリアルデータが他
の装置から入るようになっている。これら信号のうち、
トランスファークロックは、デシメーションフィルタ３
２にＡ／Ｄ変換スタート信号として入っている。
【００３５】３３は各デシメーションフィルタ３２から
の出力信号を受けて累積加算する累積加算器である。こ
れら累積加算器３３の出力は、前記各１次結合器３１に
フィードバックされている。なお、図に示す回路を動作
させるための電源電圧Ｖｃｃとしては、低消費電力化を
はかるために２．７Ｖ〜３．３Ｖ程度が用いられる。電
源系統は、ノイズやビット除去のためアナログ系とディ
ジタル系とで別々に分かれている。
の出力信号を受けて累積加算する累積加算器である。こ
れら累積加算器３３の出力は、前記各１次結合器３１に
フィードバックされている。なお、図に示す回路を動作
させるための電源電圧Ｖｃｃとしては、低消費電力化を
はかるために２．７Ｖ〜３．３Ｖ程度が用いられる。電
源系統は、ノイズやビット除去のためアナログ系とディ
ジタル系とで別々に分かれている。
【００３６】このように構成された回路の各部の動作
は、図３について説明したとおりである。なお、この実
施例において、１次結合器３１とデシメーションフィル
タ３２とで、係数可変のデシメーションフィルタと見な
すこともできる。
は、図３について説明したとおりである。なお、この実
施例において、１次結合器３１とデシメーションフィル
タ３２とで、係数可変のデシメーションフィルタと見な
すこともできる。
【００３７】図５は本発明の第３の実施例の要部を示す
構成ブロック図である。この実施例は、図３に示す実施
例と比較すると分かるように、累積加算器３３の累積加
算用の入力をデシメーションフィルタ３２の出力側では
なく、１次結合器３１の出力からもってくるようにした
ものである。このように構成しても、図３の実施例と同
様の動作が期待できる。
構成ブロック図である。この実施例は、図３に示す実施
例と比較すると分かるように、累積加算器３３の累積加
算用の入力をデシメーションフィルタ３２の出力側では
なく、１次結合器３１の出力からもってくるようにした
ものである。このように構成しても、図３の実施例と同
様の動作が期待できる。
【００３８】前述したように、生体信号をＡ／Ｄ変換器
を用いてディジタル信号に変換する場合、関電極から入
ってくる信号の一番大きい成分は、直流の分極電位Ｖ１
である（図１１参照）。この分極電位の影響を排除し
て、Ａ／Ｄ変換を行う他の有効な方法は、生体信号は時
間的に変化するという点に着目することにより実現でき
る。つまり、関電極からの信号を微分して変化分を抽出
し、その微分出力をＡ／Ｄ変換器でディジタル信号に変
換し、最後に積分して正しいディジタル信号を得るとい
うものである。
を用いてディジタル信号に変換する場合、関電極から入
ってくる信号の一番大きい成分は、直流の分極電位Ｖ１
である（図１１参照）。この分極電位の影響を排除し
て、Ａ／Ｄ変換を行う他の有効な方法は、生体信号は時
間的に変化するという点に着目することにより実現でき
る。つまり、関電極からの信号を微分して変化分を抽出
し、その微分出力をＡ／Ｄ変換器でディジタル信号に変
換し、最後に積分して正しいディジタル信号を得るとい
うものである。
【００３９】図６は本発明の第４の実施例を示す構成ブ
ロック図である。図において、４０は関電極ＥＬｉから
の生体信号を微分する微分回路、４１は該微分回路４０
の出力を受けるΔΣ変調器、４２はこれらΔΣ変調器４
１の出力を受ける１次結合器、４３は該１次結合器４２
の出力をうけるデシメーションフィルタである。４３ａ
はデシメーションフィルタ４３内に設けた積分器であ
る。ΔΣ変調器４１，１次結合器４２及びデシメーショ
ンフィルタ４３とでΔΣＡ／Ｄ変換器を構成している。
このように構成された回路の動作を説明すれば、以下の
とおりである。
ロック図である。図において、４０は関電極ＥＬｉから
の生体信号を微分する微分回路、４１は該微分回路４０
の出力を受けるΔΣ変調器、４２はこれらΔΣ変調器４
１の出力を受ける１次結合器、４３は該１次結合器４２
の出力をうけるデシメーションフィルタである。４３ａ
はデシメーションフィルタ４３内に設けた積分器であ
る。ΔΣ変調器４１，１次結合器４２及びデシメーショ
ンフィルタ４３とでΔΣＡ／Ｄ変換器を構成している。
このように構成された回路の動作を説明すれば、以下の
とおりである。
【００４０】各関電極ＥＬｉからの生体信号はそれぞれ
の微分回路４０に入って微分される。従って、生体信号
の変化分のみが抽出されることになる。この微分回路４
０の出力は、ΔΣ変調器４１に入り、変調を受ける。こ
れらΔΣ変調器４１の出力は、続く１次結合器４２に入
って係数加算演算が行われる。そして、該１次結合器４
２の出力はデシメーションフィルタ４３に入り、積分器
４３ａを経てディジタル信号として取り出される。本発
明によれば、積分器４３ａをデシメーションフィルタ４
３の内部に取り込んだことにより、回路構成が簡単にな
る。
の微分回路４０に入って微分される。従って、生体信号
の変化分のみが抽出されることになる。この微分回路４
０の出力は、ΔΣ変調器４１に入り、変調を受ける。こ
れらΔΣ変調器４１の出力は、続く１次結合器４２に入
って係数加算演算が行われる。そして、該１次結合器４
２の出力はデシメーションフィルタ４３に入り、積分器
４３ａを経てディジタル信号として取り出される。本発
明によれば、積分器４３ａをデシメーションフィルタ４
３の内部に取り込んだことにより、回路構成が簡単にな
る。
【００４１】図７は第４の実施例の具体的構成例を示す
回路図である。図６と同一のものは、同一の符号を付し
て示す。図において、コンデンサＣ１０と抵抗Ｒ１１と
で微分回路４０を構成している。抵抗Ｒ１０とコンデン
サＣ１１は高周波成分を除去するローパスフィルタであ
る。オペアンプＵ１０，ＤタイプフリップフロップＵ１
１，帰還抵抗Ｒ１２，コンデンサＣ１２とでΔΣ変調器
４１を構成している。Ｕ１２は積分機能を具備するデシ
メーションフィルタとしてのアップダウンカウンタ４３
である。フリップフロップＵ１１にはインバータＧで反
転されれたクロックが、アップダウンカウンタＵ１２に
はクロックがそのまま入力されている。
回路図である。図６と同一のものは、同一の符号を付し
て示す。図において、コンデンサＣ１０と抵抗Ｒ１１と
で微分回路４０を構成している。抵抗Ｒ１０とコンデン
サＣ１１は高周波成分を除去するローパスフィルタであ
る。オペアンプＵ１０，ＤタイプフリップフロップＵ１
１，帰還抵抗Ｒ１２，コンデンサＣ１２とでΔΣ変調器
４１を構成している。Ｕ１２は積分機能を具備するデシ
メーションフィルタとしてのアップダウンカウンタ４３
である。フリップフロップＵ１１にはインバータＧで反
転されれたクロックが、アップダウンカウンタＵ１２に
はクロックがそのまま入力されている。
【００４２】このように構成された回路において、デシ
メーションフィルタ４３として、ただのアップダウンカ
ウンタ４３を、変換期間毎にクリアせずに用いる。ＤＣ
成分を含む信号を処理しようとすると、必ずある期間毎
にカウンタをクリアしてやる必要がある。それ故に、い
つでも結果を読みにいくという訳にいかず、一定周期で
読込んではクリアする処理を繰り返す必要がある。そこ
で、このような処理を不要とするために、ＤＣ成分をカ
ットし、更にカウンタの積分器としての性質が帳消しに
なるように、入力をΔΣ変調器４１に入れる前にアナロ
グ微分してやる。そうすると、カウンタ４３は原理上は
上りと下りが釣り合って落ち着く。
メーションフィルタ４３として、ただのアップダウンカ
ウンタ４３を、変換期間毎にクリアせずに用いる。ＤＣ
成分を含む信号を処理しようとすると、必ずある期間毎
にカウンタをクリアしてやる必要がある。それ故に、い
つでも結果を読みにいくという訳にいかず、一定周期で
読込んではクリアする処理を繰り返す必要がある。そこ
で、このような処理を不要とするために、ＤＣ成分をカ
ットし、更にカウンタの積分器としての性質が帳消しに
なるように、入力をΔΣ変調器４１に入れる前にアナロ
グ微分してやる。そうすると、カウンタ４３は原理上は
上りと下りが釣り合って落ち着く。
【００４３】ΔΣ変調器４１の入力部での微分とアップ
ダウンカウンタ４３による積分が釣り合って、カウンタ
の読みは交流信号としては入力信号を辿るものなる。従
って、いつカウンタ４３の出力を読みに行ってもその出
力は正しい入力値を与える。
ダウンカウンタ４３による積分が釣り合って、カウンタ
の読みは交流信号としては入力信号を辿るものなる。従
って、いつカウンタ４３の出力を読みに行ってもその出
力は正しい入力値を与える。
【００４４】ΔΣＡ／Ｄ変換器は、ΔΣ変調器の後に続
くデシメーションフィルタの特性がその全体の精度を決
定的に決める。従来では、このデシメーションフィルタ
としては、区間重みづけ移動平均器とか、トランズバー
サルフィルタが用いられる。最も簡単には、前述したよ
うなただのアップダウンカウンタを用いてもよい。
くデシメーションフィルタの特性がその全体の精度を決
定的に決める。従来では、このデシメーションフィルタ
としては、区間重みづけ移動平均器とか、トランズバー
サルフィルタが用いられる。最も簡単には、前述したよ
うなただのアップダウンカウンタを用いてもよい。
【００４５】この第４の発明によれば、Ａ／Ｄ変換器が
扱う生体信号のダイナミックレンジを有効に制限しつ
つ、全体としては広いダイナミックレンジに対応するこ
とができる。従って、８〜１２ビット程度のＡ／Ｄ変換
器を用いても電極電位の直接変換ができるようになる。
扱う生体信号のダイナミックレンジを有効に制限しつ
つ、全体としては広いダイナミックレンジに対応するこ
とができる。従って、８〜１２ビット程度のＡ／Ｄ変換
器を用いても電極電位の直接変換ができるようになる。
【００４６】前記Ａ／Ｄ変換器としてΔΣＡ／Ｄ変換器
を用いた場合、放送電波等の連続波（ＣＷ）等が回路に
影響を与えぬように、関電極信号の出力にＥＣＧアンプ
の入力段にローパスフィルタ（例えば図２のＲ１とＣ
１）を挿入することが多い。このローパスフィルタによ
り連続波が回路内に侵入してくることを防止している。
しかしながら、回路構成の簡略化という面から見ると、
ローパスフィルタ１個でもそれが多チャネルにわたると
部品点数の増大につながることとなる。
を用いた場合、放送電波等の連続波（ＣＷ）等が回路に
影響を与えぬように、関電極信号の出力にＥＣＧアンプ
の入力段にローパスフィルタ（例えば図２のＲ１とＣ
１）を挿入することが多い。このローパスフィルタによ
り連続波が回路内に侵入してくることを防止している。
しかしながら、回路構成の簡略化という面から見ると、
ローパスフィルタ１個でもそれが多チャネルにわたると
部品点数の増大につながることとなる。
【００４７】このような問題をなくすためには、ローパ
スフィルタを削除する必要がある。しかしながら、この
ローパスフィルタをなくすと、サンプリングクロックと
の間でビートが発生するおそれがある。このビートをな
くすためには、ΔΣ変調器及びデシメーションフィルタ
に印加するクロックを拡散スペクトル信号とすればよ
い。そのためには、例えばクロックの周波数を無害な程
度にわずかにＦＭ変調さてやるのが有効な手段の一つで
ある。この結果、クロックとビートを引き起こす成分
は、スペクトル拡散されて目だたなくなる。
スフィルタを削除する必要がある。しかしながら、この
ローパスフィルタをなくすと、サンプリングクロックと
の間でビートが発生するおそれがある。このビートをな
くすためには、ΔΣ変調器及びデシメーションフィルタ
に印加するクロックを拡散スペクトル信号とすればよ
い。そのためには、例えばクロックの周波数を無害な程
度にわずかにＦＭ変調さてやるのが有効な手段の一つで
ある。この結果、クロックとビートを引き起こす成分
は、スペクトル拡散されて目だたなくなる。
【００４８】図８は本発明の第５の実施例の要部を示す
構成ブロック図である。図６と同一のものは、同一の符
号を付して示す。図において、４０は入力した生体信号
を微分する微分回路、４１は該微分回路４０の出力を受
けるΔΣ変調器、４３は該ΔΣ変調器４１の出力を受け
るアップダウンカウンタである。このアップダウンカウ
ンタ４３は、前述したようにデシメーションフィルタと
積分器の機能を兼ねている。
構成ブロック図である。図６と同一のものは、同一の符
号を付して示す。図において、４０は入力した生体信号
を微分する微分回路、４１は該微分回路４０の出力を受
けるΔΣ変調器、４３は該ΔΣ変調器４１の出力を受け
るアップダウンカウンタである。このアップダウンカウ
ンタ４３は、前述したようにデシメーションフィルタと
積分器の機能を兼ねている。
【００４９】４５は該アップダウンカウンタ４３の出力
と基準値とを比較する比較器、５０はアップダウンカウ
ンタ４３の出力をディジタルデータ出力として受けるＣ
ＰＵである。このＣＰＵ５０は、比較器４５からの比較
結果を割込信号として受けてアップダウンカウンタ４３
にクリア信号を出力するようになっている。クロック
は、ΔΣ変調器４１とアップダウンカウンタ４３に入っ
ている。このように構成された回路の動作を説明すれ
ば、以下のとおりである。
と基準値とを比較する比較器、５０はアップダウンカウ
ンタ４３の出力をディジタルデータ出力として受けるＣ
ＰＵである。このＣＰＵ５０は、比較器４５からの比較
結果を割込信号として受けてアップダウンカウンタ４３
にクリア信号を出力するようになっている。クロック
は、ΔΣ変調器４１とアップダウンカウンタ４３に入っ
ている。このように構成された回路の動作を説明すれ
ば、以下のとおりである。
【００５０】アップダウンカウンタ４３からは、生体信
号の変化に対応したディジタルデータが出力される。こ
のアップダウンカウンタ４３の出力は、比較器４５に入
り、基準値と常時比較される。この基準値は、その値よ
りも出力変化が小さい時には前の値を保持するように働
くものである。図９を用いて説明する。図に示す波形は
生体信号波形、図の縦線はサンプリング周期を示してい
る。このサンプリング周期毎にＡ／Ｄ変換器はディジタ
ルデータを出力するが、その変化がゆるやかな部分はデ
ータとして取り込んでもそれほど情報を持っている訳で
はない。
号の変化に対応したディジタルデータが出力される。こ
のアップダウンカウンタ４３の出力は、比較器４５に入
り、基準値と常時比較される。この基準値は、その値よ
りも出力変化が小さい時には前の値を保持するように働
くものである。図９を用いて説明する。図に示す波形は
生体信号波形、図の縦線はサンプリング周期を示してい
る。このサンプリング周期毎にＡ／Ｄ変換器はディジタ
ルデータを出力するが、その変化がゆるやかな部分はデ
ータとして取り込んでもそれほど情報を持っている訳で
はない。
【００５１】そこで、変化がゆるやかな部分について
は、前のデータをその点の値として用いるようにする。
その変化が大きくなり、基準値を越えた時には、比較器
４５はＣＰＵ５０に割込信号を発生する。ＣＰＵ５０
は、この割込信号を受けると、アップダウンカウンタ４
３をクリアする。この結果、そのサンプリング点におけ
る新たなデータを得るようにする。このように、ゆるや
かな変化の点のデータ採取をスキップすることにより、
データ圧縮を図ることができる。図９の場合を例にとる
と、図の●印で示した点はデータ採取点、×印で示した
点はデータを間引いた点である。間引いたデータの数だ
けデータの圧縮が図れることになる。このデータ圧縮方
式は、図１に示す実施例回路，図３に示す実施例回路及
び図５に示す実施例回路のいずれにも適用することがで
きる。
は、前のデータをその点の値として用いるようにする。
その変化が大きくなり、基準値を越えた時には、比較器
４５はＣＰＵ５０に割込信号を発生する。ＣＰＵ５０
は、この割込信号を受けると、アップダウンカウンタ４
３をクリアする。この結果、そのサンプリング点におけ
る新たなデータを得るようにする。このように、ゆるや
かな変化の点のデータ採取をスキップすることにより、
データ圧縮を図ることができる。図９の場合を例にとる
と、図の●印で示した点はデータ採取点、×印で示した
点はデータを間引いた点である。間引いたデータの数だ
けデータの圧縮が図れることになる。このデータ圧縮方
式は、図１に示す実施例回路，図３に示す実施例回路及
び図５に示す実施例回路のいずれにも適用することがで
きる。
【００５２】図１０は本発明の第６の実施例の要部を示
す構成ブロック図である。図において、５０は複数チャ
ネルからの入力（生体信号）を受けるΔΣ変調器、５１
は各ΔΣ変調器５０からのパラレル出力を受けてシリア
ル信号に変換するパラ／シリ変換器、５２は該パラ／シ
リ変換器５１の出力を受けるデシメーションフィルタで
ある。ここで、φ1 はΔΣ変調器５０の動作クロック
（第１クロック）で、このクロックはパラ／シリ変換器
５１にデータ取り込みクロックとして入っている。ま
た、φ2 はデシメーションフィルタ５２の動作クロック
（第２クロック）であり、前記クロックφ1 とはφ2 ＝
ｎφ1 の関係がある。この第２クロックは、前記パラ／
シリ変換器５１に送り出しクロックとして入っている。
このように構成された回路の動作を説明すれば、以下の
とおりである。
す構成ブロック図である。図において、５０は複数チャ
ネルからの入力（生体信号）を受けるΔΣ変調器、５１
は各ΔΣ変調器５０からのパラレル出力を受けてシリア
ル信号に変換するパラ／シリ変換器、５２は該パラ／シ
リ変換器５１の出力を受けるデシメーションフィルタで
ある。ここで、φ1 はΔΣ変調器５０の動作クロック
（第１クロック）で、このクロックはパラ／シリ変換器
５１にデータ取り込みクロックとして入っている。ま
た、φ2 はデシメーションフィルタ５２の動作クロック
（第２クロック）であり、前記クロックφ1 とはφ2 ＝
ｎφ1 の関係がある。この第２クロックは、前記パラ／
シリ変換器５１に送り出しクロックとして入っている。
このように構成された回路の動作を説明すれば、以下の
とおりである。
【００５３】この第６の実施例は、以下のような原理に
基づいてなされたものである。この原理は、ΔΣ変調器
５０の動作クロックφ1 と、後段のデシメーションフィ
ルタ５２の動作クロックφ2 とは全く独立でもかまわな
いというものである。その理由は、ΔΣ変調器５０の出
力は、“１”と“０”の確率密度変調になっており、
“１”と“０”の出現頻度は、大局的に見れば後段のデ
シメーションフィルタのクロックには依存しないからで
ある。
基づいてなされたものである。この原理は、ΔΣ変調器
５０の動作クロックφ1 と、後段のデシメーションフィ
ルタ５２の動作クロックφ2 とは全く独立でもかまわな
いというものである。その理由は、ΔΣ変調器５０の出
力は、“１”と“０”の確率密度変調になっており、
“１”と“０”の出現頻度は、大局的に見れば後段のデ
シメーションフィルタのクロックには依存しないからで
ある。
【００５４】そこで、図１０に示すようにｎ個のΔΣ変
調器５０があり、共通のクロックφ1 で動作し、続くデ
シメーションフィルタ５２の入力が１ビット／語ででき
ている場合、ΔΣ変調器５０の共通クロックφ1 をデシ
メーションフィルタ５２の取り込みクロックφ2 の１／
ｎとし（逆に言えば第２のクロックφ2 を第１のクロッ
クφ1 のｎ倍とし）、その１周期毎にｎチャネル分の出
力をパラ／シリ変換器５１でシリアル変換し、順に１ビ
ット／語のデシメーションフィルタ５２の入力とする。
この結果、デシメーションフィルタ５２からは、全ての
チャネルを平等に扱って単純平均した値が得られる。一
般に、デシメーションフィルタ５２の方は、ディジタル
回路であるので、処理速度を上げやすいが、アナログ部
を含むΔΣ変調器５０側においては、むやみに処理速度
を上げることができない。故に、このような直列化をし
てでもデシメーションフィルタ５２の処理速度を速くし
た方が適応しやすい。
調器５０があり、共通のクロックφ1 で動作し、続くデ
シメーションフィルタ５２の入力が１ビット／語ででき
ている場合、ΔΣ変調器５０の共通クロックφ1 をデシ
メーションフィルタ５２の取り込みクロックφ2 の１／
ｎとし（逆に言えば第２のクロックφ2 を第１のクロッ
クφ1 のｎ倍とし）、その１周期毎にｎチャネル分の出
力をパラ／シリ変換器５１でシリアル変換し、順に１ビ
ット／語のデシメーションフィルタ５２の入力とする。
この結果、デシメーションフィルタ５２からは、全ての
チャネルを平等に扱って単純平均した値が得られる。一
般に、デシメーションフィルタ５２の方は、ディジタル
回路であるので、処理速度を上げやすいが、アナログ部
を含むΔΣ変調器５０側においては、むやみに処理速度
を上げることができない。故に、このような直列化をし
てでもデシメーションフィルタ５２の処理速度を速くし
た方が適応しやすい。
【００５５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば回路構成の簡単な生体信号採取装置を提供するこ
とができ、実用上の効果が大きい。
よれば回路構成の簡単な生体信号採取装置を提供するこ
とができ、実用上の効果が大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例の要部を示す回路図であ
る。
る。
【図２】増幅回路の構成例を示す図である。
【図３】本発明の第２の実施例の要部を示す構成ブロッ
ク図である。
ク図である。
【図４】本発明の第２の実施例の全体構成例を示すブロ
ック図である。
ック図である。
【図５】本発明の第３の実施例の要部を示す構成ブロッ
ク図である。
ク図である。
【図６】本発明の第４の実施例の要部を示す構成ブロッ
ク図である。
ク図である。
【図７】本発明の第４の実施例の具体的構成例を示す回
路図である。
路図である。
【図８】本発明の第５の実施例の要部を示す構成ブロッ
ク図である。
ク図である。
【図９】データ圧縮の説明図である。
【図１０】本発明の第６の実施例の要部を示す構成ブロ
ック図である。
ック図である。
【図１１】電極の取り付け例を示す図である。
【図１２】生体信号の検出波形例を示す図である。
【図１３】従来の生体信号採取装置の回路例を示す図で
ある。
ある。
２０ 増幅回路 ２１ Ａ／Ｄ変換部 ２２ 発振子 ＥＬ１〜ＥＬ６ 関電極 ＥＬ７ 不関電極 ＥＬ８ グラウンド電極
Claims (11)
- 【請求項１】 複数の関電極からの複数のチャネルの信
号を受けて記録する生体信号採取装置において、 各関電極からの生体信号を受けるＥＣＧアンプとして直
流的なゲインが略１程度、交流的なゲインが数十程度の
アンプを用いたことを特徴とする生体信号採取装置。 - 【請求項２】 前記ＥＣＧアンプが正側又は負側に振り
切れたことを検出して、関電極の外れを見つけるように
したことを特徴とする請求項１記載の生体信号採取装
置。 - 【請求項３】 前記各ＥＣＧアンプの出力をそれぞれ独
立にＡ／Ｄ変換し、それぞれのＡ／Ｄ変換出力をマイク
ロプロセッサにより誘導演算することにより、分極電位
を除去して生体信号のみを抽出するようにしたことを特
徴とする請求項１記載の生体信号採取装置。 - 【請求項４】 関電極からの生体信号をディジタルデー
タに変換するＡ／Ｄ変換器としてΔΣ変調器とデシメー
ションフィルタよりなるΔΣＡ／Ｄ変換器を用い、 かつ、デシメーションフィルタの出力を累積加算する累
積加算器を設け、 この累積加算器の出力を、ΔΣ変調器とデシメーション
フィルタの間に挿入した１次結合器にフィードバックす
ることにより、直流的な分極電位を含む直流成分を除去
するようにしたことを特徴とする生体信号採取装置。 - 【請求項５】 前記１次結合器の出力を累積加算器に入
れ、該累積加算器の出力を１次結合器にフィードバック
するようにしたことを特徴とする請求項４記載の生体信
号採取装置。 - 【請求項６】 前記１次結合器とデシメーションフィル
タの数は、出力信号の数に合わせたものとし、前記累積
加算器の出力を１次結合器にフィードバックする時の係
数を自由に変えられるようにしたことを特徴とする請求
項４記載の生体信号採取装置。 - 【請求項７】 関電極からの生体信号をディジタルデー
タに変換するＡ／Ｄ変換器としてΔΣ変調器とデシメー
ションフィルタよりなるΔΣＡ／Ｄ変換器を用い、 関電極からの生体信号を微分回路で微分した後、前記Ａ
／Ｄ変換器を用いてＡ／Ｄ変換し、その結果をディジタ
ル的に積分して出力データとするものにおいて、 前記積分機能をΔΣＡ／Ｄ変換器のデシメーションフィ
ルタの内部に含めるようにしたことを特徴とする生体信
号採取装置。 - 【請求項８】 連続妨害波に対する影響を除去するた
め、ΔΣ変調器及びデシメーションフィルタに印加する
クロックを拡散スペクトル信号としたことを特徴とする
請求項４又は７記載の生体信号採取装置。 - 【請求項９】 前記Ａ／Ｄ変換器として、入力信号の変
化分をモニタし、その変化分が基準値に満たない場合に
は、データとして取り込まないようにすることによりデ
ータ圧縮を図った請求項１又は４又は７記載の生体信号
採取装置。 - 【請求項１０】 前記関電極の生体信号を微分回路で微
分した後、ΔΣＡ／Ｄ変調器に入れ、 デシメーションフィルタとして、アップダウンカウンタ
を用い、前記ΔΣ変調器の出力をこのアップダウンに入
れてやるようにしたことを特徴とする請求項４又は７記
載の生体信号採取装置。 - 【請求項１１】 前記ΔΣＡ／Ｄ変換器を構成するΔΣ
変調器とデシメーションフィルタのそれぞれを、周波数
の異なる非同期のクロックで動作させるようにしたこと
を特徴とする請求項４又は７記載の生体信号採取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301224A JPH06197877A (ja) | 1992-11-11 | 1992-11-11 | 生体信号採取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301224A JPH06197877A (ja) | 1992-11-11 | 1992-11-11 | 生体信号採取装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06197877A true JPH06197877A (ja) | 1994-07-19 |
Family
ID=17894279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4301224A Withdrawn JPH06197877A (ja) | 1992-11-11 | 1992-11-11 | 生体信号採取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06197877A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002282230A (ja) * | 2001-03-23 | 2002-10-02 | Fukuda Denshi Co Ltd | 生体情報収集装置、生体情報処理装置及び処理方法 |
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| WO2014054586A1 (ja) | 2012-10-02 | 2014-04-10 | 独立行政法人科学技術振興機構 | 信号検出装置および信号検出方法 |
| WO2014126223A1 (ja) | 2013-02-15 | 2014-08-21 | 独立行政法人科学技術振興機構 | 信号検出装置、信号検出方法、および信号検出装置の製造方法 |
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| US11025215B2 (en) | 2016-12-07 | 2021-06-01 | The Regents Of The University Of California | High input impedance, high dynamic range, common-mode-interferer tolerant sensing front-end for neuromodulation systems |
-
1992
- 1992-11-11 JP JP4301224A patent/JPH06197877A/ja not_active Withdrawn
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| US10413247B2 (en) | 2013-02-15 | 2019-09-17 | Japan Science And Technology Agency | Signal detection device, signal detection method, and method of manufacturing signal detection device |
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