JPH06187311A - マルチプロセッサシステムおよびプロセッサ間通信方法 - Google Patents

Abstract

(57)【要約】 【目的】プロセッサ間で高速にデータ転送できるマルチ
プロセッサの提供。 【構成】複数のプロセッサ１と、各プロセッサの内部バ
スのビット幅に相当する個数のＡＴＭスイッチ２とから
なるマルチプロセッサシステムにおいて、各プロセッサ
は、上記複数のＡＴＭスイッチのそれぞれと接続するた
めのインタフェース１０を持つ。各インタフェイス１０
は、送信データブロックを、複数のビットデータブロッ
クに分割し、各ビットデータブロックに宛先プロセッサ
によって決まるルーティング情報を含むヘッダを付加す
ることによって、複数のセルに変換し、これらのセルを
上記複数のＡＴＭスイッチに並列的に送る。上記複数の
セルは、ＡＴＭスイッチによって宛先プロセッサに並列
的に転送され、宛先プロセッサのインタフェースで元の
データブロックにリアセンブルされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサから
なるマルチプロセッサシステムおよびプロセッサ間通信
方法に係り、特にマルチメディアを扱う端末システムに
適したマルチプロセッサシステムおよびプロセッサ間通
信方法に関する。

【０００２】

【従来の技術】従来、画像等を処理するシステムにおい
ては、例えば、「映像情報(Ｉ)」1987／12 p．23〜27
「最新画像処理ワークステーション VICOM-VMEシリー
ズ」に記載されているように、１つのプロセッサにおい
て全ての画像処理を行なうのではなく、複数の専用プロ
セッサを用いることで処理の高速化を図っている。この
場合、専用プロセッサ間のデータの送受信は、一般的な
システムバスとは別に設けた専用のバスを介して行な
い、例えば、画像処理以外のデータトラフィックによる
性能低下を防ぐという方法がとられていた。

【０００３】文献１の例では、画像処理専用のプロセッ
サを複数用意し、これらの専用プロセッサ間の通信は、
システムバスであるＶＭＥ−ＢＵＳとは別の、画像処理
データ専用のバスＩＭＡＧＥ−ＢＵＳを用いることによ
って、データ転送の高速化を図っていた。

【０００４】

【発明が解決しようとする課題】上記従来技術は、画像
処理専用の通信路がバス形式となっているため、以下に
あげる問題があった。

【０００５】すなわち、プロセッサ間の通信を開始する
ためには、バス使用権の獲得する必要があり、他のプロ
セッサがデータ転送を行なっている間は、その転送がお
わるまで待たねばならない。従って、リアルタイム性を
要求される情報、例えば、音声や映像のようなマルチメ
ディア情報の場合、バス使用権獲得までの待ち時間によ
る処理の遅れから、メディアのリアルタイム性が保証で
きなくなるという問題があった。

【０００６】また、上記従来技術では、同時には、一組
のプロセッサ間通信しかできないため、特定のプロセッ
サだけがバスを占有することを防ごうとすると、各プロ
セッサに許容すバスの連続使用時間を制約せざるを得
ず、プロセッサが比較的長いデータを送ろうとすると、
１つの送信データストリームが、送信途中で一旦分断さ
れてしまう。送信の途中で分断された情報は、受信側の
プロセッサにおける復元処理において、時間軸管理が行
なわれていないことから、情報の等時性は失われてしま
うという問題があった。

【０００７】さらに、バス接続を採用した上記従来技術
では、同時には、一組のプロセッサ同士しか通信できな
いため、例えば、通信プロセッサがネットワークから受
信したデータをファイルプロセッサへ転送している間
に、画像入力プロセッサがカメラから入力された画像デ
ータを画像処理プロセッサへ転送すること、あるいは、
これらの動作と並行して、上記画像処理プロセッサによ
る処理結果を画像表示プロセッサへ転送する、と言った
複数のプロセッサによる処理動作が並行して行なえない
という問題があった。

【０００８】本発明の目的は、複数対のプロセッサ間通
信を同時に並行して実現できるマルチプロセッサシステ
ムを提供することにある。

【０００９】本発明の他の目的は、比較的長いデータス
トリームでも、他のプロセッサによるデータ伝送の影響
を受けることなく、迅速に伝送可能にしたマルチプロセ
ッサシステム、およびプロセッサ間通信方法を提供する
ことにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるマルチプロセッサシステムは、入力端
子から受け取ったセルを該セルのヘッダ情報によって決
まる出力端子に転送するスイッチ手段と、上記各プロセ
ッサを上記スイッチ手段に接続するためのインターフェ
イス手段とを有し、上記インターフェイス手段が、自プ
ロセッサから他のプロセッサに送信すべき複数バイトの
データストリームを受取り、該データストリームを複数
のデータブロックに分割し、各データブロックを、宛先
プロセッサによって異なるヘッダと上記データブロック
の１部をなす部分データブロックとからなる複数のセル
に変換し、該複数のセルを並列的に上記スイッチ手段に
送出するための第１の手段と、上記スイッチ手段から複
数のセルを並列的に受信し、上記複数のセルに含まれる
部分データブロックを１つのデータブロックに変換する
ための第２の手段とからなることを特徴とする。

【００１１】本発明の１つの側面は、上記第１の手段
が、上記プロセッサから受け取った他のプロセッサに送
信すべきのデータストリームを、所定長さを持つ複数の
データブロックに分割し、各データブロックを、ヘッダ
と上記データブロックの特定ビット位置の情報を含むビ
ットデータブロックとからなる複数のセルに変換し、該
複数のセルを上記スイッチ手段と接続された第１群の信
号線に並列的に送出し、上記第２の手段が、上記スイッ
チ手段に接続された第２群の信号線から複数のセルを並
列的に受信し、該複数のセルに含まれるビットデータブ
ロックを１つのデータブロックに変換するようにしたこ
とにある。

【００１２】上記スイッチ手段は、例えば、複数のセル
フルーティングスイッチからなり、上記第１の手段と第
２の手段が、上記複数のセルフルーティングスイッチの
それぞれと接続された構成とすることができる。本発明
の１つの実施形態によれば、上記スイッチ手段は、前記
送信データの１バイトのビット数に等しい個数のセルフ
ルーティングスイッチからなり、上記第１の手段が、デ
ータブロックをビット位置に対応した複数のビットデー
タブロックに分割し、各ビットデータブロック毎に前記
セルを形成し、各セルを送信データの各バイトのビット
位置と対応したセルフルーティングスイッチに送出する
ようにしている。

【００１３】また、本発明によるプロセッサ間通信方法
は、複数のプロセッサをスイッチ手段を介して相互接続
しておき、データの送信元となる第１のプロセッサ側
で、送信すべき複数バイトからなるデータブロックをそ
れぞれが各バイトの同一ビット位置のデータからなる複
数のビットデータブロックに分割し、各ビットデータブ
ロックに宛先となる第２のプロセッサに固有のルーチン
グ情報を含むヘッダを付加することによって複数のセル
を形成し、上記複数のセルをスイッチ手段に並列的に送
信し、上記スイッチ手段によって、上記複数のセルを上
記第２のプロセッサに並列的に転送し、上記第２のプロ
セッサ側で、受信セルに含まれるビットデータブロック
を１つのデータブロックに変換することを特徴とする。

【００１４】

【作用】本発明によれば、各プロセッサとスイッチ手段
とを接続する第１、第２の信号線群を、それぞれ、スイ
ッチ手段（あるいはそれを構成する複数のセルフルーテ
ィングスイッチ）の該プロセッサに固有の入力端子およ
び出力端子に接続することによって、各プロセッサと他
の任意のプロセッサとの間に専用の通信路を確保するこ
とができる。

【００１５】従って、本発明によれば、各プロセッサ
は、他のプロセッサによるデータ転送動作の終了を待つ
ことなく、同時並行的にデータ転送を行なうことが可能
になる。

【００１６】このため、本発明を、例えばマルチメディ
ア端末に適用した場合、広域網からの受信データのファ
イルへの転送動作と、画像入力プロセッサから画像処理
プロセッサへの画像データの転送動作と、画像処理プロ
セッサの処理結果の表示プロセッサへの転送動作等、複
数のプロセッサ間通信を同時に行なうことが可能にな
る。

【００１７】

【実施例】図１は、本発明によるマルチプロセッサシス
テムの１実施例を示す図であり、ｎ個のプロセッサユニ
ット１（１Ａ〜１Ｎ）が、ｍ個のセルフルーチングスイ
ッチ２（２Ａ〜２Ｍ）を介して、相互に接続されてい
る。なお、本明細書で言う「セルフルーチングスイッ
チ」とは、以下（１）又は（２）の条件を備えたスイッ
チであり、例えば固定長パケット（以下、セルと言う）
のスイッチングを行なうＡＴＭスイッチがこれに該当す
る。

【００１８】（１）入力セルのヘッダの先頭に付与した
ルーチング情報により、各スイッチ内部の方路を選びな
がら、入力セルを出力ポートの１つにへルーチングす
る。スイッチ外部から共通制御部によるスイッチング指
令を受けることなく、各セルの情報で方路決定する。

【００１９】（２）固定長の比較的短パケットを扱う、
ハードウェア制御の高速、自己方路決定型のスイッチ。

【００２０】各プロセッサユニット１は、プロセッサ６
と、メモリ７と、Ｉ／Ｏ装置８と、ＡＴＭポート１０と
からなり、これらは、ｍビット幅の内部バス９で結ばれ
ている。本発明の特徴は、各プロセッサのｍビット幅の
内部バス９が、ＡＴＭスイッチのための接続ポート、す
なわちＡＴＭポート１０に接続されている点である。

【００２１】ＡＴＭポート１０は、それぞれ各プロセッ
サユニット１の内部バスのビット幅に相当するｍ本の入
力線２９と、ｍ本の出力線３０とを備えており、これら
の入力線および出力線との間でｍビット幅のデータをＡ
ＴＭセルの形で送受信することが可能である。上記ＡＴ
Ｍポート１０の入力線２９と出力線３０は、それぞれ、
プロセッサユニットの内部バス９の各ビットに対応する
ｍ個のＡＴＭスイッチ２（２Ａ〜２Ｍ）に、各々、接続
されている。

【００２２】各ＡＴＭスイッチ２は、ｎ個のプロセッサ
ユニット１Ａ〜１Ｎと接続できるように、ｎ本の入力端
子ＩＮ１ｊ〜ＩＮｎｊ（ｊ＝１〜ｍ）とｎ本の出力端子
ＯＵＴ１ｊ〜ＯＵＴｎｊ（ｊ＝１〜ｍ）とを備えてい
る。

【００２３】例えば、第１のプロセッサユニット１Ａの
ｍビット幅の出力データのうち、第１ビット目に位置す
る情報は、後述するサブセルの形式で、第１のＡＴＭス
イッチ（No.１）２Ａの第１入力端子（IN11）に入力さ
れ、上記第１のプロセッサユニット１Ａの出力データの
第ｍビット目に位置する情報は、第ｍのＡＴＭスイッチ
（No.m）２Ｍの第１入力端子（IN1m）に入力される。同
様に、第ｎのプロセッサユニット１Ｎのｍビット幅の出
力データの第１ビット目に位置する情報は、サブセルの
形式で、第１のＡＴＭスイッチ（No.1）２Ａの第ｎ入力
端子（INn1）に入力され、上記第ｎのプロセッサユニッ
トの出力データの第ｍビット目に位置する情報は、第ｍ
のＡＴＭスイッチ（No.m）２Ｍの第ｎ入力端子（INnm）
に入力される。

【００２４】上記第１のＡＴＭスイッチ２Ａの第１出力
端子OUT11の情報は、第１のプロセッサユニット１Ａの
ＡＴＭポート１０の第１ビット目と対応する入力線に入
力され、第ｍのＡＴＭスイッチ２Ｍの第１出力端子OUT1
mの情報は、第１のプロセッサユニット１ＡのＡＴＭポ
ートの第ｍビット目と対応する入力線に入力される。同
様に、第１のＡＴＭスイッチ（No.1）２Ａの第ｎ出力端
子OUTn1の情報は、第ｎのプロセッサユニット１ＮのＡ
ＴＭポートの第１ビット目と対応する入力線に入力さ
れ、第ｍのＡＴＭスイッチ（No.m）２Ｍの第ｍ出力端子
OUTnmの情報は、第ｎのプロセッサユニット１ＮのＡＴ
Ｍポートの第ｍビット目と対応する入力線に入力され
る。

【００２５】一方、各プロセッサから送信されたｍビッ
ト幅のデータの第１ビット目に位置する情報を含むサブ
セルは、第１のＡＴＭスイッチ（No.1）２Ａにおいて交
換処理されて、データの宛先となるプロセッサ２ｊが接
続された出力端子ＯＵＴｊ１に出力され、上記宛先プロ
セッサ２ｊのＡＴＭポートの第１ビット目と対応する入
力線に送られる。同様にして、各プロセッサからの送信
データの第ｍビット目に位置する情報を含むサブセル
は、第ｍのＡＴＭスイッチ（No.m）２Ｍにおいて交換処
理され、宛先のプロセッサ２ｊが接続された出力端子Ｏ
ＵＴｊｍに出力され、上記宛先プロセッサのＡＴＭポー
トの第ｍビット目と対応する入力線に送られる。このよ
うにして、各プロセッサユニットは、内部バス１０のビ
ット幅ｍに等しい個数のサブセルをビット対応に設けら
れた複数のＡＴＭスイッチを介して並列転送することに
より、他の任意のプロセッサユニットとの間で、高速に
データ送受信することが可能となる。

【００２６】図２は、図１のＡＴＭポート１０の詳細を
示す構成図である。ＡＴＭポート１０は、これに内部バ
ス９を介して接続されたプロセッサ６から与えられたｍ
ビット幅のデータストリーム（メッセージ）をそれぞれ
所定の長さＬをもつ複数のデータブロックに分割し、更
に、各データブロックをビット位置毎のｍ個のサブデー
タブロックに分解し、各サブデータブロックに同一のセ
ルヘッダを付加することによって形成したｍ個のサブセ
ルを、ＡＴＭスイッチ２Ａ〜２Ｍに並列的に送信した
り、逆にこれらのＡＴＭスイッチから並列的に受信した
サブセルをもとのデータストリーム形式に変換し、内部
バスを介してプロセッサ６に渡すことを役目としてい
る。

【００２７】ＡＴＭポート１０は、ｍ本の入力線２９を
介してＡＴＭスイッチ２Ａ〜２Ｍから、それぞれビット
位置と対応するサブデータブロック（第１ビットデータ
ブロック〜第ｍビットデータブロック）のサブセルを並
列的に受信するセル受信部１５と、上記セル受信部１５
から供給された複数のサブセルのセルヘッダを解析し、
各サブセルから抽出したサブデータブロックをｍビット
のデータ幅をもつデータブロックに変換する受信セル・
ヘッダ処理部１６と、上記受信セル・ヘッダ処理部１６
から供給されるデータブロックをプロセッサが扱うデー
タストリーム形式にリアセンブリするための制御動作を
行なうリアセンブリ制御部１７と、リアセンブリされた
データストリームを一時的に蓄積するための受信バッフ
ァ部１８と、プロセッサから他のプロセッサに送出すべ
きデータストリーム（メッセージ）を一時的に蓄積する
ための送信バッファ部２１と、上記送信バッファから、
転送単位となる所定長さＬのデータブロックを読み出
し、これをｍ個のサブセルに変換するための制御動作を
行なうアセンブリ制御部２２と、上記送信バッファから
読み出されたデータブロックをｍ個のビットデータブロ
ックに分割し、各ビットデータブロックに送信セルヘッ
ダを付加する送信セル・ヘッダ処理部２０と、上記送信
セル・ヘッダ処理部２０から供給されるｍ個のサブセル
をｍ本の出力線３０を介してＡＴＭスイッチ２Ａ〜２Ｍ
に並列的に送出するセル送信部１９とからなる。

【００２８】２３はバッファ管理部、２４はＤＭＡコン
トロール部、２５はポート制御部である。コントロール
バス２６、アドレスバス２７、およびデータバス２８
は、図１のプロセッサユニット内のプロセッサ６、メモ
リ７、Ｉ／Ｏ８に接続されている。

【００２９】図３〜図５は、ＡＴＭポート１０において
取り扱われるデータ構造の１例を示した図である。プロ
セッサユニット１Ａから他のプロセッサユニット、例え
ば１Ｎへのデータ転送を行なう場合、プロセッサユニッ
ト１Ａでは、図３に示すデータストリーム（メッセー
ジ）４０の形式で，送信データをメモリ７内に用意す
る。

【００３０】データストリーム４０は、ヘッダ部４１
と、データ部４２とからなる。ヘッダ部４１は、宛先ア
ドレスを示すフィールド４３、データの種別を示すフィ
ールド４４、データ部の長さを示すフィールド４５及び
データストリームの番号（シーケンス番号）を示すフィ
ールド４６からなる。

【００３１】上記宛先アドレスフィールド４３は、スト
リームの宛先となるプロセッサユニットの番号と、必要
に応じて、データ４０を扱うプログラムの識別子あるい
はデータ４０を格納するためのメモリアドレスが入れら
れている。

【００３２】ＡＴＭポート１０は、プロセッサ１Ａから
受け取ったこのデータストリーム４０を送信バッファ２
１内に一時的に格納し、このデータストリーム４０をそ
れぞれ所定のサイズＬをもつ複数のデータブロックに分
割する。最後のデータブロックは、サイズＬに満たない
場合、フィラー（例えば、スペース）を追加することに
よって、所定サイズＬのデータブロックとする。

【００３３】ＡＴＭポートは、上記送信バッファ２１に
格納されたヘッダ部４１の宛先アドレスフィールド４３
の内容に従って、ＡＴＭスイッチがセルのルーティング
のために必要とするルーティング情報（スイッチ情報）
３２を生成し、図４に示すように、これをセル番号３３
と共に、各データブロック３４の先頭部に付加して、Ａ
ＴＭセル３０を作成する。

【００３４】本発明では、上記ＡＴＭセル３０における
ｍビット幅をもつデータブロック３４を、各バイトの第
１ビットからなる第１ビットデータブロック〜各バイト
の第ｍビットからなる第ｍビットデータブロックに分解
し、得られた１ビット幅Ｌビット長の 各ビットデータ
ブロック３５に、図５に示すように、スイッチ情報３２
とセル番号３３とを付加することによって、ｍ個のセル
（以下、本明細書では、このようなビットデータブロッ
クを含むセルをサブセルと言う）３１を形成し、これら
のサブセルを出力線３０を介してＡＴＭスイッチ２に並
列的に出力することを特徴とする。

【００３５】次ぎに、図２を参照して、プロセッサ間で
行なわれるデータの送受信動作について説明する。

【００３６】先ず、１つのプロセッサ１Ａから他の任意
のプロセッサ、例えば１Ｎに対するデータ送信動作につ
いて説明する。プロセッサ１Ａは、メモリ７内おける送
信すべきデータの格納場所をポート制御部２５に対して
知らせると共に、ライト命令を出す。ここでの「ライト
命令」とは、プロセッサ１Ａから、データの宛先となる
プロセッサ１Ｎに対して、ＡＴＭスイッチ２経由で、デ
ータを転送することを意味する。

【００３７】上記ライト命令に応答して、ポート制御部
２５は、ＤＭＡコントロール２４の機能を用いて、メモ
リ７の指定されたデータ格納場所から、送信すべきデー
タストリーム４０を、送信バッファ２１に転送する。次
に、ポート制御部２５は、アセンブリ制御部２２に対し
て、アセンブリ動作を指示する。上記指示に応答して、
アセンブリ制御部２２は、送信バッファ２１から所定長
さＬバイト（ｍビット／バイト）分の送信データブロッ
クを読みだす。上記送信データブロックは、ビット位置
に対応したｍ個のビットデータブロックに分割され、送
信セルヘッダ処理部２０で、ビットデータブロック毎の
セルヘッダ付けが行なわれる。

【００３８】図６は、送信セルヘッダ処理部２０の詳細
を示す。送信セルヘッダ処理部２０は、ルーティング情
報３２を設定するためのレジスタ２０１と、セル番号３
３をカウントするためのカウンタ２０２と、それぞれ上
記レジスタ２０１およびカウンタ２０２から出力される
並列データを直列データに変換するための並列／直列
（Ｐ／Ｓ）変換器２０３および２０４と、信号線２２１
〜２２３を介してアセンブリ制御部から与えられる制御
信号に応じて、Ｐ／Ｓ変換器２０３、２０４および送信
バッファ２１の出力の何れかを選択し、セル送信部１９
に出力するよう動作するセレクタからなっている。

【００３９】アセンブリ制御部２２は、ポート制御部２
５からアセンブリ動作の開始指令を受けると、送信バッ
ファ２１から読み出した宛先アドレス情報に基づいて、
サブセルに付加すべきルーティング情報３２を生成し、
これをレジスタ２０１に設定する。また、カウンタ２０
２にカウント指令を与え、更新されたセル番号を生成さ
せる。

【００４０】次に、アセンブリ制御部２２は、制御信号
線２２１に選択信号を出力し、これによって、Ｐ／Ｓ変
換器２０３を動作させ、レジスタ２０１に設定されてい
るルーティング情報をシリアルデータに変換して、ｍ本
の出力線２０５にそれぞれ出力させる。この時、セレク
タ２０は、上記Ｐ／Ｓ変換器の出力線２０５からの入力
信号を選択し、ｍ本の信号線２１１を介してセル送信部
１９に転送する動作状態となっている。ルーティング情
報の転送が終わると、アセンブリ制御部２２は、制御信
号線２２２に選択信号を出力し、Ｐ／Ｓ変換器２０４を
動作させ、カウンタ２０２のカウント値をシリアルデー
タに変換して、ｍ本の出力線２０６にそれぞれ出力させ
る。この時、セレクタ２０は、上記Ｐ／Ｓ変換器の出力
線２０６からの入力信号を選択し、信号線２１１を介し
てセル送信部１９に転送する動作状態となっている。

【００４１】セル番号の転送が終わると、アセンブリ制
御部２２は、制御信号線２２３に選択信号を出力し、セ
レクタ２０を、送信バッファ２１の出力線２０７から入
力される信号を信号線２１１を介してセル送信部１９に
転送する動作状態とする。この状態で、アセンブリ制御
部２２は、送信バッファ２１から長さＬのデータブロッ
クを順次に読み出す。上記データブロックは、ビット位
置別に分割されたｍ個のビットデータブロックとして出
力線２０７に読み出され、信号線２１１を介して、セル
送信部１９に供給される。

【００４２】セル送信部１９では、セレクタ２１０から
ｍ本の信号線２１１を介して供給されるｍ本のシリアル
データを、例えば、出力線３０と対応して用意されたｍ
個のサブセル・キューメモリに一旦蓄えておき、制御信
号線２２４を介してアセンブリ制御部２２から与えられ
る送信指令に応答して、これらのキューメモリの内容を
出力線３０に出力させる。尚、出力線３０へのサブセル
の送出動作は、ヘッダ情報（ルーティング情報とセル番
号）をキューメモリに蓄積した後、これらのキューメモ
リへのビットデータブロックの入力と並行して、キュー
メモリからサブセル情報を出力するようにしてもよい。

【００４３】以上の動作を繰返すことによって、送信バ
ッファ２１内のデータストリームがすべてサブセル化さ
れ、ＡＴＭスイッチ２Ａ〜２Ｍに送信し終わると、アセ
ンブリ制御部２２は、バッファ管理部２３を通じて、ポ
ート制御部２５に送信終了を伝える。ポート制御部２５
は、アセンブリ制御部２２から送信終了の通知を受ける
と、コントロールバス２６を用いて、プロセッサ１Ａに
対して割込みをかけ、送信終了を通知する。なお、プロ
セッサ１ＡとＡＴＭポート１０の間では、後述するよう
に、各種のコマンドのやりとりも行われる。

【００４４】次に、プロセッサ１Ａにおける他のプロセ
ッサからのデータ受信動作について述べる。図１に示し
たＡＴＭスイッチ２ＡからＡＴＭスイッチ２Ｍまでの各
出力は、全体として見ればｍビット幅の信号となって、
図２のＡＴＭポート内のセル受信部１７に入力される。

【００４５】セル受信部１５は、ＡＴＭスイッチ２Ａ〜
２Ｍから入力線２９を介してｍ個のサブセル信号を並列
的に受信し、これらのサブセル信号を受信セルヘッダ処
理部１６に渡す。

【００４６】受信セルヘッダ処理部１６は、図７に示す
如く、セル受信部１５から信号線１６０を介してｍ個の
サブセル信号を並列的に受信するセレクタ１６１を有
し、上記セレクタ１６１は、リアセンブル制御部１７か
ら制御信号線１７０または１７１を介して与えられる選
択信号に応じて、これらのサブセル信号を出力ポートＡ
または出力ポートＢに選択的に出力する。

【００４７】出力ポートＡには、それぞれシリアルデー
タをｍビットのパラレルデータに変換するためのＳ／Ｐ
変換器１６３−１〜１６３−ｍを有するｍ本の信号線１
６２が接続され、これらのＳ／Ｐ変換器の出力は比較器
１６４に入力されている。また、出力ポートＢには、ｍ
本の信号線１６６を介して受信バッファ１７が接続され
ている。

【００４８】リアセンブル制御部１７は、セル受信部１
５の受信キュー（図示せず）にｍ個のサブセルが受信さ
れた時にセル受信部が制御信号線１７２に出力する制御
信号に応答して、先ず、制御信号線１７０にヘッダ処理
のための制御信号を出力する。この制御信号に応答し
て、セル受信部１５から、受信されたｍ個のサブセルの
ヘッダ部（ルーティング情報３２とセル番号３３）の内
容がセレクタ１６１に供給され、これらがセレクタで出
力ポートＡに転送され、それぞれＳ／Ｐ変換器１６３−
１〜１６３−ｍによってパラレルデータに変換された
後、比較器１６４に入力される。上記比較器１６４は、
リアセンブル制御部１７が制御信号線１６５に出力した
制御信号に応答して、これらｍ個のヘッダを比較し、こ
れらが互いに一致しているか否かの判定結果を示す信号
を信号線１６６に出力する。

【００４９】リアセンブル制御部１７は、上記判定結果
がセルヘッダ間に不一致が生じたことを示す場合は、デ
ータ受信エラーを示す制御信号をポート制御部２５に送
り、もし、上記判定結果が全てのセルヘッダの一致を示
す場合は、制御信号線１７１にデータブロック処理のた
めの制御信号を出力する。この制御信号に応答して、セ
ル受信部１５から、受信されたｍ個のサブセルのビット
データブロックの内容がセレクタ１６１に供給され、こ
れらが出力ポートＢに転送され、信号線１６６を介して
受信バッファ１８に入力される。

【００５０】サブセルの受信の都度、上述した受信セル
ヘッダ処理部１６とリアセンブリ制御部１７の動作を繰
り返すことによって、受信バッファ１８内にてデータス
トリームの復元が行なわれる。リアセンブリ制御部１７
は、受信バッファに蓄積されたデータストリームのヘッ
ダ部に含まれるデータ長フィールド４５の値から、受信
処理すべきデータブロックの個数を判断する、そして、
最後のデータブロックを受信して、受信バッファ１８内
にもとのデータストリームが完成されたところで、ポー
ト制御部２５に対してデータ受信完了を通知する。

【００５１】ポート制御部２５は、上記データ受信完了
の通知を受け取ると、ＤＭＡコントロール２４に対し
て、データストリームのＤＭＡ転送を指示し、データス
トリームがメモリ７の受信データ領域へ転送される。こ
れが終了すると、ポート制御部２５は、プロセッサに対
して、受信完了の割込みをかける。

【００５２】図８は、ＡＴＭスイッチ２（２Ａ〜２Ｍ）
の構成の１例を示す図である。ＡＴＭスイッチ２の役割
は、任意の入力端子ＩＮｉｊ（ｉ＝１〜ｎ，j＝１〜
ｍ）から入力されたサブセル３１を、ルーティング情報
（スイッチ情報）３２にもとづいて、出力端子の１つに
高速に交換処理することである。 ＡＴＭスイッチは、
複数の単位スイッチＳ１１〜Ｓ３４を多段に接続しスイ
ッチ構成となっている。

【００５３】図示した例では、各ＡＴＭスイッチ２は、
４行３段に配置された合計１２個の単位スイッチＳ１１
〜Ｓ３４からなり、各単位スイッチは、２つの入力端子
と、２つの出力端子とを有している。１段目のスイッチ
Ｓ１１〜Ｓ１４においては、各入力端子から受信したサ
ブセルのルーティング情報の第１ビット目の状態に応じ
て、受信サブセルの出力方向を決定し、何れかの出力端
子にサブセルを出力する。次の段の単位スイッチＳ２１
〜Ｓ２４は、受信したサブセルのルーティング情報の第
２ビット目の状態に応じて、セルを出力すべき出力端子
を決定する。同様にして、ｎ段目の単位スイッチでは、
送りこまれたサブセルのルーティング情報の第ｎビット
目をみて、出力先を決める。なお、単位スイッチ内部に
おけるこれらの一連の動作は、ハードウェア回路によっ
て、ゲート遅延程度の高速動作で行なわれる。

【００５４】図８に示したＡＴＭスイッチの動作を、例
えば、識別子「５」を持つプロセッサユニット１Ｅか
ら、識別子「３」を持つプロセッサユニット１Ｃに対し
て送出したサブセルの交換処理を例として説明する。

【００５５】プロセッサ１ＥのＡＴＭポートから送出さ
れる各セルのルーティング情報フィールド３２には、宛
先プロセッサユニット１Ｃの識別子に相当するルーティ
ング情報が２進値「０１０」で設定される。

【００５６】図８の例では、第１ビットに対応するサブ
セルを交換処理するためのＡＴＭスイッチ２Ａが示され
ている。プロセッサユニット２からのサブセルは、入力
信号線IN51から単位スイッチＳ１１に入力される。単位
スイッチＳ１１は、入力サブセルのスイッチ情報の１番
目のビットの状態が「０」なので、「０」で表示された
出力端子側に接続された第２段目の単位スイッチＳ２３
にサブセルを送出する。

【００５７】上記単位スイッチＳ２３では、入力サブセ
ルのスイッチ情報の２番目のビットの状態が「１」なの
で、「１」で表示された出力端子側に接続された第３段
目のスイッチＳ３２にサブセルを送出する。

【００５８】上記単位スイッチＳ３２では、入力サブセ
ルのスイッチ情報の３番目のビットの状態が「０」なの
で、「０」で表示された出力端子側に接続された出力信
号線ＯＵＴ３１にサブセルを送出する。

【００５９】上記出力信号線ＯＵＴ３１には、プロセッ
サユニット１Ｃが接続されている。第２ビットのデータ
ブロックを含むサブセルを交換処理するＡＴＭスイッチ
２Ｂ〜第ｍビットのデータブロックを含むサブセルを交
換処理するＡＴＭスイッチ２Ｍでも、上記と同様の動作
が行なわれるため、結果的に、プロセッサユニット１Ｅ
からプロセッサユニット１Ｃ宛に送出したデータは、ビ
ット位置に対応した複数のサブセルに分割されて、並列
配置された複数のＡＴＭスイッチ２Ａ〜２Ｍを経由し
て、宛先プロセッサ１Ｃに届く。

【００６０】この場合，各ＡＴＭスイッチは、送信元を
異にする複数のサブセルを同時に転送できるため、従来
のバス結合システムにおけるアクセスの競合の問題は発
生しない。

【００６１】なお、ここに示したＡＴＭスイッチの構成
と、単位スイッチの接続形態は、ルーティング情報の内
容にもとづいて、セルの送り先を決定し、ハードウェア
によるセルの交換処理機能を実現するために示した１つ
の具体例にすぎず、本発明は、他の形態のスイッチの適
用を妨げるものではない。

【００６２】図９は、プロセッサ６とＡＴＭポート１０
とによって行なわれるセルの送信動作の手順を示した図
である。プロセッサ６は、送信相手のプロセッサのアド
レスを含むヘッダ情報を持ったデータストリーム４０を
メモリ７に用意し（ステップ５０）、送信すべきデータ
ストリーム４０のメモリ中における開始アドレスと終了
アドレスをＡＴＭポート１０に指示する（ステップ５
１）。次いで、ＡＴＭポート１０に対して送信要求を出
す（ステップ５２）。

【００６３】ＡＴＭポート１０の制御部２５は、ＤＭＡ
コントロール２４に、先に指定されたメモリ領域７から
データストリーム４０を送信バッファ２１ヘ転送させる
（ステップ５３）。メモリ７から送信バッファへのデー
タ転送が終わると、データストリームをセルサイズのデ
ータブロックに分割し、送信セル処理部２０で、ビット
データブロック毎のサブセルを形成し、セル送信部２０
に供給する（ステップ５４）。次に。セル送信部１９に
セル送信を指示した後（ステップ５５）、送信バッファ
２１中のデータストリームを全て送信し終えたたかどう
かを調べる（ステップ５６）。もし、残りのデータがあ
る場合には、ステップ５４に戻り、サブセル送信の形成
と送信の動作を繰返し、データストリームのすべてを送
信し終えた場合には、プロセッサにデータストリームの
送信終了を通知する（ステップ５７）。

【００６４】上記実施例では、プロセッサが、メモリ内
に送信データ４２とヘッダ４１とからなるデータストリ
ーム４０を書き込んだ後、ＡＴＭポートに送信要求を出
すようにしているが、ヘッダ４１の生成処理の１部をＡ
ＴＭポートで行うようにしてもよい。

【００６５】図１０は、ＡＴＭポート１０とプロセッサ
６において行なわれるセルの受信動作の手順を示した図
である。ＡＴＭポート１０は、ＡＴＭスイッチ２からの
サブセルをセル受信部１５で受信すると（ステップ６
１）、受信セルヘッダ処理部１６で、到着したセルのヘ
ッダ解析とヘッダ除去処理を行なった後（ステップ６
２）、バッファ管理２３の指示する受信バッファ１８内
のバッファエリアに、受信したデータブロックを書き込
む（ステップ６３）。１つのデータストリーム構成する
全てのセルが到着したかどうかを調べ（ステップ６
４）、受信すべきセルがあればステップ６１に戻り、次
のセル到着を待つ。

【００６６】全てのセルの受信を完了した場合には、受
信完了を通知するための割込みをプロセッサにかける
（ステップ６５）。プロセッサは、上記割込みを受け付
けると、受信データの種別を確認する（６６）。受信デ
ータの種別がリアルタイムのストリームで、かつ、デー
タ長が規定値よりも長い場合は（ステップ６７）、受信
バッファ１８からプロセッサ６のメモリ７に、ＤＭＡ機
能を用いてデータの転送を行ない（ステップ６８）そう
でない場合には、プロセッサ６が、受信バッファ１８か
らメモリ７にデータ転送する（ステップ６９）。

【００６７】なお、ＤＭＡ転送するか否かの判断基準と
なるデータ長の規定値は、システム設計の段階で決定し
ておく。

【００６８】複数のプロセッサ間におけるデータの送受
信は、メモリトゥメモリが原則である。本発明のシステ
ム構成によれば、各プロセッサは、他の任意のプロセッ
サとの間のＡＴＭスイッチを介した通信パスが、システ
ムの立ち上げ時に既に設定されているため、通信を開始
するにあたっては、（１）相手プロセッサのバッファが
確保できているか、（２）受信準備ができているか、を
確認してからデータ転送することになる。

【００６９】図１１は、２つのプロセッサ間におけるデ
ータ転送手順の一例を示す。プロセッサ１Ａは、ＡＴＭ
ポート１０Ａに送信要求を出し（ステップ７０１）、メ
モリ７における送信すべきデータストリームの格納位置
をＡＴＭポートに知らせる（ステップ７０２）。

【００７０】ＡＴＭポート１０Ａは、データストリーム
４０のヘッダを解析し、宛先プロセッサに対して、デー
タの受信に必要とするメモリサイズと送信要求コマンド
を含む制御セルを、ＡＴＭスイッチ２を経由して、通知
する（ステップ７０３）。

【００７１】上記送信要求コマンドセルを受け取った宛
先プロセッサ１ＢのＡＴＭポート１０Ｂは、プロセッサ
１Ｂに対して、受信に必要なメモリ容量を示して、受信
要求を出す（ステップ７０４）。

【００７２】プロセッサ１Ｂは、受信データを格納する
ためのメモリ領域をＡＴＭポート１０Ｂに指示する（ス
テップ７０５）。この指示を受けて、ＡＴＭポート１０
Ｂは、ＡＴＭポート１０Ａに対して、ＡＴＭスイッチ２
を経由して、送信許可コマンドを含む制御セルを出す
（ステップ７０６）。

【００７３】ＡＴＭポート１０Ａは、上記ＡＴＭポート
１０Ｂからの制御セルを受信すると、プロセッサ１Ａに
対して、送信許可を通知する（ステップ７０７）。

【００７４】プロセッサ１Ａは、上記送信許可通知に応
答して、ＡＴＭポート１０Ａに、送信すべきデータスト
リームの転送を行う（ステップ７０８）。

【００７５】ＡＴＭポート１０Ａは、送信すべきデータ
ストリームを複数のビットデータブロックに分割したＡ
ＴＭセル３１の形態で、宛先のＡＴＭポート１０Ｂに転
送する（ステップ７０９）。

【００７６】ＡＴＭポート１０Ｂは、ＡＴＭセルを次々
と受信し、１つのデータストリームを構成する全てのＡ
ＴＭセルの受信を完了すると、プロセッサ１Ｂに、受信
データストリームの受信メモリへの転送を指示し（ステ
ップ７１０）、ＡＴＭポート１０Ａに対して、受信完了
を示す制御セルを出す（ステップ７１１）。

【００７７】プロセッサ１Ｂは、受信データストリーム
の受信メモリへの転送が終了すると、ＡＴＭポート１０
Ｂに転送完了を知らせ、ＡＴＭポート内のバッファを解
放させる（ステップ７１２）。

【００７８】受信完了を示す制御セルを受け取ったＡＴ
Ｍポート１０Ａは、プロセッサ１Ａに対して、データ送
信動作の終了を伝える（ステップ７１３）。

【００７９】プロセッサ間でリアルタイム系のデータを
転送する場合、データ転送に先立って、例えば受信メモ
リ領域の確保などのための何らかの通信手順をプロセッ
サ間で行なうと、その分の時間遅延がデータのリアルタ
イム性を損なつてしまう。

【００８０】本発明システムによれば、各プロセッサ
が、予めリアルタイムデータ専用に受信メモリ領域を確
保しておき、受信メモリ領域の位置をＡＴＭポートに登
録しておくことにより、データ転送開始前のプロセッサ
間の通信手順の全部、あるいはその１部を省くことがで
きる。

【００８１】リアルタイム性のデータは、遅延をできる
だけ少なくするために、ストリームのサイズは、概して
短い。従って、リアルタイムデータの受信用メモリ領域
は、予めトラフィック量を考慮して決定される、複数の
領域を用意する。

【００８２】リアルタイム系のデータは、データの欠落
や、受信誤りが発生した場合でも、データを再送する時
間的な余裕はないので、データ転送期間中のＡＴＭポー
ト間の確認手続きの１部を省略可能である。

【００８３】従って、例えば、図１２に示すように、プ
ロセッサ１Ａが、データ種別フィールド４４にリアルタ
イムデータであることを示すコードを含むデータストリ
ームの送信要求を出すと（ステップ８０２）、ＡＴＭポ
ート１０Ａが、直ちに、送信データストリームを複数の
ブロックに分割し、各ブロックを複数のビットセルブロ
ックに分けてサブセル化し、データストリームに示され
ている宛先に、サブセル３１を次々と送る（ステップ８
０３）。

【００８４】ＡＴＭポート１０Ｂには、プロセッサ１Ｂ
により予め受信メモリの位置情報が登録されている（ス
テップ８０１）。従って、ＡＴＭポート１０Ｂは、サブ
セル３１を受信し、データ種別フィールドからこれがリ
アルタイムデータで有ることを認識すると、そのまま受
信動作を続け、１データストリーム分のデータを受信し
終えると、受信バッファに一時的に格納しておいたデー
タを受信メモリへ転送する（ステップ８０４）。

【００８５】ＡＴＭポート１０Ａは、１データストリー
ムの送信を終わったところで、送信完了をプロセッサ１
Ａに伝える（ステップ８０５）。一方、データ受信側の
プロセッサ１Ｂは、受信バッファから転送された受信メ
モリ内のデータの処理が終わり、受信メモリ領域があき
状態なったところで、この受信メモリを再利用できるよ
うに、ＡＴＭポート１０Ｂに対して、空き領域として登
録する（ステップ８０６）。

【００８６】図１３は、音声、データ、映像等、異なっ
た種類のデータの処理、蓄積、通信の機能を備えたマル
チメディア・ワークステーションに、本発明のデータ転
送構造を適用した例を示すものである。

【００８７】このようなマルチメディア・ワークステー
ションにおいては、複雑な情報処理を高速に行なうため
に、例えば、音声および画像に関する処理、通信、蓄積
等を、一般のデータ処理を行なうプロセッサとは別に用
意された各々専用のプロセッサに分担させて行なう、マ
ルチプロセッサ構成が採用される。この場合、これらの
複数のプロセッサ間を、バスによって相互接続した構成
では、同時に複数のプロセッサが他のプロセッサと通信
し合おうとしても、一時には１つのプロセッサしかバス
を使えないため、その他のプロセッサは、待たなくては
ならない。音声や映像と言ったリアルタイム情報の場
合、処理に待ちが発生すると、等時性を保証できなくな
ってしまう。また、専用プロセッサ化することによる高
速化が、低速なプロセッサ間通信のために効果がでない
という問題があった。

【００８８】図１３に示すマルチメディア・ワークステ
ーションは、ワークステーションを構成する複数のプロ
セッサ、例えば、広域網９０と接続された通信処理用の
プロセッサ８０、ファイルサーバとして機能するファイ
リングプロセッサ８１、カメラ等の画像入力装置に接続
されたプロセッサ８２、画像処理を行なうためのプロセ
ッサ８３、表示画面の複数のウィンドウにマルチメディ
アの画像表示を行なうための表示プロセッサ８４、マイ
クから入力されるオーディオ情報を処理する音声入力プ
ロセッサ８５、オーディオ情報の編集、加工等を行なう
ためのオーディオ処理プロセッサ８６、オーディオ情報
をスピーカに出力するためのオーディオ出力プロセッサ
８７を、ＡＴＭスイッチの群８８で相互接続した構成と
なっている。

【００８９】各プロセッサが他のプロセッサに送るデー
タストリームのヘッダ４１は、図３に示したフォーマッ
トのものでもよいが、図１４に示すように、ヘッダ部４
１に広域網９０におけるセル転送の優先制御のための制
御情報、あるいは再生動作を制御するための時間情報な
どを設定するためのフィールド４８を含むフォーマット
を採用してもよい。これにより、通信プロセッサ８０に
よる広域網からの受信データのファイルプロセッサ８１
への転送動作と、画像入力プロセッサ８２からの画像デ
ータの画像処理プロセッサ８３への転送動作と、画像処
理プロセッサ８３での処理結果の画像表示プロセッサ８
４への転送動作と、オーディオ入力プロセッサ８５から
のオーディオデータのオーディオ処理プロセッサ８６へ
の転送と、オーディオ処理プロセッサ８６での処理結果
をオーディオ出力プロセッサ８７への転送動作とを、同
一のデータストリームフォーマットを用いて、同時に並
列的に行なうことが可能になる。

【００９０】図１５は、相互接続すべきプロセッサの数
より多い入出力端子を備えたＡＴＭスイッチによって、
プロセッサ間を接続したシステム構成の１例を示す。

【００９１】この例では、ＡＴＭポートのｍ本の入力線
２９とｍ本の出力線３０を、それぞれｐ本ずつｑ個のグ
ループに分割し、各グループのｐ本の入力線と出力線
を、それぞれ同一のＡＴＭスイッチのｐ本の入力端子お
よび出力端子に接続することによって、少数（ｑ個）の
ＡＴＭスイッチでプロセッサ間のデータ転送を可能とし
ている。

【００９２】バス幅をｍビットとし、各ＡＴＭスイッチ
がプロセッサの数の整数倍Ｓに等しい数の入出力端子を
有しているとき、ｍ／Ｓ個のＡＴＭスイッチが必要とな
る。例えば、図１６に示すように、１６ビット幅のバス
を持つプロセッサにおいて、１つのＡＴＭスイッチ２に
１プロセッサ当たり４ビットずつ接続すれば、ＡＴＭス
イッチ２は４段で足りる。すなわち、各ＡＴＭスイッチ
の入力数、出力数を各々１６個とし、各プロセッサ１Ａ
〜１Ｄのバスの１〜４ビット目をＡＴＭスイッチ２Ａ、
５〜８ビット目をＡＴＭスイッチ２Ｂ、９〜１２ビット
目をＡＴＭスイッチ２Ｃ、１３〜１６ビット目をＡＴＭ
スイッチ２Ｄに接続することによって、４個のプロセッ
サを同時に並列接続可能となる。

【００９３】この場合、１つのスイッチに並列的に入力
された同一グループの複数のサブセルが、宛先プロセッ
サと接続された１つのグループを構成する複数の出力端
子に並列的に出力されるようにするためには、同一グル
ープに属したｐ個のサブセルが、下位ビットにおいて互
いに異なったルーティング情報をもつ必要がある。

【００９４】例えばｐ＝４の場合、ルーティング情報の
設定は、例えば、図４において、Ｓ／Ｐ変換器２０３を
ｐ個用意し、各Ｓ／Ｐ変換器毎に、レジスタ２０１から
与えられたルーティング情報の下位ビットに、固有のビ
ット情報「００」、「０１」、「１０」、「１１」を付
加する手段を設けた構成によって実現できる。

【００９５】上記構成において、１つのスイッチが備え
る入力端子および出力端子の個数に比較して、これに接
続されるプロセッサの個数が著しく少ない場合、全ての
プロセッサ間を唯１個のスイッチで相互接続し、それぞ
れのプロセッサ間通信を複数セルの並列的転送で達成で
きることになる。

【００９６】

【発明の効果】本発明によれば、マルチプロセッサシス
テムを構成する各プロセッサユニットは、他のいずれの
プロセッサユニットとも、プロセッサユニットのバス幅
のままで接続可能となる。プロセッサ間の各経路は、ス
イッチ内で独立しており、各プロセッサ間の転送動作
は、他の転送動作終了を待たずして行なうことが可能に
なり、同時並行的に行なうことが可能になる。

【００９７】従って、計算機内の各プロセッサの間にお
いて、マルチメディア情報特有のリアルタイム性および
等時性を損なうことなく、転送しあうことが可能にな
る。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサシステムの一実施例
を示す構成図。

【図２】図１におけるＡＴＭポート１０の詳細構成を示
す図。

【図３】プロセッサから送信されるデータストリームの
構造の１例を示す図。

【図４】ＡＴＭセルの構成を示す図。

【図５】ＡＴＭポートからＡＴＭスイッチに送信される
サブセルの構成を示す図。

【図６】送信セルヘッダ処理部２０の詳細構成の１例を
示す図。

【図７】受信セルヘッダ処理部１６の詳細構成の１例を
示す図。

【図８】図１におけるＡＴＭスイッチ２の詳細構成の１
例を示す図。

【図９】図１のシステムにおいて、１つのプロセッサが
他のプロセッサへデータを送信する手順を示す流れ図。

【図１０】図１のシステムにおいて、１つのプロセッサ
が他のプロセッサからデータを受信する手順を示す流れ
図。

【図１１】図１に示したシステムにおけるプロセッサ間
のデータの転送手順の他の一実施例を示す図。

【図１２】プロセッサ間の リアルタイムデータに適し
た 転送手順の一実施例を示す図。

【図１３】本発明によるマルチプロセッサ構造を適用し
たマルチメディアシステムの１例を示す図。

【図１４】データストリームのヘッダ構造の１例を示す
図。

【図１５】本発明によるマルチプロセッサシステムの他
の実施例を示す構成図。

【図１６】図１５におけるＡＴＭポートとＡＴＭスイッ
チとの接続構造を示す斜視図。

【符号の説明】

１…プロセッサ、２…ＡＴＭスイッチ、１０…ＡＴＭポ
ート、４０…データストリーム、４１…ヘッダ部、４２
…データ部、３１…サブセル、３２…ルーティング情
報、３３…セル番号、３５…ビットデータブロック、Ｓ
１１−Ｓ３４…単位スイッチ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】複数のプロセッサを相互に接続したマルチ
   プロセッサシステムにおいて、 入力端子から受け取ったセルを該セルのヘッダ情報によ
   って決まる出力端子に転送するスイッチ手段（２）と、 上記各プロセッサを上記スイッチ手段に接続するための
   インターフェイス手段とを有し、上記インターフェイス
   手段が、 自プロセッサから他のプロセッサに送信すべき複数バイ
   トのデータストリームを受取り、該データストリームを
   複数のデータブロックに分割し、各データブロックを、
   宛先プロセッサによって異なるヘッダと上記データブロ
   ックの１部をなす部分データブロックとからなる複数の
   セルに変換し、該複数のセルを並列的に上記スイッチ手
   段に送出するための第１の手段（１９〜２２）と、 上記スイッチ手段から複数のセルを並列的に受信し、上
   記複数のセルに含まれる部分データブロックを１つのデ
   ータブロックに変換するための第２の手段（１５〜１
   ８）とからなることを特徴とするマルチプロセッサシス
   テム。
2. 【請求項２】前記スイッチ手段（２）が、複数のセルフ
   ルーティングスイッチ（２Ａ〜２Ｍ）からなり、 前記第１の手段と第２の手段が、上記複数のセルフルー
   ティングスイッチのそれぞれと接続されていることを特
   徴とする請求項１に記載のマルチプロセッサシステム。
3. 【請求項３】前記スイッチ手段（２）が、前記送信デー
   タの１バイトのビット数に等しい個数のセルフルーティ
   ングスイッチ（２Ａ〜２Ｍ）からなり、 前記第１の手段が、前記データブロックを、ビット位置
   に対応した複数のビットデータブロックに分割し、各ビ
   ットデータブロック毎に前記セルを形成し、各セルを、
   前記送信データの各バイトのビット位置と対応したセル
   フルーティングスイッチに送出することを特徴とする請
   求項１に記載のマルチプロセッサシステム。
4. 【請求項４】複数のプロセッサを相互に接続したマルチ
   プロセッサシステムにおいて、 複数の入力端子のうちの１つから受け取ったセルを該セ
   ルのヘッダ情報によって決まる複数の出力端子のうちの
   １つに転送するためのスイッチ手段（２）と、 上記各プロセッサが接続されている内部バスと上記スイ
   ッチ手段との間に設けられたセル送受信のためのインタ
   ーフェイス手段（１０）とを有し、 上記インターフェイス手段（１０）が、 該インタフェースを上記スイッチ手段の複数の入力端子
   に接続するための第１群の信号線と、 該インタフェースを上記スイッチ手段の複数の出力端子
   に接続するための第２群の信号線と、 上記プロセッサから受け取った他のプロセッサに送信す
   べきのデータストリームを所定長さを持つ複数のデータ
   ブロックに分割し、各データブロックを、宛先プロセッ
   サによって異なるヘッダと、上記データブロックの特定
   のビット位置のビット情報からなるビットデータブロッ
   クとを含む複数のセルに変換し、該複数のセルを上記第
   １群の信号線に並列的に送出するための手段（１９〜２
   ２）と、 上記第２群の信号線から複数のセルを並列
   的に受信し、該複数のセルに含まれるビットデータブロ
   ックを１つのデータブロックに変換するための手段（１
   ５〜１８）とからなることを特徴とするマルチプロセッ
   サシステム。
5. 【請求項５】前記スイッチ手段（２）が、複数のセルフ
   ルーティングスイッチ（２Ａ〜２Ｍ）からなり、 前記第１、第２の信号線群が、それぞれ上記各セルフル
   ーティングスイッチの該プロセッサに固有の入力端子お
   よび出力端子に接続されていることを特徴とする請求項
   ４に記載のマルチプロセッサシステム。
6. 【請求項６】複数のプロセッサをスイッチ手段を介して
   相互接続しておき、 データの送信元となる第１のプロセッサ側で、送信すべ
   き複数バイトからなるデータブロックをそれぞれが各バ
   イトの同一ビット位置のデータからなる複数のビットデ
   ータブロックに分割し、各ビットデータブロックに宛先
   となる第２のプロセッサに固有のルーチング情報を含む
   ヘッダを付加することによって複数のセルを形成し、上
   記複数のセルを上記スイッチ手段に並列的に送信し、 上記スイッチ手段によって、上記複数のセルを上記第２
   のプロセッサに並列的に転送し、 上記第２のプロセッサ側で、受信セルに含まれるビット
   データブロックを１つのデータブロックに変換すること
   を特徴とするプロセッサ間通信方法。
7. 【請求項７】前記スイッチ手段が、それぞれ複数の入力
   端子と複数の出力端子とをもつ複数のスイッチからな
   り、前記各プロセッサが上記各スイッチと少なくとも１
   対の入力線および出力線を介して接続され、 前記第１のプロセッサが、前記複数のセルを複数のスイ
   ッチに送出することを特徴とする請求項５に記載の通信
   方法。