JPH06187237A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH06187237A JPH06187237A JP33688392A JP33688392A JPH06187237A JP H06187237 A JPH06187237 A JP H06187237A JP 33688392 A JP33688392 A JP 33688392A JP 33688392 A JP33688392 A JP 33688392A JP H06187237 A JPH06187237 A JP H06187237A
- Authority
- JP
- Japan
- Prior art keywords
- request
- memory
- bank
- accessed
- memory request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000004044 response Effects 0.000 claims description 5
- 238000004904 shortening Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 メモリアクセス待ちを減少させてメモリアク
セス効率の向上と、平均メモリアクセス時間の短縮とを
図り、性能を向上させる。 【構成】 メモリバンク判定器３がリクエスト待ちレジ
スタ２に保持されたリクエストのバンクが他のリクエス
トによってアクセス中であると判定した場合、該リクエ
ストは当該バンクへのアクセスが終了するまでリクエス
ト待ちレジスタ２で待ち状態となる。メモリバンク判定
器３はリクエストバッファ１から読出されたリクエスト
待ちレジスタ２のリクエストに続く次のリクエストのバ
ンクが他のリクエストによってアクセス中でないと判定
した場合、この次のリクエストをリクエストセレクタ４
で選択し、そのバンクに対応するメモリアクセスレジス
タ５ａ〜５ｄに保持する。
セス効率の向上と、平均メモリアクセス時間の短縮とを
図り、性能を向上させる。 【構成】 メモリバンク判定器３がリクエスト待ちレジ
スタ２に保持されたリクエストのバンクが他のリクエス
トによってアクセス中であると判定した場合、該リクエ
ストは当該バンクへのアクセスが終了するまでリクエス
ト待ちレジスタ２で待ち状態となる。メモリバンク判定
器３はリクエストバッファ１から読出されたリクエスト
待ちレジスタ２のリクエストに続く次のリクエストのバ
ンクが他のリクエストによってアクセス中でないと判定
した場合、この次のリクエストをリクエストセレクタ４
で選択し、そのバンクに対応するメモリアクセスレジス
タ５ａ〜５ｄに保持する。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御装置に関し、
特にメモリインタリーブ方式のメモリ制御において、メ
モリアクセス中のリクエストと後続リクエストとのイン
タリーブの切替えアドレスの一致による後続リクエスト
の待ち合わせに関する。
特にメモリインタリーブ方式のメモリ制御において、メ
モリアクセス中のリクエストと後続リクエストとのイン
タリーブの切替えアドレスの一致による後続リクエスト
の待ち合わせに関する。
【０００２】
【従来の技術】従来、この種のメモリ制御においては、
図４に示すようなシステム構成となっている。すなわ
ち、要求元装置２０は図示せぬメモリ装置をアクセスす
るために、リクエストをパス１００を通してメモリ制御
装置３０に送出する。メモリ制御装置３０は要求元装置
２０からのリクエストを受け付けると、該リクエストが
メモリ装置からの読出しであれば、メモリ装置から読出
したデータをパス１０１を通して要求元装置２０に返送
する。
図４に示すようなシステム構成となっている。すなわ
ち、要求元装置２０は図示せぬメモリ装置をアクセスす
るために、リクエストをパス１００を通してメモリ制御
装置３０に送出する。メモリ制御装置３０は要求元装置
２０からのリクエストを受け付けると、該リクエストが
メモリ装置からの読出しであれば、メモリ装置から読出
したデータをパス１０１を通して要求元装置２０に返送
する。
【０００３】この要求元装置２０から送出されるリクエ
ストは図５に示すようなフォーマットとなっている。す
なわち、該リクエストはメモリアクセスの書込みまたは
読出しを指示するリクエストコード４１と、要求元装置
２０が送出したメモリ読出しリクエストの順番を示すリ
クエストＮｏ．４２と、メモリ書込み時の書込みデータ
であるデータ４３と、アクセスするメモリアドレスであ
るアドレス４４とから構成されている。尚、アドレス４
４の下位部分はインタリーブの切替えアドレスであるバ
ンクＮｏ．４５である。
ストは図５に示すようなフォーマットとなっている。す
なわち、該リクエストはメモリアクセスの書込みまたは
読出しを指示するリクエストコード４１と、要求元装置
２０が送出したメモリ読出しリクエストの順番を示すリ
クエストＮｏ．４２と、メモリ書込み時の書込みデータ
であるデータ４３と、アクセスするメモリアドレスであ
るアドレス４４とから構成されている。尚、アドレス４
４の下位部分はインタリーブの切替えアドレスであるバ
ンクＮｏ．４５である。
【０００４】また、メモリ制御装置３０から要求元装置
２０へのリプライデータは図６に示すようなフォーマッ
トとなっている。すなわち、該リプライデータは要求元
装置２０からのリクエストの順番を示すリクエストＮ
ｏ．５１と、メモリ装置からの読出しデータであるデー
タ５２とから構成されている。尚、要求元装置２０はこ
のリプライデータを受け取ってからリクエストＮｏ．５
１でデータ５２を整列させる。
２０へのリプライデータは図６に示すようなフォーマッ
トとなっている。すなわち、該リプライデータは要求元
装置２０からのリクエストの順番を示すリクエストＮ
ｏ．５１と、メモリ装置からの読出しデータであるデー
タ５２とから構成されている。尚、要求元装置２０はこ
のリプライデータを受け取ってからリクエストＮｏ．５
１でデータ５２を整列させる。
【０００５】上記のメモリ制御装置３０は図３に示すよ
うな構成となっており、要求元装置２０からのリクエス
トに対して以下のようなメモリ制御を行う。すなわち、
リクエストがリクエスト入力１０から入力されると、該
リクエストはリクエストバッファ１に保持される。ここ
で、リクエストバッファ１はＦＩＦＯ（ｆｉｒｓｔ−ｉ
ｎ ｆｉｒｓｔ−ｏｕｔ）のバッファである。
うな構成となっており、要求元装置２０からのリクエス
トに対して以下のようなメモリ制御を行う。すなわち、
リクエストがリクエスト入力１０から入力されると、該
リクエストはリクエストバッファ１に保持される。ここ
で、リクエストバッファ１はＦＩＦＯ（ｆｉｒｓｔ−ｉ
ｎ ｆｉｒｓｔ−ｏｕｔ）のバッファである。
【０００６】メモリバンク判定器１３はリクエストバッ
ファ１から読出されてリクエスト待ちレジスタ２に保持
されたリクエストの下位アドレスを基に、該リクエスト
が指定するバンクが他のリクエストによってアクセス中
か否かを判定する。メモリバンク判定器１３がそのバン
クが他のリクエストによってアクセス中でないと判定し
た場合、あるいは他のリクエストが他のバンクにアクセ
スしていると判定した場合、該リクエストはそのバンク
に対応するメモリアクセスレジスタ５ａ〜５ｄに保持さ
れる。
ファ１から読出されてリクエスト待ちレジスタ２に保持
されたリクエストの下位アドレスを基に、該リクエスト
が指定するバンクが他のリクエストによってアクセス中
か否かを判定する。メモリバンク判定器１３がそのバン
クが他のリクエストによってアクセス中でないと判定し
た場合、あるいは他のリクエストが他のバンクにアクセ
スしていると判定した場合、該リクエストはそのバンク
に対応するメモリアクセスレジスタ５ａ〜５ｄに保持さ
れる。
【０００７】一方、メモリバンク判定器１３がそのバン
クが他のリクエストによってアクセス中であると判定し
た場合、該リクエストはこのアクセスが終了するまでリ
クエスト待ちレジスタ２で待ち状態となる。
クが他のリクエストによってアクセス中であると判定し
た場合、該リクエストはこのアクセスが終了するまでリ
クエスト待ちレジスタ２で待ち状態となる。
【０００８】メモリアクセスレジスタ５ａ〜５ｄに保持
されたリクエストがメモリへの書込みである場合、該リ
クエストは５クロックサイクルの間メモリアクセスレジ
スタ５ａ〜５ｄに保持される。その間に、該リクエスト
のデータが対応するメモリバンク６ａ〜６ｄに書込まれ
る。
されたリクエストがメモリへの書込みである場合、該リ
クエストは５クロックサイクルの間メモリアクセスレジ
スタ５ａ〜５ｄに保持される。その間に、該リクエスト
のデータが対応するメモリバンク６ａ〜６ｄに書込まれ
る。
【０００９】また、メモリアクセスレジスタ５ａ〜５ｄ
に保持されたリクエストがメモリからの読出しである場
合、該リクエストは１０クロックサイクルの間メモリア
クセスレジスタ５ａ〜５ｄに保持される。その間に、対
応するメモリバンク６ａ〜６ｄから該リクエストの指示
するデータが読出される。
に保持されたリクエストがメモリからの読出しである場
合、該リクエストは１０クロックサイクルの間メモリア
クセスレジスタ５ａ〜５ｄに保持される。その間に、対
応するメモリバンク６ａ〜６ｄから該リクエストの指示
するデータが読出される。
【００１０】メモリバンク６ａ〜６ｄから読出されたデ
ータは対応するデータレジスタ７ａ〜７ｄに保持され、
データセレクタ８で選択されてデータバッファ９に保持
される。データバッファ９に保持されたデータはデータ
出力１１から要求元装置２０に送出される。
ータは対応するデータレジスタ７ａ〜７ｄに保持され、
データセレクタ８で選択されてデータバッファ９に保持
される。データバッファ９に保持されたデータはデータ
出力１１から要求元装置２０に送出される。
【００１１】
【発明が解決しようとする課題】上記の従来のメモリ制
御方法では、メモリアクセス中のリクエストと次のリク
エストとのインタリーブの切替えアドレスが一致した場
合、後続のリクエストは必ず待たされることとなる。よ
って、メモリアクセス効率が悪くなって平均メモリアク
セス時間が増大し、性能が低下するという問題がある。
御方法では、メモリアクセス中のリクエストと次のリク
エストとのインタリーブの切替えアドレスが一致した場
合、後続のリクエストは必ず待たされることとなる。よ
って、メモリアクセス効率が悪くなって平均メモリアク
セス時間が増大し、性能が低下するという問題がある。
【００１２】したがって、本発明の目的はメモリアクセ
ス待ちを減少させてメモリアクセス効率を向上させ、平
均メモリアクセス時間を短縮することができるととも
に、性能を向上させることができるメモリ制御装置の提
供にある。
ス待ちを減少させてメモリアクセス効率を向上させ、平
均メモリアクセス時間を短縮することができるととも
に、性能を向上させることができるメモリ制御装置の提
供にある。
【００１３】
【課題を解決するための手段】本発明によるメモリ制御
装置は、メモリリクエストに応じて、メモリを構成する
複数のバンクのうち一つにアクセスするよう制御するメ
モリ制御装置であって、前記メモリリクエストが指定す
るバンクが他のメモリリクエストによってアクセスされ
ているか否かを判定する判定手段と、前記判定手段で該
メモリリクエストの指定するバンクが前記他のメモリリ
クエストによってアクセス中と判定されたときに該メモ
リリクエストに後続するメモリリクエストによる他のバ
ンクに対するアクセスを行う手段とを備えている。
装置は、メモリリクエストに応じて、メモリを構成する
複数のバンクのうち一つにアクセスするよう制御するメ
モリ制御装置であって、前記メモリリクエストが指定す
るバンクが他のメモリリクエストによってアクセスされ
ているか否かを判定する判定手段と、前記判定手段で該
メモリリクエストの指定するバンクが前記他のメモリリ
クエストによってアクセス中と判定されたときに該メモ
リリクエストに後続するメモリリクエストによる他のバ
ンクに対するアクセスを行う手段とを備えている。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、リクエストバッファ１はＦ
ＩＦＯのバッファからなり、リクエスト入力１０から入
力されたリクエストを保持する。
ック図である。図において、リクエストバッファ１はＦ
ＩＦＯのバッファからなり、リクエスト入力１０から入
力されたリクエストを保持する。
【００１６】メモリバンク判定器３はリクエストバッフ
ァ１から読出されてリクエスト待ちレジスタ２に保持さ
れたリクエストの下位アドレスを基に、該リクエストが
指定するバンクが他のリクエストによってアクセス中か
否かを判定する。メモリバンク判定器３がそのバンクが
他のリクエストによってアクセス中でないと判定した場
合、あるいは他のリクエストが他のバンクにアクセスし
ていると判定した場合、該リクエストはリクエストセレ
クタ４で選択されてそのバンクに対応するメモリアクセ
スレジスタ５ａ〜５ｄに保持される。
ァ１から読出されてリクエスト待ちレジスタ２に保持さ
れたリクエストの下位アドレスを基に、該リクエストが
指定するバンクが他のリクエストによってアクセス中か
否かを判定する。メモリバンク判定器３がそのバンクが
他のリクエストによってアクセス中でないと判定した場
合、あるいは他のリクエストが他のバンクにアクセスし
ていると判定した場合、該リクエストはリクエストセレ
クタ４で選択されてそのバンクに対応するメモリアクセ
スレジスタ５ａ〜５ｄに保持される。
【００１７】一方、メモリバンク判定器３がそのバンク
が他のリクエストによってアクセス中であると判定した
場合、該リクエストはこのアクセスが終了するまでリク
エスト待ちレジスタ２で待ち状態となる。この場合、メ
モリバンク判定器３はリクエストバッファ１から読出さ
れた該リクエストの次のリクエストの下位アドレスを基
に、次のリクエストが指定するバンクが他のリクエスト
によってアクセス中か否かを判定する。
が他のリクエストによってアクセス中であると判定した
場合、該リクエストはこのアクセスが終了するまでリク
エスト待ちレジスタ２で待ち状態となる。この場合、メ
モリバンク判定器３はリクエストバッファ１から読出さ
れた該リクエストの次のリクエストの下位アドレスを基
に、次のリクエストが指定するバンクが他のリクエスト
によってアクセス中か否かを判定する。
【００１８】メモリバンク判定器３がそのバンクが他の
リクエストによってアクセス中でないと判定した場合、
あるいは他のリクエストが他のバンクにアクセスしてい
ると判定した場合、次のリクエストはリクエストセレク
タ４で選択されてそのバンクに対応するメモリアクセス
レジスタ５ａ〜５ｄに保持される。
リクエストによってアクセス中でないと判定した場合、
あるいは他のリクエストが他のバンクにアクセスしてい
ると判定した場合、次のリクエストはリクエストセレク
タ４で選択されてそのバンクに対応するメモリアクセス
レジスタ５ａ〜５ｄに保持される。
【００１９】また、メモリバンク判定器３が次のリクエ
ストのバンクも他のリクエストによってアクセス中であ
ると判定した場合、これら二つのリクエストはどちらか
一方のバンクに対するアクセスが終了するまでリクエス
ト待ちレジスタ２およびリクエストバッファ１で待ち状
態となる。
ストのバンクも他のリクエストによってアクセス中であ
ると判定した場合、これら二つのリクエストはどちらか
一方のバンクに対するアクセスが終了するまでリクエス
ト待ちレジスタ２およびリクエストバッファ１で待ち状
態となる。
【００２０】メモリアクセスレジスタ５ａ〜５ｄに保持
されたリクエストがメモリへの書込みである場合、該リ
クエストは５クロックサイクルの間メモリアクセスレジ
スタ５ａ〜５ｄに保持される。その間に、該リクエスト
のデータが対応するメモリバンク６ａ〜６ｄに書込まれ
る。
されたリクエストがメモリへの書込みである場合、該リ
クエストは５クロックサイクルの間メモリアクセスレジ
スタ５ａ〜５ｄに保持される。その間に、該リクエスト
のデータが対応するメモリバンク６ａ〜６ｄに書込まれ
る。
【００２１】また、メモリアクセスレジスタ５ａ〜５ｄ
に保持されたリクエストがメモリからの読出しである場
合、該リクエストは１０クロックサイクルの間メモリア
クセスレジスタ５ａ〜５ｄに保持される。その間に、対
応するメモリバンク６ａ〜６ｄから該リクエストの指示
するデータが読出される。
に保持されたリクエストがメモリからの読出しである場
合、該リクエストは１０クロックサイクルの間メモリア
クセスレジスタ５ａ〜５ｄに保持される。その間に、対
応するメモリバンク６ａ〜６ｄから該リクエストの指示
するデータが読出される。
【００２２】メモリバンク６ａ〜６ｄから読出されたデ
ータは対応するデータレジスタ７ａ〜７ｄに保持され、
データセレクタ８で選択されてデータバッファ９に保持
される。データバッファ９に保持されたデータはデータ
出力１１から要求元装置に送出される。尚、リクエスト
セレクタ４でのリクエストの選択及びデータセレクタ８
でのデータの選択はメモリバンク判定器３の判定結果に
応じて行われる。
ータは対応するデータレジスタ７ａ〜７ｄに保持され、
データセレクタ８で選択されてデータバッファ９に保持
される。データバッファ９に保持されたデータはデータ
出力１１から要求元装置に送出される。尚、リクエスト
セレクタ４でのリクエストの選択及びデータセレクタ８
でのデータの選択はメモリバンク判定器３の判定結果に
応じて行われる。
【００２３】図２は本発明の他の実施例の構成を示すブ
ロック図である。図において、リクエストバッファ１は
ＦＩＦＯのバッファからなり、リクエスト入力１０から
入力されたリクエストを保持する。
ロック図である。図において、リクエストバッファ１は
ＦＩＦＯのバッファからなり、リクエスト入力１０から
入力されたリクエストを保持する。
【００２４】メモリバンク判定器１２はリクエストバッ
ファ１から読出されてリクエスト待ちレジスタ２ａに保
持されたリクエストの下位アドレスを基に、該リクエス
トが指定するバンクが他のリクエストによってアクセス
中か否かを判定する。メモリバンク判定器１２がそのバ
ンクが他のリクエストによってアクセス中でないと判定
した場合、あるいは他のリクエストが他のバンクにアク
セスしていると判定した場合、該リクエストはリクエス
トセレクタ４で選択されてそのバンクに対応するメモリ
アクセスレジスタ５ａ〜５ｄに保持される。
ファ１から読出されてリクエスト待ちレジスタ２ａに保
持されたリクエストの下位アドレスを基に、該リクエス
トが指定するバンクが他のリクエストによってアクセス
中か否かを判定する。メモリバンク判定器１２がそのバ
ンクが他のリクエストによってアクセス中でないと判定
した場合、あるいは他のリクエストが他のバンクにアク
セスしていると判定した場合、該リクエストはリクエス
トセレクタ４で選択されてそのバンクに対応するメモリ
アクセスレジスタ５ａ〜５ｄに保持される。
【００２５】一方、メモリバンク判定器１２がそのバン
クが他のリクエストによってアクセス中であると判定し
た場合、該リクエストはこのアクセスが終了するまでリ
クエスト待ちレジスタ２ａで待ち状態となる。この場
合、メモリバンク判定器１２はリクエストバッファ１か
ら読出されてリクエスト待ちレジスタ２ｂ，２ｃに保持
された後続のリクエストの下位アドレスを基に、後続の
リクエストが指定するバンクが他のリクエストによって
アクセス中か否かを判定する。
クが他のリクエストによってアクセス中であると判定し
た場合、該リクエストはこのアクセスが終了するまでリ
クエスト待ちレジスタ２ａで待ち状態となる。この場
合、メモリバンク判定器１２はリクエストバッファ１か
ら読出されてリクエスト待ちレジスタ２ｂ，２ｃに保持
された後続のリクエストの下位アドレスを基に、後続の
リクエストが指定するバンクが他のリクエストによって
アクセス中か否かを判定する。
【００２６】メモリバンク判定器１２がそのバンクが他
のリクエストによってアクセス中でないと判定した場
合、あるいは他のリクエストが他のバンクにアクセスし
ていると判定した場合、後続のリクエストはリクエスト
セレクタ４で選択されてそのバンクに対応するメモリア
クセスレジスタ５ａ〜５ｄに保持される。
のリクエストによってアクセス中でないと判定した場
合、あるいは他のリクエストが他のバンクにアクセスし
ていると判定した場合、後続のリクエストはリクエスト
セレクタ４で選択されてそのバンクに対応するメモリア
クセスレジスタ５ａ〜５ｄに保持される。
【００２７】また、メモリバンク判定器１２が後続のリ
クエストのバンクも他のリクエストによってアクセス中
であると判定した場合、すなわちリクエスト待ちレジス
タ２ａ〜２ｃに夫々保持されたリクエストのバンクすべ
てが他のリクエストによってアクセス中であると判定し
た場合、これらのリクエストはそれらのうち一つのバン
クに対するアクセスが終了するまでリクエスト待ちレジ
スタ２ａ〜２ｃで待ち状態となる。
クエストのバンクも他のリクエストによってアクセス中
であると判定した場合、すなわちリクエスト待ちレジス
タ２ａ〜２ｃに夫々保持されたリクエストのバンクすべ
てが他のリクエストによってアクセス中であると判定し
た場合、これらのリクエストはそれらのうち一つのバン
クに対するアクセスが終了するまでリクエスト待ちレジ
スタ２ａ〜２ｃで待ち状態となる。
【００２８】メモリアクセスレジスタ５ａ〜５ｄに保持
されたリクエストがメモリへの書込みである場合、該リ
クエストは５クロックサイクルの間メモリアクセスレジ
スタ５ａ〜５ｄに保持される。その間に、該リクエスト
のデータが対応するメモリバンク６ａ〜６ｄに書込まれ
る。
されたリクエストがメモリへの書込みである場合、該リ
クエストは５クロックサイクルの間メモリアクセスレジ
スタ５ａ〜５ｄに保持される。その間に、該リクエスト
のデータが対応するメモリバンク６ａ〜６ｄに書込まれ
る。
【００２９】また、メモリアクセスレジスタ５ａ〜５ｄ
に保持されたリクエストがメモリからの読出しである場
合、該リクエストは１０クロックサイクルの間メモリア
クセスレジスタ５ａ〜５ｄに保持される。その間に、対
応するメモリバンク６ａ〜６ｄから該リクエストの指示
するデータが読出される。
に保持されたリクエストがメモリからの読出しである場
合、該リクエストは１０クロックサイクルの間メモリア
クセスレジスタ５ａ〜５ｄに保持される。その間に、対
応するメモリバンク６ａ〜６ｄから該リクエストの指示
するデータが読出される。
【００３０】メモリバンク６ａ〜６ｄから読出されたデ
ータは対応するデータレジスタ７ａ〜７ｄに保持され、
データセレクタ８で選択されてデータバッファ９に保持
される。データバッファ９に保持されたデータはデータ
出力１１から要求元装置に送出される。尚、リクエスト
セレクタ４でのリクエストの選択及びデータセレクタ８
でのデータの選択はメモリバンク判定器１２の判定結果
に応じて行われる。
ータは対応するデータレジスタ７ａ〜７ｄに保持され、
データセレクタ８で選択されてデータバッファ９に保持
される。データバッファ９に保持されたデータはデータ
出力１１から要求元装置に送出される。尚、リクエスト
セレクタ４でのリクエストの選択及びデータセレクタ８
でのデータの選択はメモリバンク判定器１２の判定結果
に応じて行われる。
【００３１】このように、メモリアクセス中のリクエス
トと次のリクエストとのインタリーブの切替えアドレス
が一致したとしても、後続リクエストが実行可能であれ
ば該リクエストをバイパスさせて先に実行させることに
よって、メモリアクセス待ちを減少させることができ
る。これによって、メモリアクセス効率を向上させ、平
均メモリアクセス時間を短縮することができるととも
に、性能を向上させることができる。
トと次のリクエストとのインタリーブの切替えアドレス
が一致したとしても、後続リクエストが実行可能であれ
ば該リクエストをバイパスさせて先に実行させることに
よって、メモリアクセス待ちを減少させることができ
る。これによって、メモリアクセス効率を向上させ、平
均メモリアクセス時間を短縮することができるととも
に、性能を向上させることができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、メ
モリアクセス中のリクエストと次のリクエストとのイン
タリーブの切替えアドレスが一致したとしても、後続す
るリクエストが実行可能であればそのリクエストをバイ
パスさせて先に実行することによって、メモリアクセス
待ちを減少させてメモリアクセス効率を向上させ、平均
メモリアクセス時間を短縮することができるとともに、
性能を向上させることができるという効果がある。
モリアクセス中のリクエストと次のリクエストとのイン
タリーブの切替えアドレスが一致したとしても、後続す
るリクエストが実行可能であればそのリクエストをバイ
パスさせて先に実行することによって、メモリアクセス
待ちを減少させてメモリアクセス効率を向上させ、平均
メモリアクセス時間を短縮することができるとともに、
性能を向上させることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図３】従来例の構成を示すブロック図である。
【図４】従来例のシステム構成を示すブロック図であ
る。
る。
【図５】リクエストのファーマットを示す図である。
【図６】リプライデータのフォーマットを示す図であ
る。
る。
１ リクエストバッファ ２，２ａ〜２ｃ リクエスト待ちレジスタ ３，１２ メモリバンク判定器 ４ リクエストセレクタ ５ａ〜５ｄ メモリアクセスレジスタ ６ａ〜６ｄ メモリバンク ７ａ〜７ｄ データレジスタ ８ データセレクタ ９ データバッファ
Claims (3)
- 【請求項１】 メモリリクエストに応じて、メモリを構
成する複数のバンクのうち一つにアクセスするよう制御
するメモリ制御装置であって、前記メモリリクエストが
指定するバンクが他のメモリリクエストによってアクセ
スされているか否かを判定する判定手段と、前記判定手
段で該メモリリクエストの指定するバンクが前記他のメ
モリリクエストによってアクセス中と判定されたときに
該メモリリクエストに後続するメモリリクエストによる
他のバンクに対するアクセスを行う手段とを有すること
を特徴とするメモリ制御装置。 - 【請求項２】 メモリリクエストに応じて、メモリを構
成する複数のバンクのうち一つにアクセスするよう制御
するメモリ制御装置であって、前記メモリリクエストを
順次格納する格納手段と、前記メモリリクエストが指定
するバンクが他のメモリリクエストによってアクセスさ
れているか否かを判定する判定手段と、前記判定手段で
前記他のメモリリクエストによってアクセス中と判定さ
れたバンクをアクセスするメモリリクエストを保持する
保持手段と、前記判定手段の判定結果に応じて前記格納
手段に格納されたメモリリクエストと前記保持手段に保
持されたメモリリクエストとのうち一方を選択してその
メモリリクエストで前記メモリに対するアクセスを行う
手段とを有することを特徴とするメモリ制御装置。 - 【請求項３】 メモリリクエストに応じて、メモリを構
成する複数のバンクのうち一つにアクセスするよう制御
するメモリ制御装置であって、前記メモリリクエストが
指定するバンクが他のメモリリクエストによってアクセ
スされているか否かを判定する判定手段と、前記判定手
段で前記他のメモリリクエストによってアクセス中と判
定されたバンクをアクセスするメモリリクエストを保持
する複数の保持手段と、前記判定手段の判定結果に応じ
て前記複数の保持手段各々に保持されたメモリリクエス
トのうち一つを選択してそのメモリリクエストで前記メ
モリに対するアクセスを行う手段とを有することを特徴
とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33688392A JPH06187237A (ja) | 1992-12-17 | 1992-12-17 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33688392A JPH06187237A (ja) | 1992-12-17 | 1992-12-17 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187237A true JPH06187237A (ja) | 1994-07-08 |
Family
ID=18303542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33688392A Withdrawn JPH06187237A (ja) | 1992-12-17 | 1992-12-17 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187237A (ja) |
-
1992
- 1992-12-17 JP JP33688392A patent/JPH06187237A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8099567B2 (en) | Reactive placement controller for interfacing with banked memory storage | |
| US7418540B2 (en) | Memory controller with command queue look-ahead | |
| EP0735456A2 (en) | System resource enable apparatus | |
| JPH0713848A (ja) | アービタ回路 | |
| JPH06187237A (ja) | メモリ制御装置 | |
| JPS60205760A (ja) | メモリ制御装置 | |
| US6279082B1 (en) | System and method for efficient use of cache to improve access to memory of page type | |
| JP2636485B2 (ja) | キャッシュ記憶装置 | |
| JPH1139216A (ja) | 半導体記憶装置及びキャッシュメモリシステム | |
| JP2591928B2 (ja) | キャッシュ記憶回路 | |
| JPH07319829A (ja) | データ転送方法 | |
| JPH11167519A (ja) | メモリリフレッシュ制御回路、メモリ、メモリモジュー ル、デジタル装置 | |
| JP3222647B2 (ja) | メモリバンク自動切替システム | |
| KR0120598B1 (ko) | 메모리 보드의 설계방법 및 장치 | |
| JPH0830434A (ja) | メモリアクセス制御装置 | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JPH05257807A (ja) | キャッシュメモリ制御装置 | |
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| JP3063501B2 (ja) | メモリアクセス制御方式 | |
| JPH04266140A (ja) | アドレス変換バッファ装置 | |
| JP2002132702A (ja) | メモリ制御方式 | |
| JPS62206632A (ja) | 主記憶装置制御方式 | |
| JP2000207133A (ja) | メモリアクセスシステム及びメモリアクセス方法 | |
| JP2001306488A (ja) | データ転送装置 | |
| JPH06119236A (ja) | 主記憶制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |