JPH06177927A - Ｄｑｐｓｋ遅延検波回路 - Google Patents
Ｄｑｐｓｋ遅延検波回路Info
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- JPH06177927A JPH06177927A JP4325879A JP32587992A JPH06177927A JP H06177927 A JPH06177927 A JP H06177927A JP 4325879 A JP4325879 A JP 4325879A JP 32587992 A JP32587992 A JP 32587992A JP H06177927 A JPH06177927 A JP H06177927A
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- 238000006243 chemical reaction Methods 0.000 claims description 35
- 238000005070 sampling Methods 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 7
- 238000013139 quantization Methods 0.000 claims description 5
- 230000001934 delay Effects 0.000 claims description 3
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000004364 calculation method Methods 0.000 description 9
- 238000004088 simulation Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2332—Demodulator circuits; Receiver circuits using non-coherent demodulation using a non-coherent carrier
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ジッタの少ないクロック信号を確実に再生で
きるようにする。 【構成】 絶対値回路１４でＩ信号の絶対値を算出し、
絶対値回路１５でＱ信号の絶対値を算出し、減算回路１
６で前記絶対値の差を算出してＰ信号とし、そのＰ信号
のゼロクロスタイミングをゼロクロス検出回路１１で検
出し、これをＤＰＬＬ６４にタイミング信号として入力
する。これにより、Ｐ信号のゼロクロスタイミングは、
Ｉ信号またはＱ信号のゼロクロスタイミングが検出され
ないようなデータのパターンでも検出される。また、Ｐ
信号のゼロクロスタイミングは、Ｉ信号またはＱ信号の
ゼロクロスタイミングよりもバラツキが少なく、より正
確にベースバンド周期に合致している。 【効果】 データ復調の信頼性を向上することが出来
る。
きるようにする。 【構成】 絶対値回路１４でＩ信号の絶対値を算出し、
絶対値回路１５でＱ信号の絶対値を算出し、減算回路１
６で前記絶対値の差を算出してＰ信号とし、そのＰ信号
のゼロクロスタイミングをゼロクロス検出回路１１で検
出し、これをＤＰＬＬ６４にタイミング信号として入力
する。これにより、Ｐ信号のゼロクロスタイミングは、
Ｉ信号またはＱ信号のゼロクロスタイミングが検出され
ないようなデータのパターンでも検出される。また、Ｐ
信号のゼロクロスタイミングは、Ｉ信号またはＱ信号の
ゼロクロスタイミングよりもバラツキが少なく、より正
確にベースバンド周期に合致している。 【効果】 データ復調の信頼性を向上することが出来
る。
Description
【０００１】
【産業上の利用分野】この発明は、ＤＱＰＳＫ（Differ
ential Quadrilateral Phase Sift Keying）遅延検波回
路に関し、さらに詳しくは、安定に再生クロックを得る
ことが出来ると共に再生クロックのジッタを最小限に抑
えることの出来るＤＱＰＳＫ遅延検波回路に関する。
ential Quadrilateral Phase Sift Keying）遅延検波回
路に関し、さらに詳しくは、安定に再生クロックを得る
ことが出来ると共に再生クロックのジッタを最小限に抑
えることの出来るＤＱＰＳＫ遅延検波回路に関する。
【０００２】
【従来の技術】図６は、「１９９０年電子情報通信学会
秋期全国大会；Ｂ−３００ π／４シフトＱＰＳＫベ
ースバンド遅延検波器の構成と特性」にて報告されたＤ
ＱＰＳＫ遅延検波回路の構成を示すブロック図である。
このＤＱＰＳＫ遅延検波回路５１は、準同期検波部２
と，低域通過フィルタ部３と，Ａ／Ｄ変換部４と，デー
タ遅延部５５と，演算部５６と，判定部７と，クロック
生成部５８とから構成されている。データ遅延部５５
は、シフトレジスタＴを備えている。クロック生成部５
８は、クロック信号発生回路９と，ＢＴＲ（Bit Timing
Recovely）６０とを備えている。
秋期全国大会；Ｂ−３００ π／４シフトＱＰＳＫベ
ースバンド遅延検波器の構成と特性」にて報告されたＤ
ＱＰＳＫ遅延検波回路の構成を示すブロック図である。
このＤＱＰＳＫ遅延検波回路５１は、準同期検波部２
と，低域通過フィルタ部３と，Ａ／Ｄ変換部４と，デー
タ遅延部５５と，演算部５６と，判定部７と，クロック
生成部５８とから構成されている。データ遅延部５５
は、シフトレジスタＴを備えている。クロック生成部５
８は、クロック信号発生回路９と，ＢＴＲ（Bit Timing
Recovely）６０とを備えている。
【０００３】Ａ／Ｄ変換部４，データ遅延部５５および
演算部５６には、クロック生成部５８のクロック信号発
生回路９からシンボルレート周波数ｆの３２倍の周波数
のクロック信号３２ｆが供給されている。また、判定部
７には、クロック生成部５８のＢＴＲ６０からシンボル
レート周波数ｆの２倍の周波数のクロック信号２ｆが供
給されている。
演算部５６には、クロック生成部５８のクロック信号発
生回路９からシンボルレート周波数ｆの３２倍の周波数
のクロック信号３２ｆが供給されている。また、判定部
７には、クロック生成部５８のＢＴＲ６０からシンボル
レート周波数ｆの２倍の周波数のクロック信号２ｆが供
給されている。
【０００４】このＤＱＰＳＫ遅延検波回路５１では、Ｄ
ＱＰＳＫ中間周波数信号を入力して準同期検波部２で同
期検波し、得られた同相検波出力Ｘと直交検波出力Ｙを
低域通過フィルタ部３に通し、Ａ／Ｄ変換部４でシンボ
ルレート周波数ｆの３２倍の周波数でサンプリングし、
量子化ビット６ビットでＡ／Ｄ変換する。次に、Ａ／Ｄ
変換部４の出力を、データ遅延部５５のシフトレジスタ
Ｔで、１タイムスロット分だけ遅延させる。そして、Ａ
／Ｄ変換部４の現在の出力と，データ遅延部５５で遅延
させた１タイムスロット前のＡ／Ｄ変換部４の出力とを
演算部５６により演算し、符号ビットを含む直交するＩ
信号およびＱ信号を求める。さらに、演算部５６から出
力されるＱ信号の符号ビットのタイミングを基にクロッ
ク生成部５８のＢＴＲ６０でクロック信号２ｆを再生
し、再生したクロック信号２ｆにより１タイムスロット
間の３２個のサンプル点の内で最もアイアパーチャの大
きいポイントを判定部７で選択し、同相信号および直交
信号を復調し、パラレル／シリアル変換を行い、データ
を出力する。
ＱＰＳＫ中間周波数信号を入力して準同期検波部２で同
期検波し、得られた同相検波出力Ｘと直交検波出力Ｙを
低域通過フィルタ部３に通し、Ａ／Ｄ変換部４でシンボ
ルレート周波数ｆの３２倍の周波数でサンプリングし、
量子化ビット６ビットでＡ／Ｄ変換する。次に、Ａ／Ｄ
変換部４の出力を、データ遅延部５５のシフトレジスタ
Ｔで、１タイムスロット分だけ遅延させる。そして、Ａ
／Ｄ変換部４の現在の出力と，データ遅延部５５で遅延
させた１タイムスロット前のＡ／Ｄ変換部４の出力とを
演算部５６により演算し、符号ビットを含む直交するＩ
信号およびＱ信号を求める。さらに、演算部５６から出
力されるＱ信号の符号ビットのタイミングを基にクロッ
ク生成部５８のＢＴＲ６０でクロック信号２ｆを再生
し、再生したクロック信号２ｆにより１タイムスロット
間の３２個のサンプル点の内で最もアイアパーチャの大
きいポイントを判定部７で選択し、同相信号および直交
信号を復調し、パラレル／シリアル変換を行い、データ
を出力する。
【０００５】図７は、上記ＢＴＲ６０の回路例である。
ゼロクロス検出回路６１は、Ｑ信号の符号ビットの反転
によりゼロクロスポイントを検出すると、“１”を出力
する。ウィンドウ設定回路６２は、前記ゼロクロス検出
回路６１から“１”が出力された後，シンボルレート周
期１／ｆより少し短い時間から、少し長い時間までの所
定期間だけ“１”を出力する。ＡＮＤ回路６３は、前記
ウィンドウ設定回路６２が“１”を出力している期間に
前記ゼロクロス検出回路６１が“１”を出力すると、
“１”を出力する。ＤＰＬＬ６４は、前記ＡＮＤ回路６
３からの“１”の入力に同期してクロック信号２ｆを出
力する。なお、Ｑ信号の代りにＩ信号を用いてもよい。
ゼロクロス検出回路６１は、Ｑ信号の符号ビットの反転
によりゼロクロスポイントを検出すると、“１”を出力
する。ウィンドウ設定回路６２は、前記ゼロクロス検出
回路６１から“１”が出力された後，シンボルレート周
期１／ｆより少し短い時間から、少し長い時間までの所
定期間だけ“１”を出力する。ＡＮＤ回路６３は、前記
ウィンドウ設定回路６２が“１”を出力している期間に
前記ゼロクロス検出回路６１が“１”を出力すると、
“１”を出力する。ＤＰＬＬ６４は、前記ＡＮＤ回路６
３からの“１”の入力に同期してクロック信号２ｆを出
力する。なお、Ｑ信号の代りにＩ信号を用いてもよい。
【０００６】
【発明が解決しようとする課題】上記従来のＤＱＰＳＫ
遅延検波回路５１では、ＢＴＲ６０は、Ｑ信号の符号ビ
ットの反転のタイミングを基にクロック信号２ｆを再生
している。しかし、“０１０１…”のような繰り返しの
データや“００００…”のデータなどでＩ／Ｑ座標にお
ける移相シフト量がいつも同じ場合には、Ｑ信号の符号
ビットの変化がなくなるためにゼロクロス検出回路６１
でゼロクロスポイントを検出できなくなり、ＤＰＬＬ６
４が同期引き込み不能となって、クロック信号２ｆを再
生できなくなる問題点がある。また、図８，図９に、シ
ンボルレート周波数ｆの３２倍の周波数でサンプリング
した場合のＱ信号（破線）およびＩ信号（点線）を示す
が、シンボルレート周期１／ｆの約４０％ものゼロクロ
スポイントのバラツキがあり、このためクロック信号２
ｆのジッタが大きくなって、データ復調の信頼性が低く
なる問題点がある。
遅延検波回路５１では、ＢＴＲ６０は、Ｑ信号の符号ビ
ットの反転のタイミングを基にクロック信号２ｆを再生
している。しかし、“０１０１…”のような繰り返しの
データや“００００…”のデータなどでＩ／Ｑ座標にお
ける移相シフト量がいつも同じ場合には、Ｑ信号の符号
ビットの変化がなくなるためにゼロクロス検出回路６１
でゼロクロスポイントを検出できなくなり、ＤＰＬＬ６
４が同期引き込み不能となって、クロック信号２ｆを再
生できなくなる問題点がある。また、図８，図９に、シ
ンボルレート周波数ｆの３２倍の周波数でサンプリング
した場合のＱ信号（破線）およびＩ信号（点線）を示す
が、シンボルレート周期１／ｆの約４０％ものゼロクロ
スポイントのバラツキがあり、このためクロック信号２
ｆのジッタが大きくなって、データ復調の信頼性が低く
なる問題点がある。
【０００７】そこで、この発明の目的は、安定に再生ク
ロックを得ることが出来ると共に再生クロックのジッタ
を最小限に抑えることの出来るＤＱＰＳＫ遅延検波回路
を提供することにある。
ロックを得ることが出来ると共に再生クロックのジッタ
を最小限に抑えることの出来るＤＱＰＳＫ遅延検波回路
を提供することにある。
【０００８】
【課題を解決するための手段】この発明のＤＱＰＳＫ遅
延検波回路は、ＤＱＰＳＫ中間周波数信号を入力し同期
検波し同相検波信号と直交検波信号の２つの復調信号を
得る準同期検波部と、前記２つの復調信号からベースバ
ンド信号を取り出す低域通過フィルタ部と、前記ベース
バンド信号をシンボルレート周波数より十分高い周波数
のサンプリング信号によりサンプリングし所定の量子化
ビット数によりＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ
／Ｄ変換部の出力を１タイムスロット分遅延させるデー
タ遅延部と、前記Ａ／Ｄ変換部の現在の出力と上記デー
タ遅延回路で遅延させた１タイムスロット分前のＡ／Ｄ
変換部の出力とからＩ信号とＱ信号を生成する演算部
と、前記Ｉ信号および前記Ｑ信号の絶対値の差のゼロク
ロスタイミングに基づいて前記ベースバンド信号に同期
し且つシンボルレート周波数の２倍の周波数のクロック
信号を生成するクロック生成部と、前記ベースバンド信
号に同期し且つ前記クロック信号により作動して前記Ｉ
信号とＱ信号から同相成分信号と直交成分信号を復調し
且つパラレル／シリアル変換してデータを出力する判定
部とを備えたことを構成上の特徴とするものである。
延検波回路は、ＤＱＰＳＫ中間周波数信号を入力し同期
検波し同相検波信号と直交検波信号の２つの復調信号を
得る準同期検波部と、前記２つの復調信号からベースバ
ンド信号を取り出す低域通過フィルタ部と、前記ベース
バンド信号をシンボルレート周波数より十分高い周波数
のサンプリング信号によりサンプリングし所定の量子化
ビット数によりＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ
／Ｄ変換部の出力を１タイムスロット分遅延させるデー
タ遅延部と、前記Ａ／Ｄ変換部の現在の出力と上記デー
タ遅延回路で遅延させた１タイムスロット分前のＡ／Ｄ
変換部の出力とからＩ信号とＱ信号を生成する演算部
と、前記Ｉ信号および前記Ｑ信号の絶対値の差のゼロク
ロスタイミングに基づいて前記ベースバンド信号に同期
し且つシンボルレート周波数の２倍の周波数のクロック
信号を生成するクロック生成部と、前記ベースバンド信
号に同期し且つ前記クロック信号により作動して前記Ｉ
信号とＱ信号から同相成分信号と直交成分信号を復調し
且つパラレル／シリアル変換してデータを出力する判定
部とを備えたことを構成上の特徴とするものである。
【０００９】
【作用】この発明のＤＱＰＳＫ遅延検波回路では、準同
期検波部と低域通過フィルタ部とにより入力信号からベ
ースバンド信号を得て、それをＡ／Ｄ変換部でＡ／Ｄ変
換する。そして、そのＡ／Ｄ変換部の現在の出力と，遅
延部で遅延させた１タイムスロット分前の前記Ａ／Ｄ変
換回路の出力とを、演算部で演算し、Ｉ信号およびＱ信
号を得る。さらに、前記判定部で前記Ｉ信号およびＱ信
号からデータを得て出力する。ここで、判定部に供給す
るクロック信号は、Ｉ信号およびＱ信号の絶対値の差の
ゼロクロスタイミングに基づいて生成される。このＩ信
号およびＱ信号の絶対値の差のゼロクロスタイミング
は、Ｉ信号またはＱ信号のゼロクロスタイミングが検出
されないようなデータのパターンでも検出される。ま
た、このＩ信号およびＱ信号の絶対値の差のゼロクロス
タイミングは、Ｉ信号またはＱ信号のゼロクロスタイミ
ングよりもバラツキが少なく、より正確にベースバンド
周期に合致している。従って、ジッタの少ないクロック
信号が確実に作り出されるようになる。そして、データ
復調の信頼性を向上することが出来るようになる。
期検波部と低域通過フィルタ部とにより入力信号からベ
ースバンド信号を得て、それをＡ／Ｄ変換部でＡ／Ｄ変
換する。そして、そのＡ／Ｄ変換部の現在の出力と，遅
延部で遅延させた１タイムスロット分前の前記Ａ／Ｄ変
換回路の出力とを、演算部で演算し、Ｉ信号およびＱ信
号を得る。さらに、前記判定部で前記Ｉ信号およびＱ信
号からデータを得て出力する。ここで、判定部に供給す
るクロック信号は、Ｉ信号およびＱ信号の絶対値の差の
ゼロクロスタイミングに基づいて生成される。このＩ信
号およびＱ信号の絶対値の差のゼロクロスタイミング
は、Ｉ信号またはＱ信号のゼロクロスタイミングが検出
されないようなデータのパターンでも検出される。ま
た、このＩ信号およびＱ信号の絶対値の差のゼロクロス
タイミングは、Ｉ信号またはＱ信号のゼロクロスタイミ
ングよりもバラツキが少なく、より正確にベースバンド
周期に合致している。従って、ジッタの少ないクロック
信号が確実に作り出されるようになる。そして、データ
復調の信頼性を向上することが出来るようになる。
【００１０】
【実施例】以下、図に示す実施例によりこの発明をさら
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。
【００１１】図１は、この発明の一実施例のＤＱＰＳＫ
遅延検波回路の構成を示すブロック図である。このＤＱ
ＰＳＫ遅延検波回路１は、準同期検波部２と，低域通過
フィルタ部３と，Ａ／Ｄ変換部４と，データ遅延部５
と，演算部６と，判定部７と，クロック生成部８とから
構成されている。データ遅延部５は、シフトレジスタＴ
を備えている。クロック生成部８は、クロック信号発生
回路９と，ＢＴＲ１０とを備えている。
遅延検波回路の構成を示すブロック図である。このＤＱ
ＰＳＫ遅延検波回路１は、準同期検波部２と，低域通過
フィルタ部３と，Ａ／Ｄ変換部４と，データ遅延部５
と，演算部６と，判定部７と，クロック生成部８とから
構成されている。データ遅延部５は、シフトレジスタＴ
を備えている。クロック生成部８は、クロック信号発生
回路９と，ＢＴＲ１０とを備えている。
【００１２】Ａ／Ｄ変換部４，データ遅延部５および演
算部６には、クロック生成部８のクロック信号発生回路
９からシンボルレート周波数ｆの３２倍の周波数のクロ
ック信号３２ｆが供給されている。また、判定部７に
は、クロック生成部８のＢＴＲ１０からシンボルレート
周波数ｆの２倍の周波数のクロック信号２ｆが供給され
ている。
算部６には、クロック生成部８のクロック信号発生回路
９からシンボルレート周波数ｆの３２倍の周波数のクロ
ック信号３２ｆが供給されている。また、判定部７に
は、クロック生成部８のＢＴＲ１０からシンボルレート
周波数ｆの２倍の周波数のクロック信号２ｆが供給され
ている。
【００１３】このＤＱＰＳＫ遅延検波回路１では、ＤＱ
ＰＳＫ中間周波数信号を入力して準同期検波部２で同期
検波し、得られた同相検波出力Ｘと直交検波出力Ｙを低
域通過フィルタ部３に通し、Ａ／Ｄ変換部４でシンボル
レート周波数ｆの３２倍の周波数でサンプリングし、量
子化ビット６ビットでＡ／Ｄ変換する。次に、Ａ／Ｄ変
換部４の出力を、データ遅延部５のシフトレジスタＴで
１タイムスロット分だけ遅延させる。そして、Ａ／Ｄ変
換部４の現在の出力と，データ遅延部５で遅延させた１
タイムスロット前のＡ／Ｄ変換部４の出力とを、演算部
６により演算し、符号ビットを含む直交するＩ信号およ
びＱ信号を求める。さらに、演算部６から出力されるＱ
信号の符号ビットのタイミングを基にクロック生成部８
のＢＴＲ１０でクロック信号２ｆを再生し、再生したク
ロック信号２ｆにより１タイムスロット間の３２個のサ
ンプル点の内で最もアイアパーチャの大きいポイントを
判定部７で選択し、同相信号および直交信号を復調し、
パラレル／シリアル変換を行い、データを出力する。
ＰＳＫ中間周波数信号を入力して準同期検波部２で同期
検波し、得られた同相検波出力Ｘと直交検波出力Ｙを低
域通過フィルタ部３に通し、Ａ／Ｄ変換部４でシンボル
レート周波数ｆの３２倍の周波数でサンプリングし、量
子化ビット６ビットでＡ／Ｄ変換する。次に、Ａ／Ｄ変
換部４の出力を、データ遅延部５のシフトレジスタＴで
１タイムスロット分だけ遅延させる。そして、Ａ／Ｄ変
換部４の現在の出力と，データ遅延部５で遅延させた１
タイムスロット前のＡ／Ｄ変換部４の出力とを、演算部
６により演算し、符号ビットを含む直交するＩ信号およ
びＱ信号を求める。さらに、演算部６から出力されるＱ
信号の符号ビットのタイミングを基にクロック生成部８
のＢＴＲ１０でクロック信号２ｆを再生し、再生したク
ロック信号２ｆにより１タイムスロット間の３２個のサ
ンプル点の内で最もアイアパーチャの大きいポイントを
判定部７で選択し、同相信号および直交信号を復調し、
パラレル／シリアル変換を行い、データを出力する。
【００１４】図２は、上記ＢＴＲ１０の回路図である。
ゼロクロス検出回路６１は、Ｑ信号の符号ビットの反転
によりゼロクロスポイントを検出すると、“１”を出力
する。ウィンドウ設定回路６２は、前記ゼロクロス検出
回路６１から“１”が出力された後，シンボルレート周
期１／ｆより少し短い時間から、少し長い時間までの所
定期間だけ“１”を出力する。
ゼロクロス検出回路６１は、Ｑ信号の符号ビットの反転
によりゼロクロスポイントを検出すると、“１”を出力
する。ウィンドウ設定回路６２は、前記ゼロクロス検出
回路６１から“１”が出力された後，シンボルレート周
期１／ｆより少し短い時間から、少し長い時間までの所
定期間だけ“１”を出力する。
【００１５】絶対値回路１４は、Ｉ信号の絶対値を算出
し、出力する。また、絶対値回路１５は、Ｑ信号の絶対
値を算出し、出力する。減算器１６は、Ｉ信号の絶対値
からＱ信号の絶対値を減算し、その差てあるＰ信号を出
力する。ゼロクロス検出回路１１は、Ｐ信号の符号ビッ
トの反転によりゼロクロスポイントを検出すると、ゼロ
クロスタイミング信号として“１”を出力する。
し、出力する。また、絶対値回路１５は、Ｑ信号の絶対
値を算出し、出力する。減算器１６は、Ｉ信号の絶対値
からＱ信号の絶対値を減算し、その差てあるＰ信号を出
力する。ゼロクロス検出回路１１は、Ｐ信号の符号ビッ
トの反転によりゼロクロスポイントを検出すると、ゼロ
クロスタイミング信号として“１”を出力する。
【００１６】ＡＮＤ回路１３は、前記ウィンドウ設定回
路６２が“１”を出力している期間のみ前記ゼロクロス
タイミング信号を通過させる。
路６２が“１”を出力している期間のみ前記ゼロクロス
タイミング信号を通過させる。
【００１７】制御回路１９は、前記ゼロクロス検出回路
６１の出力を監視し、所定期間の間に“１”が検出され
たときは“１”を出力し、所定期間の間に“１”が検出
されなかったときは“０”を出力する。この制御回路１
９の出力は、ゲート回路１７にゲート制御信号として入
力されると共に、インバータ２０で反転された後、ゲー
ト回路１８にゲート制御信号として入力される。そこ
で、ゲート回路１７は、前記制御回路１９が“１”を出
力している期間のみ、前記ＡＮＤ回路１３から出力され
るのゼロクロスタイミング信号を通過させる。一方、ゲ
ート回路１８は、前記制御回路１９が“０”を出力して
いる期間のみ、前記ゼロクロス検出回路１１から出力さ
れるゼロクロスタイミング信号を通過させる。
６１の出力を監視し、所定期間の間に“１”が検出され
たときは“１”を出力し、所定期間の間に“１”が検出
されなかったときは“０”を出力する。この制御回路１
９の出力は、ゲート回路１７にゲート制御信号として入
力されると共に、インバータ２０で反転された後、ゲー
ト回路１８にゲート制御信号として入力される。そこ
で、ゲート回路１７は、前記制御回路１９が“１”を出
力している期間のみ、前記ＡＮＤ回路１３から出力され
るのゼロクロスタイミング信号を通過させる。一方、ゲ
ート回路１８は、前記制御回路１９が“０”を出力して
いる期間のみ、前記ゼロクロス検出回路１１から出力さ
れるゼロクロスタイミング信号を通過させる。
【００１８】ＯＲ回路２１は、前記ゲート回路１７から
のゼロクロスタイミング信号または前記ゲート回路１８
からのゼロクロスタイミング信号をＤＰＬＬ６４に入力
する。ＤＰＬＬ６４は、前記ＯＲ回路２１からのゼロク
ロスタイミング信号に同期して、クロック信号２ｆを出
力する。
のゼロクロスタイミング信号または前記ゲート回路１８
からのゼロクロスタイミング信号をＤＰＬＬ６４に入力
する。ＤＰＬＬ６４は、前記ＯＲ回路２１からのゼロク
ロスタイミング信号に同期して、クロック信号２ｆを出
力する。
【００１９】次に、動作について説明する。このＤＱＰ
ＳＫ遅延検波回路１では、入力信号を準同期検波部２で
同期検波し、得られた同相検波出力Ｘと直交検波出力Ｙ
を低域通過フィルタ部３に通し、ベースバンド信号を得
る。そして、そのベースバンド信号を、Ａ／Ｄ変換部４
で、シンボルレート周波数ｆの３２倍の周波数でサンプ
リングし、量子化ビット６ビットでＡ／Ｄ変換する。Ａ
／Ｄ変換されたディジタルデータＸｋ，Ｙｋは、データ
遅延部５に入力される。
ＳＫ遅延検波回路１では、入力信号を準同期検波部２で
同期検波し、得られた同相検波出力Ｘと直交検波出力Ｙ
を低域通過フィルタ部３に通し、ベースバンド信号を得
る。そして、そのベースバンド信号を、Ａ／Ｄ変換部４
で、シンボルレート周波数ｆの３２倍の周波数でサンプ
リングし、量子化ビット６ビットでＡ／Ｄ変換する。Ａ
／Ｄ変換されたディジタルデータＸｋ，Ｙｋは、データ
遅延部５に入力される。
【００２０】データ遅延部５に入力されたディジタルデ
ータＸｋ，Ｙｋは、そのまま演算部６へ出力されると共
に、シフトレジスタＴ，Ｔに入力される。シフトレジス
タＴ，Ｔは、１タイムスロット分遅延したディジタルデ
ータＸｋ-1，Ｙｋ-1を演算部６へ出力する。演算部６
は、ディジタルデータＸｋ，Ｙｋと１タイムスロット分
前のディジタルデータＸｋ-1，Ｙｋ-1とにより所定の演
算を行い、直交するＩ信号およびＱ信号を復号する。
ータＸｋ，Ｙｋは、そのまま演算部６へ出力されると共
に、シフトレジスタＴ，Ｔに入力される。シフトレジス
タＴ，Ｔは、１タイムスロット分遅延したディジタルデ
ータＸｋ-1，Ｙｋ-1を演算部６へ出力する。演算部６
は、ディジタルデータＸｋ，Ｙｋと１タイムスロット分
前のディジタルデータＸｋ-1，Ｙｋ-1とにより所定の演
算を行い、直交するＩ信号およびＱ信号を復号する。
【００２１】Ｉ信号およびＱ信号は、前記演算部６から
判定部７に入力されると共に，クロック生成部８のＢＴ
Ｒ１０に入力される。ＢＴＲ１０では、ゼロクロス検出
回路６１がＱ信号の符号ビットの反転によりＱ信号のゼ
ロクロスポイントを検出し、それによりウィンドウ設定
回路６２でウィンドウを設定する。一方、ゼロクロス検
出回路１１は、Ｉ信号とＱ信号の絶対値の差であるＰ信
号の符号ビットの反転によりＰ信号のゼロクロスポイン
トを検出し、ゼロクロスタイミング信号を出力する。図
３に示す理想状態を考えれば、Ｉ信号とＱ信号はコンス
タレーションの収束点Ａ〜Ｈで必ず１／√（２）または
−１／√（２）をとるので、Ｐ信号はシンボルレートの
周期で必ずゼロになる。但し、図４および図５に示すシ
ミュレーションの結果によれば、Ｐ信号は、シンボルレ
ートの周期でゼロになる外にもゼロになる時がある。そ
こで、Ｑ信号のゼロクロスポイントに基づくウィンドウ
により、Ｐ信号のゼロクロスを選択すれば、確実にシン
ボルレートの周期でゼロになるタイミング信号が得られ
る。すなわち、ＡＮＤ回路１３からは、確実にシンボル
レートの周期でゼロになるタイミング信号が出力され
る。
判定部７に入力されると共に，クロック生成部８のＢＴ
Ｒ１０に入力される。ＢＴＲ１０では、ゼロクロス検出
回路６１がＱ信号の符号ビットの反転によりＱ信号のゼ
ロクロスポイントを検出し、それによりウィンドウ設定
回路６２でウィンドウを設定する。一方、ゼロクロス検
出回路１１は、Ｉ信号とＱ信号の絶対値の差であるＰ信
号の符号ビットの反転によりＰ信号のゼロクロスポイン
トを検出し、ゼロクロスタイミング信号を出力する。図
３に示す理想状態を考えれば、Ｉ信号とＱ信号はコンス
タレーションの収束点Ａ〜Ｈで必ず１／√（２）または
−１／√（２）をとるので、Ｐ信号はシンボルレートの
周期で必ずゼロになる。但し、図４および図５に示すシ
ミュレーションの結果によれば、Ｐ信号は、シンボルレ
ートの周期でゼロになる外にもゼロになる時がある。そ
こで、Ｑ信号のゼロクロスポイントに基づくウィンドウ
により、Ｐ信号のゼロクロスを選択すれば、確実にシン
ボルレートの周期でゼロになるタイミング信号が得られ
る。すなわち、ＡＮＤ回路１３からは、確実にシンボル
レートの周期でゼロになるタイミング信号が出力され
る。
【００２２】ゼロクロス検出回路６１がＱ信号のゼロク
ロスポイントを検出しているとき、制御回路１９の出力
は“１”であり、前記ＡＮＤ回路１３からのタイミング
信号はゲート回路１７を通過する。そこで、ＯＲ回路２
１を介して、前記タイミング信号がＤＰＬＬ６４に入力
される。ＤＰＬＬ６４は、サンプリング信号３２ｆから
クロック信号２ｆを作り出して出力しているが、前記タ
イミング信号が入力されると、そのタイミングからクロ
ック信号２ｆの位相の遅れ／進みを判定し、タイミング
を調整する。この結果、クロック信号２ｆは、ベースバ
ンド信号に同期し且つシンボルレート周波数ｆの２倍の
周波数をもつクロック信号となる。しかも、このクロッ
ク信号２ｆは、従来よりジッタが少なくなる。
ロスポイントを検出しているとき、制御回路１９の出力
は“１”であり、前記ＡＮＤ回路１３からのタイミング
信号はゲート回路１７を通過する。そこで、ＯＲ回路２
１を介して、前記タイミング信号がＤＰＬＬ６４に入力
される。ＤＰＬＬ６４は、サンプリング信号３２ｆから
クロック信号２ｆを作り出して出力しているが、前記タ
イミング信号が入力されると、そのタイミングからクロ
ック信号２ｆの位相の遅れ／進みを判定し、タイミング
を調整する。この結果、クロック信号２ｆは、ベースバ
ンド信号に同期し且つシンボルレート周波数ｆの２倍の
周波数をもつクロック信号となる。しかも、このクロッ
ク信号２ｆは、従来よりジッタが少なくなる。
【００２３】さて、“０１０１…”のような繰り返しの
データや“００００…”のデータなどでＩ／Ｑ座標にお
ける移相シフト量がいつも同じ場合には、Ｑ信号の符号
ビットの変化がなくなるため、Ｑ信号のゼロクロスポイ
ントを検出できなくなり、前記タイミング信号がＡＮＤ
回路１３から出力されなくなる。すると、制御回路１９
の出力が“０”になるため、前記ゼロクロス検出回路１
１からのゼロクロスタイミング信号がゲート回路１８を
通過する。そこで、ＯＲ回路２１を介して、そのタイミ
ング信号がＤＰＬＬ６４に入力される。従って、ＤＰＬ
Ｌ６４は、Ｑ信号のゼロクロスが検出されなくなったと
きも、クロック信号２ｆを出力しうることとなる。
データや“００００…”のデータなどでＩ／Ｑ座標にお
ける移相シフト量がいつも同じ場合には、Ｑ信号の符号
ビットの変化がなくなるため、Ｑ信号のゼロクロスポイ
ントを検出できなくなり、前記タイミング信号がＡＮＤ
回路１３から出力されなくなる。すると、制御回路１９
の出力が“０”になるため、前記ゼロクロス検出回路１
１からのゼロクロスタイミング信号がゲート回路１８を
通過する。そこで、ＯＲ回路２１を介して、そのタイミ
ング信号がＤＰＬＬ６４に入力される。従って、ＤＰＬ
Ｌ６４は、Ｑ信号のゼロクロスが検出されなくなったと
きも、クロック信号２ｆを出力しうることとなる。
【００２４】図１に戻り、判定部７は、ベースバンド信
号に同期し且つシンボルレート周波数ｆの２倍の周波数
のクロック信号２ｆにより同相信号および直交信号を復
調し、パラレル／シリアル変換を行い、復調したデータ
を出力する。
号に同期し且つシンボルレート周波数ｆの２倍の周波数
のクロック信号２ｆにより同相信号および直交信号を復
調し、パラレル／シリアル変換を行い、復調したデータ
を出力する。
【００２５】
【発明の効果】この発明のＤＱＰＳＫ遅延検波回路によ
れば、ジッタの少ないクロック信号を確実に再生できる
ようになる。このため、データ復調の信頼性を向上する
ことが出来るようになる。
れば、ジッタの少ないクロック信号を確実に再生できる
ようになる。このため、データ復調の信頼性を向上する
ことが出来るようになる。
【図１】この発明の一実施例のＤＱＰＳＫ遅延検波回路
のブロック図である。
のブロック図である。
【図２】この発明にかかるＢＴＲの詳細ブロック図であ
る。
る。
【図３】理想状態におけるＩ信号とＱ信号のコンスタレ
ーションの収束点を示す説明図である。
ーションの収束点を示す説明図である。
【図４】Ｐ信号（＝｜Ｉ信号｜−｜Ｑ信号｜）のシミュ
レーション結果の説明図である。
レーション結果の説明図である。
【図５】Ｐ信号（＝｜Ｉ信号｜−｜Ｑ信号｜）のシミュ
レーション結果の説明図である。
レーション結果の説明図である。
【図６】従来のＤＱＰＳＫ遅延検波回路の一例のブロッ
ク図である。
ク図である。
【図７】従来のＢＴＲの一例の詳細ブロック図である。
【図８】Ｉ信号（破線）とＱ信号（点線）のシミュレー
ション結果の説明図である。
ション結果の説明図である。
【図９】Ｉ信号（破線）とＱ信号（点線）のシミュレー
ション結果の説明図である。
ション結果の説明図である。
１，５１ ＤＱＰＳＫ遅延検波回路 ２ 準同期検波部 ３ 低域通過フィルタ部 ４ Ａ／Ｄ変換部 ５ データ遅延部 ６ 演算部 ７ 判定部 ８，５８ クロック生成部 １０，６０ ＢＴＲ １１，６１ ゼロクロス検出回路 １３．６３ ＡＮＤ回路 １７，１８ ゲート回路 １４，１５ 絶対値回路 １６ 減算回路 １９ 制御回路 ２１ ＯＲ回路 ６２ ウィンドウ設定回路 ６４ ＤＰＬＬ
Claims (1)
- 【請求項１】 ＤＱＰＳＫ中間周波数信号を入力し同期
検波し同相検波信号と直交検波信号の２つの復調信号を
得る準同期検波部と、前記２つの復調信号からベースバ
ンド信号を取り出す低域通過フィルタ部と、前記ベース
バンド信号をシンボルレート周波数より十分高い周波数
のサンプリング信号によりサンプリングし所定の量子化
ビット数によりＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ
／Ｄ変換部の出力を１タイムスロット分遅延させるデー
タ遅延部と、前記Ａ／Ｄ変換部の現在の出力と上記デー
タ遅延回路で遅延させた１タイムスロット分前のＡ／Ｄ
変換部の出力とからＩ信号とＱ信号を生成する演算部
と、前記Ｉ信号および前記Ｑ信号の絶対値の差のゼロク
ロスタイミングに基づいて前記ベースバンド信号に同期
し且つシンボルレート周波数の２倍の周波数のクロック
信号を生成するクロック生成部と、前記ベースバンド信
号に同期し且つ前記クロック信号により作動して前記Ｉ
信号とＱ信号から同相成分信号と直交成分信号を復調し
且つパラレル／シリアル変換してデータを出力する判定
部とを備えたことを特徴とするＤＱＰＳＫ遅延検波回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325879A JP2853491B2 (ja) | 1992-12-07 | 1992-12-07 | Ｄｑｐｓｋ遅延検波回路 |
| US08/156,336 US5463664A (en) | 1992-12-07 | 1993-11-23 | DQPSK delay detection circuit that produces stable clock signal in response to both I and Q signals |
| CA002110017A CA2110017C (en) | 1992-12-07 | 1993-11-25 | Dqpsk delay detection circuit that produces stable clock signal in response to both i and q signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325879A JP2853491B2 (ja) | 1992-12-07 | 1992-12-07 | Ｄｑｐｓｋ遅延検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177927A true JPH06177927A (ja) | 1994-06-24 |
| JP2853491B2 JP2853491B2 (ja) | 1999-02-03 |
Family
ID=18181636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325879A Expired - Fee Related JP2853491B2 (ja) | 1992-12-07 | 1992-12-07 | Ｄｑｐｓｋ遅延検波回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5463664A (ja) |
| JP (1) | JP2853491B2 (ja) |
| CA (1) | CA2110017C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016002A1 (en) * | 1995-10-25 | 1997-05-01 | Philips Electronics N.V. | Clock signal recovery system for communication systems using pulse amplitude modulation/quadrature amplitude modulation |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429986B1 (en) | 1995-09-07 | 2002-08-06 | International Business Machines Corporation | Data storage to enhance timing recovery in high density magnetic recording |
| US5802113A (en) * | 1995-10-25 | 1998-09-01 | Philips Electronics North America Corporation | Clock signal recovery system for communication systems using quadrature amplitude modulation |
| JPH10215289A (ja) * | 1996-06-04 | 1998-08-11 | Matsushita Electric Ind Co Ltd | 同期装置 |
| US6011816A (en) * | 1996-09-18 | 2000-01-04 | Wireless Access | Direct demodulation method and apparatus |
| US6081822A (en) * | 1998-03-11 | 2000-06-27 | Agilent Technologies, Inc. | Approximating signal power and noise power in a system |
| US6493396B1 (en) * | 1999-01-11 | 2002-12-10 | Tellabs Operations, Inc | Phase shift key burst receiver having improved phase resolution and timing and data recovery |
| CN1312875C (zh) * | 2004-01-05 | 2007-04-25 | 中兴通讯股份有限公司 | 基于数字锁相环的phs系统位同步方法及实现装置 |
| US8605777B2 (en) * | 2010-06-01 | 2013-12-10 | Etron Technology, Inc. | Circuit for recognizing a beginning and a data rate of data and method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896336A (en) * | 1988-08-29 | 1990-01-23 | Rockwell International Corporation | Differential phase-shift keying demodulator |
| US4879728A (en) * | 1989-01-31 | 1989-11-07 | American Telephone And Telegraph Company, At&T Bell Laboratories | DPSK carrier acquisition and tracking arrangement |
-
1992
- 1992-12-07 JP JP4325879A patent/JP2853491B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-23 US US08/156,336 patent/US5463664A/en not_active Expired - Lifetime
- 1993-11-25 CA CA002110017A patent/CA2110017C/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016002A1 (en) * | 1995-10-25 | 1997-05-01 | Philips Electronics N.V. | Clock signal recovery system for communication systems using pulse amplitude modulation/quadrature amplitude modulation |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2110017C (en) | 1998-07-07 |
| CA2110017A1 (en) | 1994-06-08 |
| US5463664A (en) | 1995-10-31 |
| JP2853491B2 (ja) | 1999-02-03 |
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Legal Events
| Date | Code | Title | Description |
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