JPH06175821A

JPH06175821A - 演算装置

Info

Publication number: JPH06175821A
Application number: JP4330699A
Authority: JP
Inventors: Kenji Yamada; 賢次山田; Matsuhisa Yoshida; 松寿吉田; Hiroko Murakami; 裕子村上; Takaaki Ido; 隆明井戸
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1992-12-10
Filing date: 1992-12-10
Publication date: 1994-06-24
Also published as: US5402368A

Abstract

(57)【要約】【目的】演算器のハード量を低減して低コスト化を図る
ことができ、演算器の倍の精度の演算時における処理ス
ピードの低下を抑制できることを目的とする。【構成】セレクタ６は演算器４の出力又はクリップ値を
バス３ａに出力する。テンポラリレジスタ５は演算器４
の出力を保持し、セレクタ７はレジスタ５の出力又はク
リップ値をバス３ｂに出力する。制御部８は演算器４の
倍精度演算時に１サイクル目に下位の演算結果をレジス
タ５に格納させる。制御部８は２サイクル目に上位の演
算結果がオーバフローするとセレクタ６，７により演算
結果及びレジスタ５の出力をクリップして出力させ、レ
ジスタ群１に格納させる。又、制御部８は２サイクル目
に上位の演算結果がオーバフローしないとセレクタ６，
７により演算結果及びレジスタ５の出力をそのまま出力
させ、レジスタ群１に格納させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算装置に係り、詳しく
は例えばデジタルシグナルプロセッサ（ＤＳＰ）に搭載
される演算装置に関する。

【０００２】近年、半導体テクノロジの進歩に伴い、半
導体素子の集積度も飛躍的に高くなり、ＤＳＰも小型化
されている。これによって、高価であったＤＳＰが低価
格になってきている。

【０００３】ＤＳＰの低価格化に伴い、ＤＳＰの使用さ
れる分野も急激に広がっている。ＤＳＰは今まで主にモ
デム（modulator-demodulator ）、エコーキャンセラ等
の通信関係機器に使用されていた。近年はハードディス
クや光ディスクにおける読み取りヘッドの位置決めのた
めのサーボ制御又は自動車のエンジン制御、サスペンシ
ョン制御等の制御系の分野に使用され始めている。

【０００４】通信系でのＤＳＰの用途は、そのほとんど
が高精度のフィルタ演算である。このフィルタ演算と
は、例えば１６ビットの被乗数と１６ビットの乗数との
積に、３２ビットの加算数を加える３２ビットの積和演
算である。

【０００５】ところが、制御系の用途においては、ＤＳ
Ｐは高精度のフィルタ演算処理ばかりでなく、低精度の
演算処理も実行する。この低精度の演算処理とは例えば
演算結果が１６ビットの演算処理であり、タイマ、ＡＤ
コンバータ又はシリアルインタフェース等の周辺回路の
コントロールのための演算である。

【０００６】現状のＤＳＰのハード構成には、フィルタ
演算の高速化を目的として高精度の演算器が組み込まれ
ており、上記したフィルタ演算（積和演算）がそのＤＳ
Ｐにおける１マシンサイクルで処理される。このような
高精度の演算器はハード量が大きくて演算スピード、即
ち、演算結果の出力が遅いため、マシンサイクルはこの
演算スピードよりも若干大きく設定されている。このマ
シンサイクルがＤＳＰの処理スピードの限界となる。ま
た、高精度の演算器のハード量が大きいことはＤＳＰの
歩留りを低下させ、これがＤＳＰの高価格の原因の一つ
になっている。

【０００７】また、現状のＤＳＰでは低精度の演算処理
も当然、１マシンサイクルで処理されるが、低精度の演
算処理はマシンサイクルの前半で済んでしまい、マシン
サイクルの後半の期間は何の処理も行われない。そのた
め、現状のＤＳＰにより高精度及び低精度の演算処理を
行わせることは、演算処理の高速化を抑制する要因とな
る。

【０００８】今後、ＤＳＰの性能が上がるにつれ、制御
系でのＤＳＰの用途では、周辺回路コントロールのため
の低精度演算処理の比率が高まると予想される。これら
の事情から、制御系で使用するＤＳＰはハード量が小さ
くて演算スピードが速い低精度の演算器で構成したもの
が採用され、ＤＳＰの低コスト化及び演算処理スピード
の高速化を図ることが考えられる。

【０００９】このような低精度の演算器で構成したＤＳ
Ｐで演算器の倍の精度の演算処理を行う場合、演算結果
がオーバフローした時に演算結果を最大値又は最小値に
クリップするクリップ処理が必要となる。そして、この
ような低精度の演算器で処理スピードを高速化するため
にはクリップ処理に要する時間を短縮することが必要と
なる。

【００１０】

【従来の技術】図９に従来のＤＳＰに搭載されている演
算装置の一例を示す。演算装置は演算器（ＡＬＵ）１０
０、セレクタ１０１、制御部１０２、レジスタ群１０３
及びバス１０４〜１０６を備えて構成されている。

【００１１】演算器１００はバス１０４を介してｎビッ
ト（ｎは自然数）の被演算数を入力するとともに、バス
１０５を介してｎビットの演算数を入力する。ＡＬＵ１
００は入力した被演算数及び演算数に基づいて加算を実
行し、演算結果をセレクタ１０１に出力する。ＡＬＵ１
００の演算結果の最上位ビットは符号を示す符号信号Ｓ
であり、ＡＬＵ１００は符号信号Ｓを制御部１０２に出
力する。符号信号Ｓが「０」であると符号は正であり、
符号信号Ｓが「１」であると符号は負である。また、Ａ
ＬＵ１００は演算結果がオーバーフローすると論理値
「１」のオーバーフロー信号ＯＶを制御部１０２に出力
する。

【００１２】制御部１０２は前記符号信号Ｓ及びオーバ
ーフロー信号ＯＶに基づいてセレクタ１０１の動作を制
御するクリップ許可信号ＣＬＰＥ及びクリップデータ信
号ＣＬＰＤを出力する。即ち、符号信号Ｓが「０」であ
り、オーバーフロー信号ＯＶが「１」であると、制御部
１０２は論理値「１」のクリップ許可信号ＣＬＰＥを出
力するとともに、論理値「０」のクリップデータ信号Ｃ
ＬＰＤを出力する。符号信号Ｓが「１」であり、オーバ
ーフロー信号ＯＶが「１」であると、制御部１０２は論
理値「１」のクリップ許可信号ＣＬＰＥを出力するとと
もに、論理値「１」のクリップデータ信号ＣＬＰＤを出
力する。また、符号信号Ｓが「０」又は「１」であり、
オーバーフロー信号ＯＶが「０」であると、制御部１０
２は論理値「０」のクリップ許可信号ＣＬＰＥを出力す
る。

【００１３】セレクタ１０１はＡＬＵ１００の演算結果
を入力するとともに、前記クリップ許可信号ＣＬＰＥ及
びクリップデータ信号ＣＬＰＤを入力する。セレクタ１
０１はクリップ許可信号ＣＬＰＥが「１」であり、クリ
ップデータ信号ＣＬＰＤが「０」であると、最大値（最
上位ビットが「０」でそれ以外は「１」）をバス１０６
に出力する。セレクタ１０１はクリップ許可信号ＣＬＰ
Ｅが「１」であり、クリップデータ信号ＣＬＰＤが
「１」であると、最小値（最上位ビットが「１」でそれ
以外は「０」）をバス１０６に出力する。また、セレク
タ１０１はクリップ許可信号ＣＬＰＥが「０」である
と、ＡＬＵ１００の演算結果をそのままバス１０６に出
力する。

【００１４】レジスタ群１０３はバス１０４〜１０６に
接続され、ＡＬＵ１００に入力される被演算数及び演算
数が格納されるとともに、セレクタ１０１の出力が演算
結果として格納される。

【００１５】この演算装置において、ＡＬＵ１００の倍
の精度、即ち、２ｎビットの被演算数Ａ及び演算数Ｂの
演算を行う場合の動作を図１０に示す。まず、第１のサ
イクルＴｃ１でバス１０４，１０５を介して被演算数Ａ
の下位データＡＬ及び演算数Ｂの下位のデータＢＬがＡ
ＬＵ１００に転送される。ＡＬＵ１００は下位データＡ
Ｌ，ＢＬを加算し、第１のサイクルＴｃ１の後半から第
２のサイクルＴｃ２の前半の期間、その演算結果（ＡＬ
＋ＢＬ）をセレクタ１０１に出力する。

【００１６】この第１のサイクルＴｃ１には倍の精度の
演算がオーバーフローするかどうか不明であるので、制
御部１０２のクリップ許可信号ＣＬＰＥは論理値「０」
とする。このため、セレクタ１０１から下位データの演
算結果（ＡＬ＋ＢＬ）が第１のサイクルＴｃ１の後半の
期間、データバス１０６に出力される。この下位データ
の演算結果（ＡＬ＋ＢＬ）はデータバス１０６を経由し
てレジスタ群１０３に格納される。

【００１７】第２のサイクルＴｃ２でバス１０４，１０
５を介して被演算数Ａの上位データＡＵ及び演算数Ｂの
上位のデータＢＵがＡＬＵ１００に転送される。ＡＬＵ
１００は上位データＡＵ，ＢＵを加算し、第２のサイク
ルＴｃ２の後半から第３のサイクルＴｃ３の前半の期
間、その演算結果（ＡＵ＋ＢＵ）をセレクタ１０１に出
力する。

【００１８】もし、第２のサイクルＴｃ２においてＡＬ
Ｕ１００の演算結果がオーバーフローしない場合には、
オーバーフロー信号ＯＶが「０」となって制御部１０２
のクリップ許可信号ＣＬＰＥは論理値「０」となる。そ
のため、セレクタ１０１から上位データの演算結果（Ａ
Ｕ＋ＢＵ）が第２のサイクルＴｃ２の後半の期間、デー
タバス１０６に出力される。この上位データの演算結果
はデータバス１０６を経由してレジスタ群１０３に格納
されることとなる。

【００１９】即ち、ＡＬＵ１００の倍の精度の被演算数
Ａ及び演算数Ｂの演算を行う場合、演算結果がオーバー
フローしなければ、バス１０４，１０５に被演算数Ａ及
び演算数Ｂが出力されてから２マシンサイクルの期間だ
け、バス１０６にはこの倍精度演算の演算結果が出力さ
れ、倍精度演算は２マシンサイクルで実行できる。

【００２０】

【発明が解決しようとする課題】ところが、ＡＬＵ１０
０の倍の精度の被演算数Ａ及び演算数Ｂの演算を行う場
合、第２のサイクルＴｃ２で上位データＡＵ，ＢＵの演
算結果（ＡＵ＋ＢＵ）にオーバフローが発生したとす
る。すると、ＡＬＵ１００のオーバーフロー信号ＯＶが
「１」となって制御部１０２のクリップ許可信号ＣＬＰ
Ｅは論理値「１」となる。このため、セレクタ１０１に
より上位データＡＵ，ＢＵの演算結果（ＡＵ＋ＢＵ）が
クリップデータ信号ＣＬＰＤ、即ち、符号信号Ｓの値に
基づいて最大値又は最小値にクリップされる。このクリ
ップ値は第２のサイクルＴｃ２の後半の期間、データバ
ス１０６に出力される。この上位データのクリップ値は
データバス１０６を経由してレジスタ群１０３に格納さ
れる。

【００２１】被演算数Ａ及び演算数Ｂの演算結果がオー
バフローしたため、第１のサイクルＴｃ１でレジスタ群
１０３に転送された下位データＡＬ，ＢＬの演算結果
（ＡＬ＋ＢＬ）をクリップする必要がある。このため、
データバス１０６は第３のサイクルＴｃ３の後半の期
間、下位データの演算結果（ＡＬ＋ＢＬ）のクリップ値
の転送に使用される。

【００２２】従って、ＡＬＵ１００の倍の精度の被演算
数Ａ及び演算数Ｂの演算を行う場合、演算結果がオーバ
ーフローすると、バス１０４，１０５に被演算数Ａ及び
演算数Ｂが出力されてから３マシンサイクルの期間、バ
ス１０６にはこの倍精度演算の演算結果が出力され、倍
精度演算に３マシンサイクルもかかることとなる。

【００２３】即ち、従来のＤＳＰの演算装置では、ハー
ド量削減のため、ＡＬＵの演算精度を半分にすると、そ
のＡＬＵの倍精度の演算処理時においてオーバーフロー
する場合には演算の実行が３倍遅くなるという問題を生
じることとなる。

【００２４】本発明は、上記問題点を解決するためにな
されたものであって、演算器の演算精度を半分にしてハ
ード量を低減することにより低コスト化を図ることがで
きるとともに、演算器の倍の精度の演算時における処理
スピードの低下を抑制することができる演算装置を提供
することを目的とする。

【００２５】

【課題を解決するための手段】図１は本発明の原理説明
図である。演算装置はレジスタ群１、第１及び第２のバ
ス２ａ，２ｂ、第３及び第４のバス３ａ，３ｂ、演算器
４、テンポラリレジスタ５、第１，第２のセレクタ６，
７及び制御部８を備えて構成されている。

【００２６】レジスタ群１は被演算数及び演算数を出力
するとともに、演算結果が格納される。第１及び第２の
バス２ａ，２ｂはレジスタ群１から出力される被演算数
及び演算数を転送する。

【００２７】演算器４は被演算数及び演算数に基づいて
算術演算を実行し、演算結果を出力する。テンポラリレ
ジスタ５は演算器４の演算結果を保持するためのもので
ある。第１のセレクタ６は演算器１の演算結果をそのま
ま、又は最大値もしくは最小値にクリップして出力す
る。第２のセレクタ７はテンポラリレジスタ５の出力を
そのまま、又は最大値もしくは最小値にクリップして出
力する。

【００２８】第３及び第４のバス３ａ，３ｂは第１及び
第２のセレクタ６，７の出力をそれぞれレジスタ群１に
転送する。制御部８は、演算器４の倍の精度のデータの
演算時に１サイクル目に被演算数及び演算数の各下位デ
ータの演算結果をテンポラリレジスタ５に格納させる。
制御部８は、２サイクル目に被演算数及び演算数の上位
データの演算結果がオーバフローしないときには第１，
第２のセレクタ６，７により演算器４の演算結果及びテ
ンポラリレジスタ５の出力をそのまま出力させる。ま
た、制御部８は、２サイクル目に被演算数及び演算数の
上位データの演算結果がオーバフローするときには第
１，第２のセレクタ６，７により演算器４の演算結果及
びテンポラリレジスタ５の出力をクリップさせて出力さ
せる。

【００２９】また、第２発明では、制御部８は、演算器
４の精度のデータの演算時に演算器４の演算結果がオー
バフローしないときには第１のセレクタ６により演算器
４の演算結果をそのまま出力させる。制御部８は、演算
器４の精度のデータの演算時に演算結果がオーバフロー
するときには第１のセレクタ６により演算器４の演算結
果をクリップさせて出力させるものとしている。

【００３０】

【作用】本発明では、演算器４の倍の精度データの演算
を実行する場合、１サイクル目に下位データの演算が実
行され、下位データの演算結果がテンポラリレジスタ５
に格納される。２サイクル目に上位データの演算が実行
される。

【００３１】２サイクル目に上位データの演算結果がオ
ーバーフローしないときには第１，第２のセレクタ６，
７により上位データの演算結果及びテンポラリレジスタ
５の下位データの演算結果がそのまま第３，第４のバス
３ａ，３ｂに出力される。そして、第３，第４のバス３
ａ，３ｂを経由して上位データの演算結果及び下位デー
タの演算結果が同時にレジスタ群１に格納される。

【００３２】２サイクル目に上位データの演算結果がオ
ーバフローするときには第１，第２のセレクタ６，７に
より上位データの演算結果及びテンポラリレジスタ５の
下位データの演算結果が最大値又は最小値にクリップさ
れて第３，第４のバス３ａ，３ｂに出力される。そし
て、第３，第４のバス３ａ，３ｂを経由して上位及び下
位データのクリップ値が同時にレジスタ群１に格納され
る。

【００３３】従って、演算器４の倍の精度の演算を実行
する場合、演算結果がオーバーフローしてもしなくて
も、演算器４の倍の精度の演算を２マシンサイクルで実
行できる。即ち、ハード量削減のために演算器の精度を
半分にしても、演算器の倍の精度の演算処理を行う際に
処理スピードの低下を最小限に抑えることができる。

【００３４】また、演算器４の精度のデータの演算を実
行する場合、演算結果がオーバフローしないときには第
１のセレクタ６により演算結果がそのまま出力される。
また、演算結果がオーバフローするときには第１のセレ
クタ６により演算結果がクリップされて出力される。

【００３５】

【実施例】以下、本発明をデジタルシグナルプロセッサ
（ＤＳＰ）に具体化した一実施例を図２〜図８に従って
説明する。

【００３６】図２に示すように、ＤＳＰ１０は、アドレ
ス演算ユニット１１、演算装置を構成するシーケンスユ
ニット１２及び実行ユニット１３、外部バスインタフェ
ース（ＥＢＩ）１４、クロックジェネレータ（ＣＧ）１
５、入出力回路１６、ＲＯＭ１７、第１ＲＡＭ１８、第
２ＲＡＭ１９、及びバス２０，２１等を備えて構成され
ている。

【００３７】命令バス２０はシーケンスユニット１２、
実行ユニット１３、ＥＢＩ１４、入出力回路１６、ＲＯ
Ｍ１７、及び第２ＲＡＭ１９を相互に接続している。バ
ス２１は第１ＲＡＭ１８及び実行ユニット１３を相互に
接続している。

【００３８】クロックジェネレータ１５は図７，８に示
すように、一定周期で変化するデューティ５０％のマシ
ンクロックＣＬＫを発生し、発生したマシンクロックＣ
ＬＫをＤＳＰ１０の各部に供給する。

【００３９】アドレス演算ユニット１１はインデックス
レジスタ群３０、アドレス演算器３１ａ，３１ｂ、プロ
グラムカウンタ（ＰＣ）３２及びバスコントローラ３３
を備えて構成されている。

【００４０】インデックスレジスタ群３０はそれぞれｎ
ビット（ｎは自然数）の第１〜第３のバス３４〜３６に
接続されるとともに、アドレス演算器３１ｂに接続され
ている。インデックスレジスタ群３０にはアドレス演算
のためのアドレスデータが格納されるようになってい
る。

【００４１】アドレス演算器３１ａはインデックスレジ
スタ群３０から入力されるデータに基づいてアドレス演
算を実行し、バスコントローラ３３に演算結果を出力す
る。アドレス演算器３１ｂはインデックスレジスタ群３
０から入力されるデータに基づいてアドレス演算を実行
し、演算結果をインデックスレジスタ群３０に出力す
る。

【００４２】ＰＣ３２は第３，第４のバス３６，３７に
接続されるとともに、バスコントローラ３３に接続され
ている。バスコントローラ３３は前記アドレス演算器３
１ａの演算結果又はプログラムカウンタ３２の出力に基
づいてＲＯＭ１７、第１ＲＡＭ１８又は第２ＲＡＭ１９
をアクセスする。なお、第４のバス３７もｎビットのバ
スである。

【００４３】シーケンスユニット１２は命令レジスタ４
０及び命令デコーダ４１を備えて構成されている。命令
レジスタ４０は前記ＥＢＩ１４及びＲＯＭ１７に接続さ
れている。命令レジスタ４０はＥＢＩ１４又はＲＯＭ１
７から転送された命令コードを保持する。

【００４４】命令デコーダ４１は命令レジスタ４０から
出力される命令コードを、乗算器制御信号ＭＣ、セレク
タ制御信号ＳＣ、演算器制御信号ＡＬＵＥ又は演算制御
信号ＵＬにデコードし、これらの制御信号を実行ユニッ
ト１３に出力する。

【００４５】実行ユニット１３は乗算器５０、データセ
レクタ５１、演算回路５２、制御部５３、レジスタ群５
４、及びバスインタフェース（ＢＩＦ）５５等を備えて
構成されている。

【００４６】乗算器５０は第１，第２のバス３４，３５
を介して被乗数及び乗数を入力する。乗算器５０は前記
命令デコーダ４１からの乗算器制御信号ＭＣが乗算命令
又は積和命令に基づくものであるとき、入力した被乗数
に乗数を乗じて積を算出する。そして、乗算器５０は乗
算結果をデータセレクタ５１に出力する。

【００４７】データセレクタ５１は乗算器５０の出力を
入力するとともに、第２のバス３５を介して加算数を入
力している。データセレクタ５１は前記命令デコーダ４
１から出力されるセレクタ制御信号ＳＣに基づいて乗算
器５０の出力又は加算数のいずれか一方を選択して演算
回路５２に出力する。

【００４８】演算回路５２は第１のバス３４を介して被
加算数を入力するとともに、前記データセレクタ５１の
出力、即ち、乗算器５０の出力又は第２のバス３５を経
由した加算数を入力する。そして、演算回路５２は前記
演算器制御信号ＡＬＵＥ及び演算制御信号ＵＬに基づい
て被加算数とデータセレクタ５１の出力とを加算し、制
御部５３の出力制御信号に基づく演算結果を第３又は第
４のバス３６，３７に出力するようになっている。

【００４９】そして、レジスタ群５４には第３又は第４
のバス３６，３７を介して演算回路５２による演算結果
が転送されるとともに、レジスタ群５４からは第１，第
２のバス３４，３５を介して被演算数（被乗数又は被加
算数）と、演算数（乗数又は加算数）とが出力される。

【００５０】図３は演算回路５２を示し、演算器（ＡＬ
Ｕ）６０、第１のセレクタ６１、テンポラリレジスタ６
２及び第２のセレクタ６３を備えて構成されている。Ａ
ＬＵ６０はデータバス５２を介してｎビットの被加算数
を入力するとともに、データセレクタ５１のｎビットの
出力（加算数）を入力する。そして、ＡＬＵ６０は被加
算数と加算数との加算処理を行い、演算結果を第１のセ
レクタ６１及びテンポラリレジスタ６２に出力する。

【００５１】また、ＡＬＵ６０は演算器制御信号ＡＬＵ
Ｅが論理値「１」で、演算制御信号ＵＬが論理値「０」
であるときにのみ、その演算結果の最上位ビットを符号
を示す符号信号Ｓとして制御部５３に出力する。また、
この演算結果がオーバーフローすると、ＡＬＵ６０は論
理値「１」のオーバーフロー信号ＯＶを制御部５３に出
力する。

【００５２】テンポラリレジスタ６２は制御部５３から
出力されるラッチ信号ＴＬＤを入力している。テンポラ
リレジスタ６２はラッチ信号ＴＬＤが論理値「１」であ
るとＡＬＵ６０の演算結果をラッチし、ラッチした演算
結果を第２のセレクタ６３に出力する。

【００５３】図４に示すように、制御部５３はＡＮＤ回
路７１〜７４とＮＯＴ回路７５とで構成されている。Ａ
ＮＤ回路７１には前記演算器制御信号ＡＬＵＥ及び演算
制御信号ＵＬが入力されている。ＡＮＤ回路７１は演算
器制御信号ＡＬＵＥ及び演算制御信号ＵＬが共に論理値
「１」であるときにのみ、論理値「１」のラッチ信号Ｔ
ＬＤを出力する。

【００５４】ＡＮＤ回路７２は演算器制御信号ＡＬＵＥ
を入力するとともに、ＮＯＴ回路７５を介して演算制御
信号ＵＬを入力している。ＡＮＤ回路７２は演算器制御
信号ＡＬＵＥが論理値「１」で、演算制御信号ＵＬが論
理値「０」であるときにのみ、論理値「１」を出力す
る。

【００５５】ＡＮＤ回路７３は前記オーバーフロー信号
ＯＶを入力するとともに、ＡＮＤ回路７２の出力を入力
し、両信号に基づくクリップ許可信号ＣＬＰＥを出力す
る。従って、ＡＮＤ回路７３は演算器制御信号ＡＬＵＥ
及びオーバーフロー信号ＯＶが共に論理値「１」で、演
算制御信号ＵＬが論理値「０」であるときにのみ、論理
値「１」のクリップ許可信号ＣＬＰＥを出力する。

【００５６】ＡＮＤ回路７４は前記符号信号Ｓを入力す
るとともに、ＡＮＤ回路７２の出力を入力し、両信号に
基づくクリップデータ信号ＣＬＰＤを出力する。従っ
て、ＡＮＤ回路７３は演算器制御信号ＡＬＵＥ及び符号
信号Ｓが共に論理値「１」で、演算制御信号ＵＬが論理
値「０」であるときにのみ、論理値「１」のクリップデ
ータ信号ＣＬＰＤを出力する。

【００５７】第１のセレクタ６１はＡＬＵ６０の演算結
果を入力するとともに、第３のバス３６に接続されてい
る。そして、第１のセレクタ６１は前記クリップ許可信
号ＣＬＰＥ及びクリップデータ信号ＣＬＰＤに基づいて
ＡＬＵ６０の演算結果をそのまま、又は最大値もしくは
最小値にクリップして第３のバス３６に出力するように
なっている。

【００５８】即ち、図５に示すように、第１のセレクタ
６１はＮＯＴ回路８１，８２、ＡＮＤ回路８３，８４，
８５Ａ１〜８５Ａｎ、及びＯＲ回路８６Ａ１〜８６Ａｎ
を備えて構成されている。ＡＮＤ回路８３は前記クリッ
プ許可信号ＣＬＰＥ及びクリップデータ信号ＣＬＰＤを
入力している。ＡＮＤ回路８４はクリップ許可信号ＣＬ
ＰＥを入力するとともに、ＮＯＴ回路８２を介してクリ
ップデータ信号ＣＬＰＤを入力している。ｎ個のＡＮＤ
回路８５Ａ１〜８５ＡｎはＡＬＵ６０の出力の各ビット
信号Ｄ１〜Ｄｎを入力するとともに、ＮＯＴ回路８１を
介してそれぞれクリップ許可信号ＣＬＰＥを入力してい
る。

【００５９】ＯＲ回路８６Ａ１〜８６Ａn-1 はＡＮＤ回
路８５Ａ１〜８５Ａn-1 の出力信号を入力するととも
に、前記ＡＮＤ回路８４の出力信号を入力する。そし
て、ＯＲ回路８６Ａ１〜８６Ａn-1 はそれぞれ両入力信
号に基づくビット信号Ｘ１〜Ｘn-1 を出力する。また、
ＯＲ回路８６ＡｎはＡＮＤ回路８５Ａｎの出力信号を入
力するとともに、前記ＡＮＤ回路８３の出力信号を入力
する。そして、ＯＲ回路８６Ａｎは両入力信号に基づく
ビット信号Ｘｎを出力する。

【００６０】従って、クリップ許可信号ＣＬＰＥが
「０」であると、ＮＯＴ回路８１の出力は「１」とな
り、ＡＮＤ回路８５Ａ１〜８５Ａｎの出力は各ビット信
号Ｄ１〜Ｄｎのレベルとなる。このとき、ＡＮＤ回路８
３，８４の出力はクリップデータ信号ＣＬＰＤのレベル
に関係なく共に「０」となる。この結果、ＯＲ回路８６
Ａ１〜８６Ａｎのビット信号Ｘ１〜ＸｎはＡＮＤ回路８
５Ａ１〜８５Ａｎの出力、即ち、各ビット信号Ｄ１〜Ｄ
ｎとなる。

【００６１】また、クリップ許可信号ＣＬＰＥが「１」
であり、クリップデータ信号ＣＬＰＤが「０」である
と、ＮＯＴ回路８１の出力は「０」となり、ＡＮＤ回路
８５Ａ１〜８５Ａｎの出力は各ビット信号Ｄ１〜Ｄｎの
レベルに関係なく全て「０」となる。このとき、ＡＮＤ
回路８３，８４の出力はそれぞれ「０」，「１」とな
る。この結果、ＯＲ回路８６Ａｎのビット信号Ｘｎのみ
が「０」、ＯＲ回路８６Ａ１〜８６Ａn-1 のビット信号
Ｘ１〜Ｘn-1 は「１」となり、ビット信号Ｄ１〜Ｄｎは
最大値にクリップされる。

【００６２】さらに、クリップ許可信号ＣＬＰＥが
「１」であり、クリップデータ信号ＣＬＰＤが「１」で
あると、ＮＯＴ回路８１の出力は「０」となり、ＡＮＤ
回路８５Ａ１〜８５Ａｎの出力は各ビット信号Ｄ１〜Ｄ
ｎのレベルに関係なく全て「０」となる。このとき、Ａ
ＮＤ回路８３，８４の出力はそれぞれ「１」，「０」と
なる。この結果、ＯＲ回路８６Ａｎのビット信号Ｘｎの
みが「１」、ＯＲ回路８６Ａ１〜８６Ａn-1 のビット信
号Ｘ１〜Ｘn-1 は「０」となり、ビット信号Ｄ１〜Ｄｎ
は最小値にクリップされる。

【００６３】第２のセレクタ６３はテンポラリレジスタ
６２の出力を入力するとともに、第４のバス３７に接続
されている。そして、第２のセレクタ６３は前記クリッ
プ許可信号ＣＬＰＥ及びクリップデータ信号ＣＬＰＤに
基づいてテンポラリレジスタ６２の出力をそのまま、又
は最大値もしくは最小値にクリップして第４のバス３７
に出力するようになっている。

【００６４】即ち、図６に示すように、第２のセレクタ
６３はＮＯＴ回路８７，８８、ＡＮＤ回路８９，９０Ａ
１〜９０Ａｎ、及びＯＲ回路９１Ａ１〜９１Ａｎを備え
て構成されている。ＡＮＤ回路８９はクリップ許可信号
ＣＬＰＥを入力するとともに、ＮＯＴ回路８８を介して
クリップデータ信号ＣＬＰＤを入力している。ｎ個のＡ
ＮＤ回路９０Ａ１〜９０Ａｎはテンポラリレジスタ６２
の出力の各ビット信号Ｄ１〜Ｄｎを入力するとともに、
ＮＯＴ回路８７を介してそれぞれクリップ許可信号ＣＬ
ＰＥを入力している。

【００６５】ＯＲ回路９１Ａ１〜９１ＡｎはＡＮＤ回路
９０Ａ１〜９０Ａｎの出力信号を入力するとともに、前
記ＡＮＤ回路８９の出力信号を入力する。そして、ＯＲ
回路９１Ａ１〜９１Ａｎはそれぞれ両入力信号に基づく
ビット信号Ｘ１〜Ｘｎを出力する。

【００６６】従って、クリップ許可信号ＣＬＰＥが
「０」であると、ＮＯＴ回路８７の出力は「１」とな
り、ＡＮＤ回路９０Ａ１〜９０Ａｎの出力は各ビット信
号Ｄ１〜Ｄｎのレベルとなる。このとき、ＡＮＤ回路８
９の出力はクリップデータ信号ＣＬＰＤのレベルに関係
なく「０」となる。この結果、ＯＲ回路９１Ａ１〜９１
Ａｎのビット信号Ｘ１〜ＸｎはＡＮＤ回路９０Ａ１〜９
０Ａｎの出力、即ち、各ビット信号Ｄ１〜Ｄｎとなる。

【００６７】また、クリップ許可信号ＣＬＰＥが「１」
であり、クリップデータ信号ＣＬＰＤが「０」である
と、ＮＯＴ回路８７の出力は「０」となり、ＡＮＤ回路
９０Ａ１〜９０Ａｎの出力は各ビット信号Ｄ１〜Ｄｎの
レベルに関係なく全て「０」となる。このとき、ＡＮＤ
回路８９の出力は「１」となる。この結果、ＯＲ回路９
１Ａ１〜９１Ａｎのビット信号Ｘ１〜Ｘｎは全て「１」
にクリップされる。

【００６８】さらに、クリップ許可信号ＣＬＰＥが
「１」であり、クリップデータ信号ＣＬＰＤが「１」で
あると、ＮＯＴ回路８７の出力は「０」となり、ＡＮＤ
回路９０Ａ１〜９０Ａｎの出力は各ビット信号Ｄ１〜Ｄ
ｎのレベルに関係なく全て「０」となる。このとき、Ａ
ＮＤ回路８９の出力は「０」となる。この結果、ＯＲ回
路９１Ａ１〜９１Ａｎのビット信号Ｘ１〜Ｘｎは全て
「０」にクリップされる。

【００６９】さて、上記のように構成された演算装置に
おいて、ＡＬＵ６０の倍の精度、即ち、２ｎビットの被
加算数Ａ及び加算数Ｂの加算処理を行う場合の動作につ
いて説明する。

【００７０】図７はそれぞれ２ｎビットの被加算数Ａ及
び加算数Ｂの演算結果がオーバーフローしない場合を示
している。まず、第１のサイクルＴｃ１でバス３４、３
５を介して被加算数Ａの下位データＡＬ及び加算数Ｂの
下位のデータＢＬがＡＬＵ６０に転送されるとともに、
演算器制御信号ＡＬＵＥ及び演算制御信号ＵＬが共に
「１」となる。

【００７１】すると、ＡＬＵ６０は下位データＡＬ，Ｂ
Ｌを加算し、第１のサイクルＴｃ１の後半から第２のサ
イクルＴｃ２の前半の期間、その演算結果（ＡＬ＋Ｂ
Ｌ）を出力する。このとき、演算器制御信号ＡＬＵＥ及
び演算制御信号ＵＬが共に「１」であるため、制御部５
３のラッチ信号ＴＬＤは「１」となり、クリップ許可信
号ＣＬＰＥ及びクリップデータ信号ＣＬＰＤは共に
「０」となる。

【００７２】このため、テンポラリレジスタ６２に第１
のサイクルＴｃ１の後半において演算結果（ＡＬ＋Ｂ
Ｌ）がラッチされる。テンポラリレジスタ６２にラッチ
された演算結果（ＡＬ＋ＢＬ）は第２のセレクタ６３に
出力される。

【００７３】第２のサイクルＴｃ２で第１，第２のバス
３４，３５を介して被加算数Ａの上位データＡＵ及び加
算数Ｂの上位のデータＢＵがＡＬＵ６０に転送されると
ともに、演算器制御信号ＡＬＵＥが「１」となり、演算
制御信号ＵＬが「０」になる。

【００７４】すると、ＡＬＵ６０は上位データＡＵ，Ｂ
Ｕを加算し、第２のサイクルＴｃ２の後半から第３のサ
イクルＴｃ３の前半の期間、その演算結果（ＡＵ＋Ｂ
Ｕ）を出力する。このとき、演算器制御信号ＡＬＵＥが
「１」で、演算制御信号ＵＬが「０」であるため、制御
部５３のラッチ信号ＴＬＤは「０」となる。従って、テ
ンポラリレジスタ６２に演算結果（ＡＵ＋ＢＵ）はラッ
チされない。

【００７５】この第２のサイクルＴｃ２で上位データの
演算結果（ＡＵ＋ＢＵ）がオーバーフローしないと、オ
ーバーフロー信号ＯＶが「０」となり、クリップ許可信
号ＣＬＰＥは「０」となる。このため、第２のサイクル
Ｔｃ２の後半の期間、第１のセレクタ６１から上位デー
タの演算結果（ＡＵ＋ＢＵ）がそのまま第３のバス３６
に出力される。また、クリップ許可信号ＣＬＰＥが
「０」であるため、第２のサイクルＴｃ２の後半の期
間、テンポラリレジスタ６２にラッチされている下位デ
ータの演算結果（ＡＬ＋ＢＬ）が第２のセレクタ６３か
らそのまま第４のバス３７に出力される。

【００７６】そして、上位データの演算結果（ＡＵ＋Ｂ
Ｕ）は第３のバス３６を介して、下位データの演算結果
（ＡＬ＋ＢＬ）は第４のバス３７を経由してレジスタ群
５４に格納される。

【００７７】従って、ＡＬＵ６０の倍の精度の被加算数
Ａ及び加算数Ｂの加算を行う場合、演算結果がオーバー
フローしなければ、第３，第４のバス３６，３７には第
１，第２のバス３４，３５に被加算数Ａ及び加算数Ｂが
出力されてから２マシンサイクルの期間だけ、この倍精
度演算の演算結果が出力される。

【００７８】図８はそれぞれ２ｎビットの被加算数Ａ及
び加算数Ｂの演算結果がオーバーフローする場合を示し
ている。まず、第１のサイクルＴｃ１では図７と同様に
して第１のサイクルＴｃ１の後半から第２のサイクルＴ
ｃ２の前半の期間、ＡＬＵ６０により下位データの演算
結果（ＡＬ＋ＢＬ）が出力される。そして、演算器制御
信号ＡＬＵＥ及び演算制御信号ＵＬが共に「１」である
ため、ラッチ信号ＴＬＤは「１」となり、テンポラリレ
ジスタ６２に第１のサイクルＴｃ１の後半において演算
結果（ＡＬ＋ＢＬ）がラッチされる。

【００７９】第２のサイクルＴｃ２で第１，第２のバス
３４，３５を介して被加算数Ａの上位データＡＵ及び加
算数Ｂの上位のデータＢＵがＡＬＵ６０に転送されると
ともに、演算器制御信号ＡＬＵＥが「１」となり、演算
制御信号ＵＬが「０」になる。

【００８０】すると、ＡＬＵ６０は上位データＡＵ，Ｂ
Ｕを加算し、第２のサイクルＴｃ２の後半から第３のサ
イクルＴｃ３の前半の期間、その演算結果（ＡＵ＋Ｂ
Ｕ）を出力する。このとき、演算器制御信号ＡＬＵＥが
「１」で、演算制御信号ＵＬが「０」であるため、制御
部５３のラッチ信号ＴＬＤは「０」となる。従って、テ
ンポラリレジスタ６２に演算結果（ＡＵ＋ＢＵ）はラッ
チされない。

【００８１】この第２のサイクルＴｃ２の後半の期間に
おいて上位データの演算結果（ＡＵ＋ＢＵ）がオーバー
フローすると、オーバーフロー信号ＯＶが「１」とな
り、クリップ許可信号ＣＬＰＥは「１」となる。また、
クリップデータ信号ＣＬＰＤにはＡＬＵ６０の符号信号
Ｓが出力される。

【００８２】従って、第２のサイクルＴｃ２の後半の期
間、第１のセレクタ６１からは上位データの演算結果
（ＡＵ＋ＢＵ）を符号信号Ｓの値に対応してクリップし
たクリップ値が第３のバス３６に出力される。また、第
２のサイクルＴｃ２の後半の期間、第２のセレクタ６３
からはテンポラリレジスタ６２にラッチされている下位
データの演算結果（ＡＬ＋ＢＬ）を符号信号Ｓの値に対
応してクリップしたクリップ値が第４のバス３７に出力
される。

【００８３】そして、上位の演算結果のクリップ値は第
３のバス３６を介して、下位の演算結果のクリップ値は
第４のバス３７を経由してレジスタ群５４に格納され
る。従って、ＡＬＵ６０の倍の精度の被加算数Ａ及び加
算数Ｂの加算を行う場合、演算結果がオーバーフローし
ても、第３，第４のバス３６，３７には第１，第２のバ
ス３４，３５に被加算数Ａ及び加算数Ｂが出力されてか
ら２マシンサイクルの期間だけ、この倍精度演算の演算
結果が出力される。

【００８４】また、上記の演算装置において、ＡＬＵ６
０の単精度、即ち、ｎビットの被加算数Ａ及び加算数Ｂ
の加算処理を行う場合には、第１のサイクルＴｃ１でバ
ス３４、３５を介して被加算数Ａ及び加算数ＢがＡＬＵ
６０に転送される。また、演算器制御信号ＡＬＵＥが
「１」になるとともに、演算制御信号ＵＬが「０」とな
る。

【００８５】すると、ＡＬＵ６０は被加算数Ａ及び加算
数Ｂを加算し、第１のサイクルＴｃ１の後半から第２の
サイクルＴｃ２の前半の期間、その演算結果（Ａ＋Ｂ）
を第１のセレクタ６１及びテンポラリレジスタ６２に出
力する。このとき、演算器制御信号ＡＬＵＥが「１」
で、演算制御信号ＵＬが「０」であるため、制御部５３
のラッチ信号ＴＬＤは「０」となり、テンポラリレジス
タ６２に演算結果（Ａ＋Ｂ）がラッチされない。

【００８６】この第１のサイクルＴｃ１で被加算数Ａ及
び加算数Ｂの演算結果（Ａ＋Ｂ）がオーバーフローしな
いと、オーバーフロー信号ＯＶが「０」となり、クリッ
プ許可信号ＣＬＰＥは「０」となる。このため、第１の
サイクルＴｃ１の後半の期間、第１のセレクタ６１から
演算結果（Ａ＋Ｂ）がそのまま第３のバス３６に出力さ
れる。そして、演算結果（Ａ＋Ｂ）は第３のバス３６を
介してレジスタ群５４に格納される。

【００８７】また、第１のサイクルＴｃ１で被加算数Ａ
及び加算数Ｂの演算結果（Ａ＋Ｂ）がオーバーフローす
ると、オーバーフロー信号ＯＶが「１」となり、クリッ
プ許可信号ＣＬＰＥは「１」となる。また、クリップデ
ータ信号ＣＬＰＤにはＡＬＵ６０の符号信号Ｓが出力さ
れる。このため、第１のサイクルＴｃ１の後半の期間、
第１のセレクタ６１から演算結果（Ａ＋Ｂ）を符号信号
Ｓの値に対応してクリップしたクリップ値が第３のバス
３６に出力される。そして、このクリップ値は第３のバ
ス３６を介してレジスタ群５４に格納される。

【００８８】即ち、ＡＬＵ６０の単精度の被加算数Ａ及
び加算数Ｂの加算を行う場合、演算結果がオーバーフロ
ーする、しないにかかわらず、第３，第４のバス３６，
３７には第１，第２のバス３４，３５に被加算数Ａ及び
加算数Ｂが出力されてから１マシンサイクルの期間だ
け、この単精度演算の演算結果が出力される。

【００８９】このように、本実施例のＤＳＰ１０におけ
る演算装置にてＡＬＵ６０の倍の精度の演算を行う場合
には、演算結果がオーバーフローする、しないにかかわ
らず、倍精度演算を２マシンサイクルで実行することが
できる。即ち、倍精度演算を１マシンサイクルで実行で
きる高精度ＡＬＵを備えたＤＳＰのハード量を削減する
ために、演算精度が半分の低精度ＡＬＵとしても、この
低精度ＡＬＵでの倍精度演算は２マシンサイクルで済
む。また、低精度ＡＬＵとすればハード量が小さくなり
演算スピード、即ち、演算結果の出力を速めることがで
き、低精度ＡＬＵのマシンサイクルを高精度ＡＬＵのマ
シンサイクルよりも短く設定できる。

【００９０】従って、ＡＬＵの演算精度を半分にしてハ
ード量を低減でき、処理スピードの低下を抑制すること
ができる。また、ハード量を低減させた低精度ＡＬＵと
することにより、この低精度ＡＬＵを搭載するＤＳＰの
ハード量を低減してＤＳＰの歩留りを向上することがで
き、ＤＳＰの低コスト化を図ることができる。

【００９１】ちなみに、今後、ＤＳＰの高速化に伴い、
制御系でのＤＳＰの用途では、周辺回路コントロールの
ための低精度（単精度）演算の比率が高まると予想され
る。本実施例のＤＳＰ１０の演算装置におけるＡＬＵ６
０のｎビットの被加算数及び加算数の演算を低精度演算
とし、２ｎビットの被加算数及び加算数の演算を高精度
（倍精度）演算とすると、このＡＬＵ６０にて高精度の
積和演算を実行するには、２マシンサイクルが必要とな
る。ここで、仮に、制御系の演算処理における高精度
（倍精度）演算の比率を５割程度であるものとし、ＡＬ
Ｕの演算精度を半分にすることによりＤＳＰのマシンサ
イクルを４割程度の短くできるものとする。

【００９２】すると、本実施例のＤＳＰ１０の演算装置
を用いた制御系の演算処理時間は、高精度演算器でのＤ
ＳＰの制御系処理時間をＮとすると、以下の式で示すよ
うに短縮することができる。

【００９３】

【数１】

【００９４】なお、：高精度演算処理：マシンサイクル数：低精度演算処理：マシンサイクルの短縮率即ち、今後、ＤＳＰの高速化に伴い制御系でのＤＳＰの
処理において、低精度演算の比率が高まることを考慮す
ると、本実施例のように低精度演算器で構成した演算装
置を備えたＤＳＰの方が処理スピード的に有利であり、
また、ハード量が少なくコスト的に有利となる。

【００９５】

【発明の効果】以上詳述したように、本発明によれば、
演算器の演算精度を半分にしてハード量を低減すること
により低コスト化を図ることができるとともに、演算器
の倍の精度の演算時における処理スピードの低下を抑制
することができる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明をＤＳＰに具体化した一実施例を示すブ
ロック図である。

【図３】一実施例の演算装置を示すブロック図である。

【図４】制御部を示す論理回路図である。

【図５】第１のセレクタを示す論理回路図である。

【図６】第２のセレクタを示す論理回路図である。

【図７】一実施例の作用を示すタイムチャートである。

【図８】オーバーフロー時の作用を示すタイムチャート
である。

【図９】従来例の演算装置を示すブロック図である。

【図１０】従来例の作用を示すタイムチャートである。

【符号の説明】

１レジスタ群２ａ第１のバス２ｂ第２のバス３ａ第３のバス３ｂ第４のバス４演算器５テンポラリレジスタ６第１のセレクタ７第２のセレクタ８制御部

フロントページの続き (72)発明者村上裕子愛知県春日井市高蔵寺町２丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者井戸隆明愛知県春日井市高蔵寺町２丁目1844番２富士通ヴィエルエスアイ株式会社内

Claims

【特許請求の範囲】

【請求項１】被演算数及び演算数を出力するととも
に、演算結果が格納されるレジスタ群（１）と、レジスタ群（１）から出力される被演算数及び演算数を
転送するための第１及び第２のバス（２ａ，２ｂ）と、第１及び第２のバス（２ａ，２ｂ）を介して転送された
被演算数及び演算数に基づいて算術演算を実行し、演算
結果を出力する演算器（４）と、演算器（４）の演算結果を保持するためのテンポラリレ
ジスタ（５）と、演算器（４）の演算結果をそのまま、又は最大値もしく
は最小値にクリップして出力する第１のセレクタ（６）
と、テンポラリレジスタ（５）の出力をそのまま、又は最大
値もしくは最小値にクリップして出力する第２のセレク
タ（７）と、第１及び第２のセレクタ（６，７）の出力をそれぞれレ
ジスタ群（１）に転送するための第３及び第４のバス
（３ａ，３ｂ）と、第１，第２のセレクタ（６，７）及びテンポラリレジス
タ（５）の動作を制御する制御部（８）とを備え、制御部（８）は、演算器（４）の倍の精度のデータの演
算時に１サイクル目に被演算数及び演算数の下位データ
の演算結果をテンポラリレジスタ（５）に格納させ、２
サイクル目に被演算数及び演算数の上位データの演算結
果がオーバフローしないときには第１，第２のセレクタ
（６，７）により演算器（４）の演算結果及びテンポラ
リレジスタ（５）の出力をそのまま出力させ、２サイク
ル目に被演算数及び演算数の上位データの演算結果がオ
ーバフローするときには第１，第２のセレクタ（６，
７）により演算器（４）の演算結果及びテンポラリレジ
スタ（５）の出力をクリップさせて出力させるものであ
ることを特徴とする演算装置。
【請求項２】制御部（８）は、演算器（４）の精度の
データの演算時に被演算数及び演算数の演算結果がオー
バフローしないときには第１のセレクタ（６）により演
算器（４）の演算結果をそのまま出力させ、被演算数及
び演算数の演算結果がオーバフローするときには第１の
セレクタ（６）により演算器（４）の演算結果をクリッ
プさせて出力させるものであることを特徴とする請求項
１に記載の演算装置。