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JPH06164990A - Signal waveform equalizing method - Google Patents

Signal waveform equalizing method

Info

Publication number
JPH06164990A
JPH06164990A JP4317166A JP31716692A JPH06164990A JP H06164990 A JPH06164990 A JP H06164990A JP 4317166 A JP4317166 A JP 4317166A JP 31716692 A JP31716692 A JP 31716692A JP H06164990 A JPH06164990 A JP H06164990A
Authority
JP
Japan
Prior art keywords
speed clock
signal
filter
equalization
delay time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4317166A
Other languages
Japanese (ja)
Inventor
Hiroshi Nakajima
洋 中島
Hironori Mitsufuji
洋徳 三藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP4317166A priority Critical patent/JPH06164990A/en
Publication of JPH06164990A publication Critical patent/JPH06164990A/en
Pending legal-status Critical Current

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  • Television Systems (AREA)
  • Picture Signal Circuits (AREA)

Abstract

PURPOSE:To suppress the decline of equalization accuracy at minimum even for transmission distortion for which delay time is large and to perform an equalizing processing in a short period of time at the time of equalizing the waveform of MUSU signals by using an adaptive equalization type filter 5. CONSTITUTION:The maximum delay time T of the transmission distortion more than the prescribed level of VIT signals is detected 10 and depending on whether or not the maximum delay time is within a prescribed period tine To provided with the VIT signals in an approximate center, whether the transmission distortion of the maximum delay time T is equalizable or not is judged 11 by operating the entire tap stages of the adaptive equalization type filter 5 by a high-speed clock phi1. Corresponding to a judged result, whether the filter 5 performs an equalizing operation by using only the high-speed clock or the filter 5 performs the equalizing operation by selectively using the high-speed clock phi1 and a low-speed clock phi2 for the respective tap stages of the filter 5 is switched.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、ハイビジョン信号を帯
域圧縮してなるMUSE信号の伝送系等に於いて使用さ
れる信号波形等化方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal waveform equalizing method used in a transmission system of MUSE signals obtained by band-compressing high-definition signals.

【0002】[0002]

【従来の技術】同軸ケーブルや光ケーブル等の伝送系を
介してNTSC信号やMUSE信号等の伝送を行うCA
TVシステムでは、上記伝送系での信号の波形歪(伝送
歪み)を補正するため所謂波形等化器が使用される。
2. Description of the Related Art CA for transmitting NTSC signals and MUSE signals through a transmission system such as a coaxial cable or an optical cable.
In a TV system, a so-called waveform equalizer is used to correct the waveform distortion (transmission distortion) of the signal in the above transmission system.

【0003】なかでも特にMUSE信号用の波形等化器
としては、例えば特開昭64−82778号公報(H0
4N 7/13)等に示されるように、MUSE信号の
垂直ブランキング期間内の第1、第2ラインに挿入され
たVIT信号を利用して伝送歪みを検出し、その検出出
力に応じて波形等化用フィルタのタップ係数を制御する
ようにしたものがある。
Among others, a waveform equalizer for MUSE signals is disclosed in, for example, Japanese Unexamined Patent Publication No. 64-82778 (H0).
4N 7/13) etc., transmission distortion is detected using the VIT signals inserted in the first and second lines in the vertical blanking period of the MUSE signal, and a waveform is detected according to the detected output. There is one that controls the tap coefficient of the equalization filter.

【0004】図6は斯る従来のMUSE信号用波形等化
器の概略構成を示しており、1は入力されたアナログM
USE信号の伝送帯域幅(8.1MHz)以上をカットするため
のローパスフィルタ、2はこのフィルタからのMUSE
信号をデジタル信号に変換するAD変換部、3はそのA
D変換後のMUSE信号中の水平、垂直同期信号を分離
検出する同期検出部、4はその各同期信号を時間基準と
してクロックパルスや各種のタイミングパルスを発生す
るタイミング発生部、5はAD変換後のMUSE信号が
入力される多段のトランスバーサルフィルタからなる適
応等化型フィルタである。
FIG. 6 shows a schematic configuration of such a conventional MUSE signal waveform equalizer, in which 1 is an input analog M.
Low-pass filter for cutting USE signal transmission bandwidth (8.1MHz) or more, 2 is MUSE from this filter
The A / D converter 3 for converting the signal into a digital signal is A
A sync detector for separating and detecting horizontal and vertical sync signals in the MUSE signal after D conversion, 4 is a timing generator for generating clock pulses and various timing pulses with each sync signal as a time reference, and 5 is for AD conversion Is an adaptive equalization type filter including a multi-stage transversal filter to which the MUSE signal of is input.

【0005】また、6は上記フィルタ5を通過したMU
SE信号からVIT信号を分離抽出するVIT信号取込
み部、7はその抽出されたVIT信号のゴーストや波形
歪み等の伝送歪みを検出する伝送歪み検出部、8はその
誤差信号に基づいて前記フィルタ5の各段のタップ係数
を算出するタップ係数演算部、9は前記タイミング発生
部4のからのクロックによってタップ係数の書込み/読
出しが行われるタップ係数メモリである。
Further, 6 is an MU which has passed through the filter 5.
A VIT signal capturing section for separating and extracting the VIT signal from the SE signal, a transmission distortion detecting section for detecting transmission distortion such as ghost and waveform distortion of the extracted VIT signal, and 8 for the filter 5 based on the error signal. A tap coefficient calculator for calculating the tap coefficient of each stage, and a tap coefficient memory 9 for writing / reading the tap coefficient by the clock from the timing generator 4.

【0006】[0006]

【発明が解決しようとする課題】さて、この波形等化器
では前述の如くMUSE信号の垂直ブランキング期間の
第1、第2ラインに挿入された図3に示すVIT信号を
用いて伝送歪みの検出を行っている。即ち、このVIT
信号自体の波形歪みやVIT信号のゴースト等を検出
し、その検出結果に応じてMUSE信号の波形等化を行
うのである。
In this waveform equalizer, as described above, the transmission distortion of the MUSE signal is suppressed by using the VIT signal shown in FIG. 3 inserted in the first and second lines of the vertical blanking period. It is detecting. That is, this VIT
The waveform distortion of the signal itself, the ghost of the VIT signal, etc. are detected, and the waveform equalization of the MUSE signal is performed according to the detection result.

【0007】ところで、このような波形等化器に入力さ
れるMUSE信号は、例えば光ディスクから再生された
MUSE信号のようにゴーストや波形歪みの極めて小さ
いものもあれば、衛星放送の場合のように大きな伝送歪
みや時間歪みを受けたものもある。このような場合、図
6のフィルタ5での遅延時間を大きくし、且つ、VIT
信号取込み部6でのVIT信号の取り込み期間を長く
し、その全期間に対応して上記フィルタのタップ係数を
設定するようにすれば、真のVIT信号から時間的に大
きく離れたところに存在する伝送歪みを除去できること
になる。
By the way, the MUSE signal input to such a waveform equalizer may have very little ghost or waveform distortion, such as the MUSE signal reproduced from an optical disc, or the case of satellite broadcasting. Some are subject to large transmission and time distortions. In such a case, the delay time in the filter 5 in FIG. 6 is increased and the VIT
If the VIT signal capturing period in the signal capturing section 6 is lengthened and the tap coefficient of the filter is set in correspondence with the entire period, the VIT signal is present at a position greatly separated from the true VIT signal in time. Transmission distortion can be removed.

【0008】このため、従来は、タップ段数の大きな等
化フィルタを使用するか、このフィルタの駆動用クロッ
クの周期を長く(即ち、低速のクロックを使用)するよ
うにしていた。しかし、このようにすると、前述の光デ
ィスク等からのMUSE信号が入力された場合は、必要
以上に長時間に亘って波形等化を行うことになり、しか
も、低速のクロックを用いた場合は等化精度が低下する
ため、得策とは云えなかった。
For this reason, conventionally, an equalization filter having a large number of tap stages is used, or the driving clock cycle of this filter is made long (that is, a low-speed clock is used). However, in this case, when the MUSE signal from the above-mentioned optical disk or the like is input, waveform equalization is performed for a longer time than necessary, and further, when a low-speed clock is used, etc. It was not a good idea because the accuracy of the conversion decreased.

【0009】そこで、本発明は等化動作を効率的に行
い、等化精度を必要以上に低下させず、しかも、短時間
で波形等化を終了できるようにすることを目的とする。
Therefore, it is an object of the present invention to efficiently perform equalization operation, to prevent the equalization precision from being lowered more than necessary, and to complete the waveform equalization in a short time.

【0010】[0010]

【課題を解決するための手段】本発明では、波形等化す
べき入力信号中の基準信号の伝送歪みを検出し、その検
出出力に応じて前記入力信号が入力される適応等化型フ
ィルタの各段のタップ係数を設定する波形等化方法に於
いて、所定レベル以上の前記伝送歪みの最大遅延時間を
検出し、この最大遅延時間が基準信号を略中央に含む所
定時間内か否かによって上記最大遅延時間の伝送歪みが
前記フィルタの全段を高速クロックで動作させて等化可
能か否かを判定し、等化可能と判定された場合は前記フ
ィルタの各段を高速クロックで動作させる共に、この高
速クロックの一周期毎に算出されたタップ係数を前記フ
ィルタの各段に設定し、等化不可能と判定された場合は
前記フィルタの中央部の各段は高速クロックで動作させ
ると共に、この高速クロックの一周期毎に算出されたタ
ップ係数を前記中央部の各段に設定し、中央部以外の各
段は前記高速クロックのK倍周期(Kは整数)の低速ク
ロックで動作させると共に、その低速クロックの一周期
毎に演算されたタップ係数を前記中央部以外の各段に設
定するようにした。
According to the present invention, each of the adaptive equalization filters in which the transmission distortion of the reference signal in the input signal to be waveform-equalized is detected and the input signal is input according to the detected output. In a waveform equalization method for setting the tap coefficient of a stage, the maximum delay time of the transmission distortion above a predetermined level is detected, and the maximum delay time is determined depending on whether or not the maximum delay time is within a predetermined time including a reference signal at substantially the center. It is determined whether the transmission distortion of the maximum delay time can be equalized by operating all stages of the filter with a high-speed clock, and if it is determined that they can be equalized, each stage of the filter is operated with a high-speed clock. , The tap coefficient calculated for each cycle of the high-speed clock is set in each stage of the filter, and when it is determined that equalization is not possible, each stage in the center of the filter is operated by the high-speed clock, This high The tap coefficient calculated for each cycle of the clock is set in each stage of the central part, and each stage other than the central part is operated by a low-speed clock having K times the high-speed clock period (K is an integer). The tap coefficient calculated for each cycle of the low-speed clock is set in each stage other than the central portion.

【0011】[0011]

【作 用】斯る本発明に依れば、最大遅延時間の伝送歪
みが高速クロックによって等化できる場合は、その高速
クロックのみによって等化動作を行い、最大遅延時間の
伝送歪みが上記高速クロックのみで等化できない場合
は、基準信号の近傍の区間は高速クロックによって高精
度で等化動作を行い、それ以外の区間では低速クロック
によって等化動作を行なうので、入力信号の伝送歪みに
応じて効率的に波形等化が実行されることになる。
According to the present invention, when the transmission distortion of the maximum delay time can be equalized by the high-speed clock, the equalization operation is performed only by the high-speed clock, and the transmission distortion of the maximum delay time is the above-mentioned high-speed clock. If the equalization cannot be performed only by itself, the section near the reference signal performs the equalization operation with high accuracy by the high-speed clock, and the equalization operation by the low-speed clock in the other sections, depending on the transmission distortion of the input signal. Waveform equalization will be executed efficiently.

【0012】[0012]

【実施例】以下、本発明に基づきMUSE信号を波形等
化する場合を示す図1の実施例について説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The embodiment of FIG. 1 showing the case of waveform equalizing a MUSE signal according to the present invention will be described below.

【0013】図1に示す波形等化器に於いて図6と同一
部分には同じ符号を付して説明を省略するが、図6に比
較して次の部分が追加されている。即ち、図1に於て、
10は伝送歪み検出部7で検出された所定レベル以上の
伝送歪みのうち最も遠い位置にある伝送歪みの時間位置
即ち真のVIT信号からの遅延時間Tを検出する最大遅
延時間検出部、11はその検出された最大遅延時間Tが
図4、図5に示す所定時間To 内か否かを判定し、その
判定結果に応じてタップ係数演算部8及び後述するクロ
ック切換部12を制御する判定・制御部である。
In the waveform equalizer shown in FIG. 1, the same parts as those in FIG. 6 are designated by the same reference numerals and their explanations are omitted, but the following parts are added in comparison with FIG. That is, in FIG.
Reference numeral 10 denotes a maximum delay time detection unit that detects a time position of the transmission distortion at the farthest position among the transmission distortions detected by the transmission distortion detection unit 7 which is equal to or higher than a predetermined level, that is, a delay time T from the true VIT signal. It is determined whether or not the detected maximum delay time T is within a predetermined time To shown in FIGS. 4 and 5, and a determination / control for controlling the tap coefficient calculation unit 8 and a clock switching unit 12 described later according to the determination result. It is a control unit.

【0014】ここで、前記所定時間Toはフィルタ5の
全段を32.4MHzのクロックで駆動したときのこのフ
ィルタでの遅延時間に設定されるから、To=N/32.
4μ秒で表される。
Since the predetermined time To is set to the delay time in this filter when all stages of the filter 5 are driven by the clock of 32.4 MHz, To = N / 32.
It is expressed in 4 microseconds.

【0015】また、12はタイミング発生部4から出力
される32.4MHz の高速クロックφ1と16.2MHz
の低速クロックφ2とを前記判定・制御部11の出力に
応じて等化フィルタ5の各タップ段に選択的に与えるク
ロック切換部であり、この切換部12は詳しくは図2の
ように構成されている。
Further, 12 is a high-speed clock φ1 of 32.4 MHz and 16.2 MHz output from the timing generator 4.
Is a clock switching unit for selectively applying the low-speed clock φ2 and the low-speed clock φ2 to each tap stage of the equalization filter 5 in accordance with the output of the determination / control unit 11. The switching unit 12 is configured in detail as shown in FIG. ing.

【0016】すなわち、図2に於いて、等化フィルタ5
はよく知られているようにそれぞれN個の遅延素子D及
び係数乗算器Mと1個の加算器Aからなり、クロック切
換部12は前述の高速クロックφ1及び低速クロックφ2
を前記各遅延素子Dのそれぞれに選択的に供給するため
のN個の切換素子Sとこの各切換素子Sを前記判定・制
御部の出力に応じて切換えるためのデコーダ部Deから
構成されている。
That is, in FIG. 2, the equalization filter 5
As is well known, it comprises N delay elements D, coefficient multipliers M and one adder A, respectively, and the clock switching unit 12 has the above-mentioned high-speed clock φ1 and low-speed clock φ2.
Is provided to each of the delay elements D, and N switching elements S for selectively supplying the delay elements D and a decoder section De for switching each switching element S in accordance with the output of the determination / control section. .

【0017】図1の実施例は以上のように構成されてお
り、以下、その動作を説明する。今、最大遅延時間検出
部10で検出された伝送歪みの最大遅延時間Tが前述の
所定時間To 内であれば、その最大遅延時間Tの伝送歪
みはフィルタ5の各タップ段を全て高速クロックで動作
させても等化できることになるから、この場合は判定・
制御部11はクロック切換部12内の各切換素子S(図
2)を全て高速クロックφ1 側に切り換える。また、こ
のとき上記判定・制御部11は、高速クロックφ1 によ
って演算動作するタップ係数演算部から上記高速クロッ
クの一周期毎に算出された各タップ係数をタップ係数メ
モリ9に格納するよう制御する。そして、その格納され
た各タップ係数がフィルタ5の各タップ段(図2の各乗
算器M)にそれぞれ設定される。この場合の動作を示す
のが図4である。なお、VIT信号取込み部6は常に高
速クロックφ1によってサンプリング動作する。
The embodiment of FIG. 1 is configured as described above, and its operation will be described below. Now, if the maximum delay time T of the transmission distortion detected by the maximum delay time detecting unit 10 is within the above-mentioned predetermined time To, the transmission distortion of the maximum delay time T can be obtained by using a high-speed clock at all tap stages of the filter 5. Even if it is operated, it will be possible to equalize, so in this case judgment /
The control unit 11 switches all the switching elements S (FIG. 2) in the clock switching unit 12 to the high speed clock φ1 side. Further, at this time, the determination / control unit 11 controls the tap coefficient calculation unit which operates by the high speed clock φ1 to store each tap coefficient calculated for each cycle of the high speed clock in the tap coefficient memory 9. Then, the stored tap coefficients are set in the tap stages (the multipliers M in FIG. 2) of the filter 5, respectively. FIG. 4 shows the operation in this case. The VIT signal fetching section 6 always performs sampling operation by the high speed clock φ1.

【0018】一方、前記最大遅延時間検出部10で検出
された伝送歪みの最大遅延時間Tが前述の所定時間To
より大きいときは、判定・制御部11は次の動作を行
う。即ち、このとき判定・制御部11は、先ず、
On the other hand, the maximum delay time T of the transmission distortion detected by the maximum delay time detector 10 is the above-mentioned predetermined time To.
If it is larger, the determination / control unit 11 performs the following operation. That is, at this time, the determination / control unit 11 first

【0019】 [0019]

【0020】を満足するx、yのうち、最大のxの値
(整数)とそれによって決まるyの値(整数)を求める。
Of x and y satisfying the above, the maximum value of x
(Integer) and y value (integer) determined by it are calculated.

【0021】次に、判定・制御部11は、このようにし
てxの値が決定されると、そのxの値に応じてクロック
切換部12及びタップ係数演算部8の動作を次のように
制御する。即ち、クロック切換部12内のデコーダDe
は、上記判定・制御部11から上記xの値が与えられる
と、N個の切換素子Sのうちフィルタ5の中央部(中央
のタップを初段からn段目とすると、略n±x/2の範
囲)のx個のタップ段にそれぞれ対応するx個の切換素
子Sのみを高速クロックφ1 側に切換え、残りの両端部
のタップ段に対応するy=N−x個の切換素子Sは低速
クロックφ2 側に切換える。
Next, when the value of x is determined in this way, the judging / controlling section 11 operates the clock switching section 12 and the tap coefficient calculating section 8 according to the value of x as follows. Control. That is, the decoder De in the clock switching unit 12
When the value of x is given from the determination / control unit 11, the central portion of the filter 5 among the N switching elements S (where the central tap is from the first stage to the nth stage is approximately n ± x / 2). Range)), only x switching elements S respectively corresponding to x tap stages are switched to the high speed clock φ1 side, and y = N−x switching elements S corresponding to the remaining tap stages at both ends are low speed. Switch to clock φ2 side.

【0022】一方、タップ係数演算部8は、上述のxの
値が与えられると、等化フィルタ5の上記中央部のx個
のタップ段に対応するサンプリング区間(図5のax区
間)では高速クロックφ1 の1周期毎の演算結果をタッ
プ係数メモリ9を介してそのx個の各タップ段(即ち、
図2の係数乗算器M)にそれぞれ設定する。また、それ
以外の両端部のy個のタップ段に対応するサンプリング
区間(図5のby区間)では高速クロックφ1 の2周期
毎即ち低速クロックφ2 の1周期毎の演算結果をタップ
係数メモリ9を介してそのy個の各タップ段に設定す
る。
On the other hand, when the above-mentioned value of x is given, the tap coefficient calculation unit 8 is fast in the sampling interval (ax interval in FIG. 5) corresponding to the x tap stages in the central part of the equalization filter 5. The calculation result for each cycle of the clock φ 1 is passed through the tap coefficient memory 9 to each of the x tap stages (that is,
It is set in each of the coefficient multipliers M) in FIG. In addition, in the sampling section (by section in FIG. 5) corresponding to y tap stages at both ends, the tap coefficient memory 9 stores the calculation result every two cycles of the high-speed clock φ1, that is, every one cycle of the low-speed clock φ2. To each of the y tap stages.

【0023】したがって、等化フィルタ5は、図5に示
すように、ax区間では高速クロックφ1 の周期で等化
動作を行い、by区間では低速クロックφ2 の周期で等
化動作を行うことになり、前述の所定時間To を越える
位置に存在する伝送歪みも波形等化できる訳である。
Therefore, as shown in FIG. 5, the equalizing filter 5 performs the equalizing operation in the cycle of the high speed clock φ1 in the ax section and the equalizing operation in the cycle of the low speed clock φ2 in the by section. The transmission distortion existing at the position exceeding the above-mentioned predetermined time To can also be waveform-equalized.

【0024】なお、タップ係数演算部8でのタップ係数
算出のための演算は、誤差信号と入力信号との乗算によ
るLMS(Least Mean Square )法によって行われるが、
斯る点は従来と同様であるので詳細な説明は省略する。
The calculation for tap coefficient calculation in the tap coefficient calculation unit 8 is performed by the LMS (Least Mean Square) method by multiplication of the error signal and the input signal.
Since this point is the same as the conventional one, detailed description will be omitted.

【0025】また、VIT信号取込み部6〜判定・制御
部11の各機能ブロックはパソコンのソフトウエアで構
成できるが、専用回路によるハード構成で実現してもよ
い。
Each functional block of the VIT signal capturing section 6 to the judgment / control section 11 can be constructed by software of a personal computer, but may be realized by a hardware configuration by a dedicated circuit.

【0026】以上、MUSE信号を波形等化する場合の
実施例について説明したが、本発明はNTSCテレビジ
ョン信号を波形等化する場合にも適用でき、そのような
場合には例えば垂直同期信号の前縁部等を基準信号とし
て利用すればよい。
Although the embodiment for waveform equalization of the MUSE signal has been described above, the present invention is also applicable to waveform equalization of an NTSC television signal. In such a case, for example, a vertical synchronization signal of The leading edge or the like may be used as the reference signal.

【0027】[0027]

【発明の効果】本発明の波形等化方法によれば、必要最
小限の期間のみ低速クロックによって等化動作を行わ
せ、その他の期間では高速クロックによって等化動作を
行わせるようにしているので、大きな遅延時間の伝送歪
みも等化精度及び等化時間を最小限に抑えて等化処理で
きる。
According to the waveform equalization method of the present invention, the equalization operation is performed by the low speed clock only during the minimum necessary period, and the equalization operation is performed by the high speed clock during other periods. Even for transmission distortion with a large delay time, the equalization accuracy and the equalization time can be minimized to perform the equalization processing.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図2】その主要部の詳細を示すブロック図である。FIG. 2 is a block diagram showing details of a main part thereof.

【図3】VIT信号及びその前後の期間の信号波形図で
ある。
FIG. 3 is a signal waveform diagram of a VIT signal and a period before and after the VIT signal.

【図4】最大遅延時間が小さい場合の本発明の動作を説
明するための図である。
FIG. 4 is a diagram for explaining the operation of the present invention when the maximum delay time is small.

【図5】最大遅延時間が大きい場合の本発明の動作を説
明するための図である。
FIG. 5 is a diagram for explaining the operation of the present invention when the maximum delay time is large.

【図6】従来の波形等化器の概略構成を示すブロックで
ある。
FIG. 6 is a block diagram showing a schematic configuration of a conventional waveform equalizer.

【符号の説明】[Explanation of symbols]

8 タップ係数演算部 10 最大遅延時間検出部 11 判定・制御部 12 クロック切換部 De デコーダ 8 Tap coefficient calculation unit 10 Maximum delay time detection unit 11 Judgment / control unit 12 Clock switching unit De decoder

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 波形等化すべき入力信号中の基準信号の
伝送歪みを検出し、その検出出力に応じて前記入力信号
が入力される適応等化型フィルタの各段のタップ係数を
設定する波形等化方法に於いて、 所定レベル以上の前記伝送歪みの最大遅延時間を検出
し、この最大遅延時間が基準信号を略中央に含む所定時
間内か否かによって上記最大遅延時間の伝送歪みが前記
フィルタの全段を高速クロックで動作させて等化可能か
否かを判定し、 等化可能と判定された場合は前記フィルタの各段を高速
クロックで動作させると共に、この高速クロックの一周
期毎に算出されたタップ係数を前記フィルタの各段に設
定し、 等化不可能と判定された場合は前記フィルタの中央部の
各段は高速クロックで動作させると共に、この高速クロ
ックの一周期毎に算出されたタップ係数を前記中央部の
各段に設定し、中央部以外の各段は前記高速クロックの
K倍周期(Kは整数)の低速クロックで動作させると共
に、その低速クロックの一周期毎に算出されたタップ係
数を前記中央部以外の各段に設定するようにしたことを
特徴する信号波形等化方法。
1. A waveform for detecting a transmission distortion of a reference signal in an input signal to be waveform-equalized and setting a tap coefficient of each stage of an adaptive equalization filter to which the input signal is input according to the detected output. In the equalization method, the maximum delay time of the transmission distortion above a predetermined level is detected, and the transmission distortion of the maximum delay time is determined depending on whether or not the maximum delay time is within a predetermined time including a reference signal in the center. All stages of the filter are operated with a high-speed clock to determine whether equalization is possible. If it is determined that equalization is possible, each stage of the filter is operated with a high-speed clock, and each cycle of this high-speed clock is determined. The tap coefficient calculated in step S1 is set in each stage of the filter, and when it is determined that equalization is not possible, each stage in the center of the filter is operated with a high-speed clock, and at each cycle of this high-speed clock. Arithmetic The tap coefficient output is set in each stage of the central part, and each stage other than the central part is operated by a low speed clock having K times the high-speed clock period (K is an integer), and at each low-speed clock period. The signal waveform equalization method, wherein the tap coefficient calculated in step 1 is set in each stage other than the central portion.
【請求項2】 前記入力信号はMUSE信号であり、前
記基準信号はそのMUSE信号中のVIT信号である請
求項1記載の信号波形等化方法。
2. The signal waveform equalizing method according to claim 1, wherein the input signal is a MUSE signal, and the reference signal is a VIT signal in the MUSE signal.
JP4317166A 1992-11-26 1992-11-26 Signal waveform equalizing method Pending JPH06164990A (en)

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