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JPH06163798A - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法

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Publication number
JPH06163798A
JPH06163798A JP5187940A JP18794093A JPH06163798A JP H06163798 A JPH06163798 A JP H06163798A JP 5187940 A JP5187940 A JP 5187940A JP 18794093 A JP18794093 A JP 18794093A JP H06163798 A JPH06163798 A JP H06163798A
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JP
Japan
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tape
semiconductor chip
semiconductor package
semiconductor
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5187940A
Other languages
English (en)
Inventor
Ho-Tae Jin
鎬 泰 陳
In Pyo Hong
仁 杓 洪
Chang Eui Ko
昌 義 高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH06163798A publication Critical patent/JPH06163798A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【目的】 内部リード部分及びバスバー上に半導体チッ
プを実装させるテープの両接着面に存在する空気を効果
的に放出させて、気泡によるワイヤの短絡及びパッケー
ジの本体の破損を防止できる半導体パッケージ及びその
製造方法を提供すること。 【構成】 一定の間隔に形成されており、内部リード８
４及び外部リードを有するリードと、前記内部リード８
４の一方の側に接着されるテープ９０と、前記テープ上
に実装される半導体チップ１０７とを備える半導体パッ
ケージ１００において、前記半導体チップが実装される
部分の内部リードの一方の側に形成されている第１貫通
孔８３と、前記テープ９０を貫通して形成される多数個
の第２貫通孔９４と、を備える構成。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体パッケージ及
びその製造方法に関し、さらに詳しくはダイパッドがな
いリードフレームの内部リード及びバスバーの上に接着
力を持つポリイミドテープを介在させて半導体チップを
実装するリードオンチップ（以下ＬＯＣという）の方法
による半導体パッケージでテープの両側に気泡が発生す
ることを防止して信頼性を向上させることができる半導
体パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体パッケージはトランジス
ター、ダイオード、ＩＣなどの半導体チップのハーメチ
ックシール容器とモールド構造を総称するものである。
【０００３】前記半導体チップは、その表面に湿気やご
みなどの不純物が付いていると、特性が劣化するためハ
ーメチックシール容器に入れて密封する。また、平坦に
製作されるプレーナ形のトランジスターのように表面が
安定化されている半導体チップには、必ずしもハーメチ
ックシールを形成しないでエポキシ樹脂でモールディン
グしたものもあり、この場合にも勿論半導体パッケージ
という。
【０００４】このような半導体パッケージは、半導体チ
ップの表面を外部の湿気や不純物から保護するだけでな
く、内部の半導体チップや細いリードに外部から直接引
張力が加わることを防止する。また、パワートランジス
ターなどでは、接合部に発生した熱を効果的に発散させ
るために半導体パッケージの設計を適宜にすることが重
要である。
【０００５】ところで、メサ形やプレーナ形のような拡
散形系統のトランジスターでは普通、半導体チップ自体
がコレクターに接続される。
【０００６】従来のＬＯＣ形の半導体パッケージは、図
７に示すごとく、ダイパッドを備えないリードフレーム
１０を使う。一定の間隔に形成配列されているリード１
２が内部リード１４と外部リード１６とからなってお
り、４つの角を有するバスバー１８が互いに連結されて
支持する平坦な面を持つように形成されている。
【０００７】図７の従来のリードフレーム１０を使った
ＬＯＣ形半導体パッケージのテープ接着工程を図８ない
し図１０を参照して詳細に見て見れば次の通りである。
【０００８】先ず、図７のリードフレーム１０の内部リ
ード部分１４とバスバー１８の下部に両面接着力を持つ
ダイ接着用のポリイミドのテープ３０を図９の如く整列
させたあと、図８ａ及び図８ｂに示すテープ切断機２０
の本体２２に直四角形に突出されている刃２４を使っ
て、前記内部リード１４部分及びバスバー１８の規格寸
法に合うように前記テープ３０を突き抜き切断し、前記
内部リード１４とバスバー１８の後面に対して接着を行
う。
【０００９】この接着の際には、図１０に示しているご
とく、前記リードフレーム１０の上部に取り付けられて
いるヒーターブロック４２が熱を加えて前記テープ３０
が完全に接着できるようにする。
【００１０】前記テープ３０は、第１リール４４から第
２リール４６へ順次に送られて接着工程が進行される。
接着工程が終わって第２リール４６に巻かれたテープ３
０は図９に示したごとく、中央にピアーシングホール突
き抜き孔３２が形成されている。
【００１１】その次に、前記内部リード１４とバスバー
１８の後面に接着されているテープ３０に半導体チップ
（図示せず）を接着させたあと、ワイヤボンディングし
てモールディングする。このとき、前記の半導体チップ
は中央にボンディングパッドが形成されているセンタパ
ッドチップである。
【００１２】このような従来のＬＯＣ形の半導体パッケ
ージ及びその製造方法においては、テープとリードフレ
ームの内部リード部分及びバスバーとの接着工程の際、
それらの間の空気が外部へよく抜け出せない。
【００１３】また、半導体チップとテープとの接着工程
のときにも前記のテープと半導体チップとの間に存在す
る空気が外部へ流出される通路がないのでその間にその
まま存在することにより気泡を形成するようになる。
【００１４】特に、半導体チップ及びテープのまわりに
存在する空気は容易に外部へ抜け出すことができるが、
半導体チップとテープとの間の中間部位に存在する空気
は、外部へ抜け出す流出速度が半導体チップがテープに
接着される速度に比べて遅いために、気泡は主に半導体
チップとテープとの間の中間部分に存在するようにな
る。
【００１５】前記気泡は、ワイヤボンディングのとき
に、ワイヤ短絡の原因になり、モールディングにより形
成されるパッケージの本体を損傷させて半導体パッケー
ジの信頼性を低下させるという問題点があった。
【００１６】
【発明が解決しようとする課題】従って、この発明の目
的は、内部リード部分及びバスバー上に半導体チップを
実装させるテープの両接着面に存在する空気を効果的に
放出させて、気泡によるワイヤの短絡及びパッケージの
本体の破損を防止できる半導体パッケージ及びその製造
方法を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、一定の間隔に形成されており、内部及び
外部リードを有するリードと、前記内部リードの一方の
側に接着されるテープと、前記テープ上に実装される半
導体チップとを備える半導体パッケージにおいて、前記
半導体チップが実装される部分の内部リードの一方の側
に形成されている第１貫通孔と、前記テープを貫通して
形成される多数個の第２貫通孔と、を備え、前記テープ
と接する内部リードと半導体チップとの間に空気が容易
に外部へ流出されるようにすることを特徴とする。
【００１８】前記半導体チップは、内部リードだけでな
く内部リード側へ突出されているバスバーによっても支
持され、前記バスバーのテープと接着される部分にも別
の貫通孔を形成するとよい。また、前記テープに形成さ
れる第２貫通孔の直径は、０．０１〜０．５ｍｍ以内の
範囲に設定するとよい。また、前記第２貫通孔は、テー
プ切断機に固定されるプレートに形成されている複数個
の孔に嵌合せられる形態に支持される複数個のピンによ
りテープの切断工程のときに形成されることが望まし
い。また、前記ピンの下部に、スプリングを配置し、こ
のスプリングに、オン、オフ動作をするソレノイドを接
続するとよい。
【００１９】別のこの発明は、内部リードの一方の側に
テープを接着させたあと、前記テープ上に半導体チップ
を実装する半導体パッケージの製造方法において、前記
半導体チップが実装される部分の内部リードに第１貫通
孔が形成されているリードフレーム上にテープを整列さ
せる工程と、前記テープをテープ切断機を用いて切断す
るとともに多数個の第２貫通孔を形成し、前記リードフ
レームの内部リードの一方の側にテープを接着させる工
程と、前記テープ上に半導体チップを実装したあと、前
記半導体チップのボンディングパッドと内部リードとを
ワイヤボンディングする工程と、前記の半導体チップ及
びワイヤを覆いかぶせて保護するパッケージの体を形成
する工程とを備えることを特徴とする。
【００２０】
【実施例】以下、添付した図面を参照してこの発明によ
る半導体パッケージ及びその製造方法の望ましい実施例
を詳細に説明する。
【００２１】図１は、この発明による半導体パッケージ
のリードフレーム５０の平面図として、ＬＯＣ形の例で
ある。この図１に示すように、一定の間隔に形成、配列
されているリード５２は、半導体チップ（図示せず）と
連結される内部リード５４と、外部と接続される外部リ
ード５６とからなり、前記内部リード５４部分と外部リ
ード５６部分との境界部分に縦方向にダンバー５１が形
成されて前記リード５２が互いに連結されている。前記
ダンバー５１は、モールディング工程のあと、トリム工
程で除去される。
【００２２】また、バスバー５８が所定の形状、例え
ば、４つの角から突出されて互いに連結されて支持する
形状に形成されている。
【００２３】前記内部リード５４及びバスバー５８の半
導体チップが実装される部分には、第１及び第２貫通孔
５３，５５が形成されており、これら第１及び第２貫通
孔５３，５５は、パンチング工程や化学エッチング工程
により形成される。
【００２４】前記第１及び第２貫通孔５３，５５は、テ
ープ（図示せず）及び半導体チップ接着工程のときに空
気が迅速に外部へ排出されるようにする一種の空気流出
通路になる。
【００２５】前記ＬＯＣ用のリードフレーム５０に接着
されるテープを切り出すテープ切断機６０においては、
図６ａ及び図６ｂに示しているごとく、テープ切断機６
０の本体６２の周囲四面にテープを切断するための切断
手段、例えば、鋭い刃６４やパンチングが形成されてい
る。
【００２６】また、前記刃６２の内側には薄いプレート
６６が固定取付けられており、このプレート６６には、
鋭いピン６８が嵌合されて流動されないように支持する
ための複数個の穴（図示せず）が形成されている。
【００２７】また、前記ピン６８の下部には、弾性力を
持つスプリング６９が配設されており、このスプリング
６９は電気的に動作する通常のプランジャー（図示せ
ず）と接続されて上下に運動する。
【００２８】図２に示すようなテープ切断機６０を用い
てテープ７０を接着する工程を図３及び図４を参照して
説明する。ＬＯＣ用のリードフレーム５０の下部に接着
テープ７０を整列させたあと、前記テープ切断機６０が
上昇してその本体６２から突出されている刃６４が前記
テープ７０を所定の大きさに切断するとともに、プラン
ジャーソレノイドのオン、オフ動作により前記スプリン
グ６９と接触されているピン６８が連動されてテープ７
０に、図３に示すような所定の直径の第３貫通孔７４が
形成される。
【００２９】図示されていないが、前記テープ７０は、
二つのロールに巻かれて移動されながら、上部側に取付
けられているヒーターにより熱を受ける。
【００３０】図５は、この発明によるリードフレーム８
０とテープ切断機により切り出された２枚のテープ９０
が左右に分れた２群のリードとバスバーにそれぞれ接着
された状態のリードフレーム８０の平面図である。
【００３１】一定の間隔に形成されている内部リード８
４の部分に第１貫通孔８３が形成、配列されており、バ
スバー８８の一方の側に第２貫通孔８５が形成されてい
る。また、多数個の第３貫通孔９４が形成されたポリイ
ミドテープ９０が、前記内部リード部分８４及びバスバ
ー８８の各下側と接着されている。前記テープ９０より
露出された中央部分は、半導体チップ（図示せず）のボ
ンディングパッドの位置と対応する。
【００３２】前記内部リード８４に形成される第１貫通
孔８３の直径φは、内部リード８４の幅より小さく、バ
スバー８８に形成されている第２貫通孔８５の直径φ
は、バスバー８８の幅より小さくすることは当然であ
る。
【００３３】また、前記テープ９０に形成される複数個
の第３貫通孔９４の直径φは、空気を排出するために適
当な大きさである０．０１〜０．５ｍｍ程度の範囲にな
るようにテープ切断機のピンの直径を調整し、前記内部
リード部分８４、バスバー８８及びテープ９０にそれぞ
れ形成されている第１、第２及び第３貫通孔８３，８
５，９４の個数はそれぞれの幅、長さ及び厚さにより適
切に調整する。すなわち、前記第１及び第２貫通孔８
３，８５の個数があまり多く形成されると、ワイヤボン
ディング及びモールディング工程のときに前記リードフ
レーム８０が変形されることによる加工上の難点、さら
にはリードフレーム８０と半導体チップがショートされ
る恐れがあるため、適切な調整がなされる必要がある。
また、第１、第２及び第３貫通孔８３，８５，９４の直
径は、あまり小さく形成して内部の空気が外部へ良く排
出できない事がないように調整される。
【００３４】図６は、この発明による半導体パッケージ
１００の断面図であって、これを参照して半導体パッケ
ージ１００の製造工程を説明すれば次の通りである。
【００３５】先ず、それぞれの内部リード部分１０４と
バスバー（図示せず）に複数個の第１及び第２貫通孔１
０３が形成されているリードフレームを両面に接着剤が
塗布されている未切断のポリイミドのテープ１１０上に
整列させる。
【００３６】その次に、前記テープ１１０をテープ切断
機（図示せず）で２枚に切断、分離するとともにテープ
１１０に多数個の第３貫通孔（図示せず）を形成し、こ
の後、テープ１１０を前記内部リード１０４とバスバー
との下部に接着させる。
【００３７】このとき、前記内部リード部分１０４及び
バスバーとテープ１１０との間に存在する空気が内部リ
ード部分１０４、バスバー及びテープ１１０にそれぞれ
形成されている第１、第２及び第３貫通孔１０３を通じ
て迅速に外部へ排出される。
【００３８】その次に、テープ切断機の上部に取付けら
れているヒーターを用いて約２５０℃以内の熱を加えて
前記テープ１１０を内部リード１０４及びバスバーと完
全に接着させたあと、テープ１１０の下部にウェーハか
ら切り出された半導体チップ１０７を接着させる。
【００３９】このとき、前記半導体チップ１０７とテー
プ１１０との間に存在した空気が前記テープ１１０に形
成されている第３貫通孔を通じて迅速に外部へ排出され
る。
【００４０】その次に、約２５０℃以内の熱を加えて前
記半導体チップ１０７とテープ１１０とを完全に接着さ
せたあと、通常のワイヤボンディング工程を進行して半
導体チップ１０７のボンディングパッド（図示せず）と
内部リード部分１０４をワイヤ１０９で連結する。
【００４１】その次に、前記半導体チップ１０７とワイ
ヤ１０９とを包囲して保護するように樹脂封合してパッ
ケージの本体１２０を形成する。
【００４２】このとき、ＥＭＣが前記リードフレームの
内部リード部分１０４及びバスバーに形成されている第
１及び第２貫通孔１０３にまで満ち入って、前記内部リ
ード部分１０４とバスバーを支持する。
【００４３】その次に、通常のトリム工程を進行したあ
と、外部リード１０６をＪ字の形状に折曲する。
【００４４】
【発明の効果】以上説明したように、この発明による半
導体パッケージ及びその製造方法によれば、ＬＯＣ形の
リードフレームの内部リードとバスバーに複数個の第１
及び第２貫通孔を形成し、前記内部リード及びバスバー
の下部に接着される接着テープにもテープ切断機に備え
られているピンで多数個の第３貫通孔を形成しているた
め、テープの接着工程及び半導体チップの実装工程のと
きにテープの両面に存在する空気が効果的に流出され、
気泡の発生を防止でき、ワイヤボンディングのときにワ
イヤの短絡を防止し、パッケージの本体の破損を防止で
きる効果があり、モールディング工程のときにモールド
用エポキシ樹脂が第１及び第２貫通孔に満ち入って前記
内部リードとバスバーとを支持して半導体パッケージの
信頼性を向上させることができる効果がある。
【図面の簡単な説明】
【図１】この発明による半導体パッケージ用のリードフ
レームの平面図である。
【図２】この発明によるテープ切断機の断面図（図２
ａ）及び平面図（図２ｂ）である。
【図３】図２のテープ切断機によりテープに多数個の貫
通孔が形成された状態の平面図である。
【図４】図２のテープ切断機を使ったテープの接着工程
を説明するための概略図である。
【図５】この発明によるリードフレームとテープ切断機
によりテープが接着された状態のリードフレームの平面
図である。
【図６】この発明による半導体パッケージの断面図であ
る。
【図７】従来の半導体パッケージ用のリードフレームの
平面図である。
【図８】従来のテープ切断機の断面図（図８ａ）及び平
面図（図８ｂ）である。
【図９】図８のテープ切断機による切断工程後のテープ
の平面図である。
【図１０】従来のテープ接着工程を説明するための概略
図である。
【符号の説明】
５０，８０ リードフレーム ５２ リード ５４，８４，１０４ 内部リード ５６，１０６ 外部リード ５８，８８ バスバー ５３，８３ 第１貫通孔 ５５，８５ 第２貫通孔 ６０ テープ切断機 ７０，９０，１１０ テープ ７４ 第３貫通孔 １００ 半導体パッケージ １０３ 第１，第２及び第３貫通孔 １０７ 半導体チップ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 一定の間隔に形成されており、内部及び
    外部リードを有するリードと、前記内部リードの一方の
    側に接着されるテープと、前記テープ上に実装される半
    導体チップとを備える半導体パッケージにおいて、 前記半導体チップが実装される部分の内部リードの一方
    の側に形成されている第１貫通孔と、 前記テープを貫通して形成される多数個の第２貫通孔
    と、を備え、前記テープと接する内部リードと半導体チ
    ップとの間に空気が容易に外部へ流出されるようにする
    ことを特徴とする半導体パッケージ。
  2. 【請求項２】 前記半導体チップが内部リードだけでな
    く内部リード側へ突出されているバスバーによっても支
    持され、前記バスバーのテープと接着される部分にも別
    の貫通孔が形成されていることを特徴とする請求項１記
    載の半導体パッケージ。
  3. 【請求項３】 前記テープに形成される第２貫通孔の直
    径が、０．０１〜０．５ｍｍ以内の範囲にあることを特
    徴とする請求項１または２記載の半導体パッケージ。
  4. 【請求項４】 前記第２貫通孔は、テープ切断機に固定
    されるプレートに形成されている複数個の孔に嵌合せら
    れる形態に支持される複数個のピンによりテープの切断
    工程のときに形成されることを特徴とする請求項１記載
    の半導体パッケージ。
  5. 【請求項５】 前記ピンの下部には、スプリングが配置
    され、このスプリングにはオン、オフ動作をするソレノ
    イドが接続されていることを特徴とする請求項４記載の
    半導体パッケージ。
  6. 【請求項６】 内部リードの一方の側にテープを接着さ
    せたあと、前記テープ上に半導体チップを実装する半導
    体パッケージの製造方法において、 前記半導体チップが実装される部分の内部リードに第１
    貫通孔が形成されているリードフレーム上にテープを整
    列させる工程と、 前記テープをテープ切断機を用いて切断するとともに多
    数個の第２貫通孔を形成し、前記リードフレームの内部
    リードの一方の側にテープを接着させる工程と、 前記テープ上に半導体チップを実装したあと、前記半導
    体チップのボンディングパッドと内部リードとをワイヤ
    ボンディングする工程と、 前記の半導体チップ及びワイヤを覆いかぶせて保護する
    パッケージの体を形成する工程とを備えることを特徴と
    する半導体パッケージの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002323863A (ja) * 2001-04-24 2002-11-08 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイ装置
CN104835756A (zh) * 2014-02-08 2015-08-12 无锡华润安盛科技有限公司 一种在芯片封装过程中使用的卸料块座

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950005269B1 (ko) * 1992-07-29 1995-05-22 삼성전자주식회사 반도체 패키지 구조 및 제조방법
KR100426298B1 (ko) 1994-12-26 2004-04-08 히다치 가세고교 가부시끼가이샤 필름 형상의 유기 다이본딩재의 라미네이트 방법,다이본딩 방법, 라미네이트 장치, 다이본딩 장치, 반도체장치 및 반도체 장치의 제조 방법
US5811875A (en) * 1995-06-29 1998-09-22 Samsung Electronics Co., Ltd. Lead frames including extended tie-bars, and semiconductor chip packages using same
TW310481B (ja) * 1995-07-06 1997-07-11 Hitachi Chemical Co Ltd
US7012320B2 (en) * 1995-07-06 2006-03-14 Hitachi Chemical Company, Ltd. Semiconductor device and process for fabrication thereof
US6281044B1 (en) 1995-07-31 2001-08-28 Micron Technology, Inc. Method and system for fabricating semiconductor components
TW315491B (en) * 1995-07-31 1997-09-11 Micron Technology Inc Apparatus for applying adhesive tape for semiconductor packages
EP0762157A3 (en) * 1995-09-04 1997-08-13 Nec Corp Optical integrated circuit and manufacturing process
US6099678A (en) * 1995-12-26 2000-08-08 Hitachi Chemical Company Ltd. Laminating method of film-shaped organic die-bonding material, die-bonding method, laminating machine and die-bonding apparatus, semiconductor device, and fabrication process of semiconductor device
US5763945A (en) * 1996-09-13 1998-06-09 Micron Technology, Inc. Integrated circuit package electrical enhancement with improved lead frame design
US5907184A (en) * 1998-03-25 1999-05-25 Micron Technology, Inc. Integrated circuit package electrical enhancement
AU7606496A (en) * 1996-11-06 1998-05-29 Micron Technology, Inc. Apparatus for applying adhesive tape for semiconductor packages
JP3266815B2 (ja) * 1996-11-26 2002-03-18 シャープ株式会社 半導体集積回路装置の製造方法
JP3638750B2 (ja) * 1997-03-25 2005-04-13 株式会社ルネサステクノロジ 半導体装置
US5923081A (en) 1997-05-15 1999-07-13 Micron Technology, Inc. Compression layer on the leadframe to reduce stress defects
KR100374872B1 (ko) * 1997-07-18 2003-03-04 히다찌 가세이 고오교 가부시끼가이샤 구멍을 갖는 반도체용 접착테이프, 접착테이프가 부착된 리드프레임의 제조방법, 접착테이프가 부착된 리드프레임 및 이를 사용한 반도체장치
WO1999041783A1 (de) * 1998-02-12 1999-08-19 Siemens Aktiengesellschaft Halbleiterbaugruppe
US6239480B1 (en) 1998-07-06 2001-05-29 Clear Logic, Inc. Modified lead frame for improved parallelism of a die to package
JP4256502B2 (ja) * 1998-11-12 2009-04-22 新光電気工業株式会社 半導体装置用リードフレームと半導体装置
JP3397725B2 (ja) * 1999-07-07 2003-04-21 沖電気工業株式会社 半導体装置、その製造方法及び半導体素子実装用テープの製造方法
KR100490493B1 (ko) * 2000-10-23 2005-05-19 앰코 테크놀로지 코리아 주식회사 반도체 칩 고정 방법
SG119195A1 (en) * 2003-08-01 2006-02-28 Micron Technology Inc Semiconductor component having chip on board leadframe and method of fabrication
US6903449B2 (en) * 2003-08-01 2005-06-07 Micron Technology, Inc. Semiconductor component having chip on board leadframe
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6038825A (ja) * 1983-08-11 1985-02-28 Sumitomo Metal Mining Co Ltd テ−プ貼着装置
JPH01132149A (ja) * 1987-11-18 1989-05-24 Hitachi Ltd 樹脂封止型半導体装置
JP4088056B2 (ja) * 2001-10-15 2008-05-21 カルソニックコンプレッサー株式会社 気体圧縮機

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3669333A (en) * 1970-02-02 1972-06-13 Western Electric Co Bonding with a compliant medium
JPS62219463A (ja) * 1986-03-20 1987-09-26 Toshiba Battery Co Ltd 二価酸化銀電池用正極合剤
US4884124A (en) * 1986-08-19 1989-11-28 Mitsubishi Denki Kabushiki Kaisha Resin-encapsulated semiconductor device
US5144412A (en) * 1987-02-19 1992-09-01 Olin Corporation Process for manufacturing plastic pin grid arrays and the product produced thereby
JP2539432B2 (ja) * 1987-05-27 1996-10-02 株式会社日立製作所 樹脂封止型半導体装置
JP2645257B2 (ja) * 1987-06-27 1997-08-25 幹夫 吉松 補強基板付き装飾体
JP2641869B2 (ja) * 1987-07-24 1997-08-20 三菱電機株式会社 半導体装置の製造方法
JPH0674486B2 (ja) * 1987-08-18 1994-09-21 株式会社神戸製鋼所 熱間加工性に優れた高硬度焼結高速度鋼鋼塊
JPS6454545A (en) * 1987-08-25 1989-03-02 Nec Corp Remote debug device
JP2664232B2 (ja) * 1988-01-22 1997-10-15 株式会社日立製作所 樹脂封止型半導体装置
JPH01293642A (ja) * 1988-05-23 1989-11-27 Mitsubishi Electric Corp 半導体装置
JP2673442B2 (ja) * 1988-07-19 1997-11-05 キヤノン株式会社 容器の蓋などの開閉装置
US4916519A (en) * 1989-05-30 1990-04-10 International Business Machines Corporation Semiconductor package
US5291060A (en) * 1989-10-16 1994-03-01 Shinko Electric Industries Co., Ltd. Lead frame and semiconductor device using same
US4965654A (en) * 1989-10-30 1990-10-23 International Business Machines Corporation Semiconductor package with ground plane
US5264730A (en) * 1990-01-06 1993-11-23 Fujitsu Limited Resin mold package structure of integrated circuit
US5108536A (en) * 1990-03-30 1992-04-28 Advanced Micro Devices, Inc. Lead cut and tape attach apparatus
JP2875334B2 (ja) * 1990-04-06 1999-03-31 株式会社日立製作所 半導体装置
US5227661A (en) * 1990-09-24 1993-07-13 Texas Instruments Incorporated Integrated circuit device having an aminopropyltriethoxysilane coating
KR100276781B1 (ko) * 1992-02-03 2001-01-15 비센트 비. 인그라시아 리드-온-칩 반도체장치 및 그 제조방법
KR950005269B1 (ko) * 1992-07-29 1995-05-22 삼성전자주식회사 반도체 패키지 구조 및 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6038825A (ja) * 1983-08-11 1985-02-28 Sumitomo Metal Mining Co Ltd テ−プ貼着装置
JPH01132149A (ja) * 1987-11-18 1989-05-24 Hitachi Ltd 樹脂封止型半導体装置
JP4088056B2 (ja) * 2001-10-15 2008-05-21 カルソニックコンプレッサー株式会社 気体圧縮機

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002323863A (ja) * 2001-04-24 2002-11-08 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイ装置
CN104835756A (zh) * 2014-02-08 2015-08-12 无锡华润安盛科技有限公司 一种在芯片封装过程中使用的卸料块座

Also Published As

Publication number Publication date
KR940002981A (ko) 1994-02-19
US5684328A (en) 1997-11-04
KR950005269B1 (ko) 1995-05-22
US5432380A (en) 1995-07-11

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