JPH06160481A - 用途特定形集積回路の動作の試験方法およびそれに関連する集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 用途特定形の集積回路に良好に適合する集積
回路の動作を試験する方法であって、製造者が中央処理
ユニットの構成と用途依存の装置の構成の両者の試験す
ることを可能にする方法を実現する。 【構成】 用途特定形の集積回路（１）は中央処理ユニ
ット（２）および装置（３，４，５，６）を具備し、該
装置は集積回路の用途に依存しておりまた該中央処理ユ
ニットに接続されている。少くとも１つのシフトレジス
タ（２０）が要素セルを直列に接続することにより形成
され、各要素セルは、中央処理ユニット（２）のアクセ
スに対応して個別のラインに装着されており、各要素セ
ルは、シフトレジスタ（２０）を通して直列的に入力さ
れる値を該ラインに印加することが可能であり、シフト
レジスタ（２０）を通してこの値を読取る意図のもとに
該ラインに担持される２値信号の値をサンプリングする
ことが可能であるようになっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、用途特定形の集積回路
の動作の試験方法、および該方法を実行するための用途
特定形の集積回路に関する。

【０００２】

【従来の技術】用途特定形集積回路（ＡＳＩＣ）は、ユ
ーザの要求に応じて単一のチップ上に形成する集積回路
である。

【０００３】用途特定形集積回路は、信号処理用集積回
路（ＤＳＰ）などの中央処理装置（ＣＰＵ）と、集積回
路の用途に応じて設けるメモリ、インタフェースなどの
付属デバイスとを備える。

【０００４】ユーザは、回路に内蔵させるアプリケーシ
ョンプログラム、回路構成、作業メモリ容量、インタフ
ェースユニットの性質などの必要情報を製造者に提供す
る。製造者は、アプリケーションプログラムを記憶させ
た読出し専用メモリ（ＲＯＭ）などの付属デバイスとＣ
ＰＵとをチップ上に配置して集積回路を製造する。

【０００５】シリコンチップに特定用途向け集積回路を
形成した後、各種の試験を実行し、製品の正しい動作を
確認する。通常、製造者は、部品特性や接続状態などの
回路構成をテストし、ユーザは、アプリケーションプロ
グラムや該プログラムに対する回路の動作状態を試験す
る。

【０００６】製造者試験は、回路のプログラムメモリに
格納した試験プログラムをＣＰＵを介して実行して行
う。これによってＣＰＵの構成を試験できる。ＣＰＵに
接続した各種デバイス構成の試験は、それらのタイプ、
容量、フォーマット、信号波形などを入力することによ
り、同様に実施できる。特定用途向け集積回路の場合、
これらの情報は、ユーザの要求条件を受けて初めて知る
ことができる。回路は多様な構成が可能なため、構成の
ひとつひとつを自動的試験プログラムに組み込むことは
困難だか、各種回路構成をテストできる能力を持つプロ
グラムが求められる。

【０００７】例えばＥＰ−Ａ−０３５８３７６が開示す
る試験手段は、シフトレジスタを使って集積回路を試験
する。該シフトレジスタは、集積回路の入出力ラインに
配置した要素セルを直列接続して形成する。シフトレジ
スタに直列に値を入力し、該入力値を各基本セルを介し
て対応するラインに挿入する。各要素セルは、前記対応
するラインが搬送する信号値をサンプリングできる。サ
ンプリングした値は、シフトレジスタを介して直列に読
み取る。これにより、集積回路に試験信号を挿入し、こ
れら信号に対する該回路の応答動作を検査できる。

【０００８】しかし、シフトレジスタの要素セルは、集
積回路の外部入出力端に設けるため、特定用途向け集積
回路の場合、ＣＰＵと特定用途デバイスとの間の通信を
行う内部バスに直接アクセスすることはできない。した
がってこの方法は、ＣＰＵと特定用途デバイスとを別々
に試験できない。これを無理に行おうとすると、シフト
レジスタの基本要素を大幅に増加さねばならず、集積回
路の規模を増大させ、シフトレジスタの速度を低下させ
る。シフトレジスタを介した直列書込み・読出しは、遅
い動作であり、ＣＰＵに接続したデバイスの正確な動作
を組織的に試験することは実用上できない。特に、数十
万ビットを含むメモリの試験は実際的に不可能である。

【０００９】

【発明が解決しようとする課題】前記問題点を解決する
ため、本発明の目的は、集積回路、特に特定用途向け集
積回路の動作を試験する方法を提案し、製造者がＣＰＵ
と特定用途デバイスとの構成を共に試験できるようにす
ることである。

【００１０】本発明の他の目的は、特定用途向け集積回
路のアプリケーションプログラムを試験できる方法を提
供することである。

【００１１】

【課題を解決するための手段】前記課題を達成するた
め、本発明は、ＣＰＵと用途に応じて選択し該ＣＰＵに
接続したデバイスとを有する特定用途向け集積回路の動
作試験方法において、要素セルを直列接続して形成した
少なくとも１個のシフトレジスタを設け、２値信号を搬
送する前記集積回路の各ラインに前記要素セルを各々配
置し、前記シフトレジスタを介して直列に入力した値を
前記各セルから対応する前記ラインに挿入し、該ライン
上の２値信号の値を対応する前記各セルを介してサンプ
リングし、該サンプリングした値を前記シフトレジスタ
を介して読み取るように構成し、前記シフトレジスタの
前記要素セルは、前記ＣＰＵの入出力端に対応する各ラ
インに配置する。

【００１２】前記シフトレジスタの構造は比較的簡単で
あり、ＣＰＵとそれに接続するデバイスとを共に試験で
きる。このテストを実施するにあたり、前記シフトレジ
スタの要素セル数は比較的少なくと良い。基本セルのい
くつかは、ＣＰＵと特定用途デバイスとを接続する内部
バスに配置する。

【００１３】本発明方法は、特定用途向け集積回路の構
造に多大な便宜を与える。集積回路の設計および製造を
合理化するため、標準化したＣＰＵ、メモリ、インタフ
ェースユニットなどを使うことが望ましい。ユーザは、
これら標準部品を製造者のライブラリから選択できる。
しかし、従来のように集積回路の外部入出力端にシフト
レジスタを配置する方法では、シフトレジスタが用途別
の回路構成に常に依存することになり、それを標準化で
きない。本発明は、標準ＣＰＵ内にシフトレジスタを内
蔵できる。この標準ＣＰＵは、用途特定デバイスの各種
形態に対応できるため、特定用途向け集積回路の要求条
件に応じてシフトレジスタ表面の設計および最適化をす
る必要がなくなる。

【００１４】本発明による過程の好適な形態は、集積回
路の構成を自動的に試験する手順を包含し、該手順は、
用途に応じて選択しＣＰＵに接続した各デバイスの特性
データをシフトレジスタを介して入力し格納する段階、
前記特性データを読み出す命令とテスト結果を格納する
命令とを少なくとも含む試験プログラムを集積回路のプ
ログラムメモリに格納しておき、この試験プログラムを
前記ＣＰＵによって実行する段階、および、前記格納し
た試験結果を前記シフトレジスタを介して読み出す段
階、を具備する。

【００１５】前記シフトレジスタを介して各デバイスの
構成パラメータをテストプログラムに入力して該テスト
プログラムを実行することにより、回路構成を高速に試
験することができる。この試験結果は、シフトレジスタ
を介して読み出す。シフトレジスタを介しての直列デー
タの受渡しが試験プログラムの実行を遅らせることはな
いので、本発明方法は回路論理と命令実行速度とを共に
試験できる。

【００１６】好適には、本発明による過程は、集積回路
のプログラムメモリに格納したアプリケーションプログ
ラムを試験する手順を包含し、該手順は、シフトレジス
タを介して検証アドレスを入力し格納する段階、プログ
ラムメモリに格納した命令のうち前記検証アドレスに対
応する命令まで前記アプリケーションプログラムを実行
する段階、および、ＣＰＵのアクセスラインに存在する
値を前記シフトレジスタを介して読み出す段階、を具備
する。

【００１７】これによりユーザは、そのアプリケーショ
ンプログラムをテストでき、エミュレーションモードに
おいては該プログラムを改良することができる。

【００１８】プログラムメモリに格納したアプリケーシ
ョンプログラムの各命令の記憶場所は、ＣＰＵの命令ア
ドレスバスを介して特定する。該命令アドレスバスの各
ラインにシフトレジスタの基本セルを配置し、該基本セ
ル内に前記検証アドレスを格納しても良い。

【００１９】これにより、検証アドレスを格納するため
の専用メモリ領域を設ける必要がなくなる。

【００２０】本発明の第２の形態は、用途特定形集積回
路にであって、該集積回路が、ＣＰＵと、回路の用途に
応じて選択し該ＣＰＵに接続したデバイスと、少なくと
も１個のシフトレジスタとを具備し、該シフトレジスタ
は、直列接続した複数の基本セルの１つのセットを包含
し、該基本セルは、集積回路の２値信号を搬送するライ
ンに各々配置され、また各要素セルは、前記シフトレジ
スタを介して直列に入力される値を対応する前記ライン
に注入し、該ラインが搬送する２値信号の値をサンプリ
ングすることができ、該サンプリングされた値は、前記
シフトレジスタを介して読み出され、前記シフトレジス
タの要素セルは、前記ＣＰＵの入出力端に対応するライ
ンに各々配置されるものに関する。

【００２１】この集積回路は、前記の過程を実行するよ
うに設計されている。

【００２２】本発明のその他の特徴と利点は、添付図面
とともに読まれる、好適な、限定のためではない実施例
についての下記の記述にあらわれる。

【００２３】

【実施例】図１は、単一のシリコンチップ上に形成した
本発明に基づく集積回路１を示す。この集積回路１は、
中央演算処理装置（ＣＰＵ）２と、集積回路１の用途に
応じて選択した数個のデバイス３〜６とを含む。本実施
例において、集積回路１は信号処理専用であり、ＣＰＵ
２は信号処理装置（ＤＳＰ）の基本要素を含む。ＣＰＵ
２に接続したデバイス３〜６は、読出し専用プログラム
メモリ（ＲＯＭ）３と、読出し専用係数メモリ（ＲＯ
Ｍ）４と、ダイレクトアクセスデータメモリ（ＲＡＭ）
５と、インタフェースユニット６とである。インタフェ
ースユニット６は、数個のインタフェースデバイスを含
み、集積回路１の主入出力端１１に接続し、集積回路１
の周辺との間でアナログまたはデジタル信号を受け渡
す。

【００２４】図４に示すように、ＣＰＵ２とプログラム
メモリ３との間の接続７は、従来同様、３２ビット命令
バス８と、１６ビット命令アドレスバス９と、６ビット
コマンド出力バス１０との各ラインを含む。この接続７
を介して、ＣＰＵ２はプログラムメモリ３からプログラ
ム命令を読み出し実行する。

【００２５】ＣＰＵ２とデバイス４〜６との間の接続１
２は、１６ビット双方向データバス１３と、１２ビット
データアドレスバス１４と、前記６ビットコマンド出力
バス１０との各ラインを含み、それぞれＣＰＵ２とデバ
イス４〜６との間でデータの受渡しを行う。

【００２６】ＣＰＵ２は、外部制御信号を受け取るため
の１０ビットコマンド入力バス１５をさらに有する。

【００２７】図４において、特定用途向け集積回路１の
ＣＰＵ２は、従来同様、算術ユニット１６と、プログラ
ム制御ユニット１７と、数個のダイレクトアクセスメモ
リレジスタ（ＲＡＭ）１８とを含む。通常、プログラム
制御ユニット１７は、シーケンサ（図示せず）と、命令
バス８からの命令とコマンド入力バス１５からのコマン
ドとを受け取り算術ユニット１６を適切に制御するデコ
ーダ（図示せず）と、データアドレスバス１４に接続し
メモリ１８またはデバイス４〜６のデータ位置を特定す
るためのアドレスを発生するアドレス発生器（図示せ
ず）と、コマンド出力バス１０とメモリ１８とに接続し
デバイス４〜６またはメモリ１８とのデータ受渡しを制
御するコマンド発生器（図示せず）と、命令アドレスバ
ス９に接続しプログラムメモリ３のプログラム命令を特
定するためのアドレスを発生するプログラムカウンタ１
９とを備える。

【００２８】本発明において、ＣＰＵ２はシフトレジス
タ２０を備える。このシフトレジスタ２０は境界走査型
（ＥＰ−Ａ−０３５８３７６）であり、直列接続した基
本セルを備える。各基本セルは、集積回路１の２値信号
を搬送するラインに各々配置する。すなわち、図４に示
すように、シフトレジスタ２０の各基本セルは、ＣＰＵ
２の入出力端に対応する各ライン、すなわち命令バス
８、コマンド入力バス１５、データバス１３、コマンド
出力バス１０、データアドレスバス１４、命令アドレス
バス９、および３個の選択信号用入力ライン２１に各々
配置する。

【００２９】図２の基本セル２４は、ＣＰＵ２の片方向
アクセスライン用である。この基本セル２４は、Ｄ型遅
延フリップフロップ２５と、ラッチ回路２６と、第１の
２入力マルチプレクサ２７と、第２の２入力マルチプレ
クサ２８とを備える。基本セル２４の平行入力２９は、
基本セル２４を配置したラインが搬送する２値信号ＳＢ
Ｉを受け取る。この平行入力２９は、第１マルチプレク
サ２７の入力と第２マルチプレクサ２８の入力とに接続
する。基本セル２４の直列入力３０は、シフトレジスタ
２０の別の基本セル３１ａからの２値信号ＳＣＩを受け
取る。

【００３０】この入力３０は、第２マルチプレクサ２８
の他の入力に接続する。第２マルチプレクサ２８の出力
は、遅延フリップフロップ２５の入力Ｄに接続する。遅
延フリップフロップ２５の出力Ｑは、２値信号ＳＣＯを
発生する。この信号ＳＣＯは、直列出力３２を介してシ
フトレジスタ２０の別の基本セル３１ｂに送る。フリッ
プフロップ２５の出力Ｑは、ラッチ回路２６の入力Ｄに
も接続する。ラッチ回路２６の出力Ｑは、第１マルチプ
レクサ２７の他の入力に接続する。第１マルチプレクサ
２７の出力は、基本セル２４の平行出力３３に接続す
る。平行出力３３は、基本セル２４の対応するラインを
介して２値信号ＳＢＯを送出する。

【００３１】片方向セル２４は、４個の制御信号Ｔ，Ｂ
ＯＳ、ＳＣＣＬＫ，ＥＯＳを受け取る。２値信号Ｔの値
は、第１マルチプレクサ２７を制御する。すなわち第１
マルチプレクサ２７は、Ｔ＝０の時、信号ＳＢＩを伝送
し（通過セル、ＳＢＯ＝ＳＢＩ）、Ｔ＝１の時、ラッチ
回路２６に格納した信号を伝送する。２値信号ＢＯＳの
値は、第２マルチプレクサ２８を制御する。すなわち第
２マルチプレクサ２８は、ＢＯＳ＝０の時、遅延フリッ
プフロップ２５の入力Ｄに基本セル２４の直列入力３０
を連結し、ＢＯＳ＝１の時、遅延フリップフロップ２５
の入力Ｄに基本セル２４の平行入力２９を連結する。２
値信号ＳＣＣＬＫは、遅延フリップフロップ２５のクロ
ック信号となる。２値信号ＥＯＳに基づき、ラッチ回路
２６は、Ｄフリップフロップの出力Ｑの値をラッチする
（例えば、ＥＯＳの立ち下がりエッジにおいてラッチを
行う）。

【００３２】片方向セル２４をＣＰＵ２の入力ライン
（バス８または１５）に配置する場合、該入力ラインの
ＣＰＵ２の外部側に平行入力２９を接続し、該入力ライ
ンのＣＰＵ２の内部側に平行出力３３を接続する。片方
向セル２４をＣＰＵ２の出力ライン（バス１０，１４、
または９）に配置する場合、該出力ラインのＣＰＵ２の
内部側に平行入力２９を接続し、該出力ラインのＣＰＵ
２の外部側に平行出力３３を接続する。選択信号入力ラ
イン２１は、ＣＰＵ２の内部方向にのみ向かうので、対
応する片方向セル２４は、その平行出力３３のみを該入
力ラインに接続する。

【００３３】ＣＰＵ２の双方向アクセスラインは、本実
施例においてデータバス１３であり、図３に示す基本セ
ル３４を使用する。この双方向基本セル３４は、クロッ
ク信号ＳＣＣＬＫによって動作するＤ型遅延フリップフ
ロップ３５と、信号ＥＯＳが制御するラッチ回路３６
と、信号Ｔが制御する第１の２入力マルチプレクサ３７
ａと、同じく信号Ｔが制御する第２の２入力マルチプレ
クサ３７ｂと、信号ＢＯＳと他の２値信号ＰＡＲＴ１／
２が制御する第３の４入力マルチプレクサ３８とを備え
る。前記データバス１３の各ラインに接続する基本セル
３４の平行入出力３９は、第１マルチプレクサ３７ａの
入力に接続する。

【００３４】これと対称的に、前記データバス１３の各
ラインに接続する基本セル３４の平行入出力４３は、第
２マルチプレクサ３７ｂの入力に接続する。第１および
第２マルチプレクサ３７ａ，３７ｂの他の入力は、ラッ
チ回路３６の出力Ｑに接続する。第１マルチプレクサ３
７ａの出力は、基本セル３４の平行入出力４３に接続す
る。第２マルチプレクサ３７ｂの出力は、基本セル３４
の平行入出力３９に接続する。第３マルチプレクサ３８
の出力は、遅延フリップフロップ３５の入力Ｄに接続す
る。遅延フリップフロップ３５の出力Ｑは、基本セル３
４の直列出力４２を介してシフトレジスタ２０の別のセ
ル４１ｂに信号ＳＣＯを送出すると共に、ラッチ回路３
６の入力Ｄに接続する。

【００３５】第３マルチプレクサ３８は、２つの入力が
基本セル３４の直列入力４０に接続してシフトレジスタ
２０の別のセル４１ａからの２値信号ＳＣＩを受け取
り、１つの入力が基本セル３４の平行入出力３９に接続
し、残りの１つの入力が基本セル３４の平行入出力４３
に接続する。該マルチプレクサ３８は、ＢＯＳ＝０の
時、遅延フリップフロップ３５の入力Ｄに基本セル３４
の直列入力４０を連結し、ＢＯＳ＝１の時、ＰＡＲＴ１
／２＝０であれば、フリップフロップ３５の入力Ｄに平
行入出力３９を連結し、ＰＡＲＴ１／２＝１であれば、
フリップフロップ３５の入力Ｄに平行入出力４３を連結
する。

【００３６】シフトレジスタ２０における基本セルの配
置は図４に示す通りである。シフトレジスタ２０は、少
なくとも２本のデータシフト通路４８，４９を有する。
第１通路４８は、命令バス８の各ラインと、コマンド入
力バス１５の各ラインと、データバス１３の各ライン
と、コマンド出力バス１０の各ラインと、データアドレ
スバス１４の各ラインと、命令アドレスバス９の各ライ
ンとに、この順序で配置した基本セルのグループ（３２
＋１０＋１６＋６＋１２＋１６＝９２セル）の間に延び
る。第２通路４９は、命令アドレスバス９の各ラインと
選択信号入力ライン２１とに、この順序で配置した基本
セルのグループ（１６＋３＝１９セル）の間に延びる。

【００３７】使用するデータシフト通路を選択するた
め、シフトレジスタ２０は、２位置を有する２個のスイ
ッチ５０，５１を含む。通路４８への第１位置におい
て、第１スイッチ５０は、シフトレジスタ２０のデータ
入力５２と命令バス８の最初の基本セルの直列入力３０
とを連結する。そして第２スイッチ５１は、命令アドレ
スバス９の最後の基本セルの直列出力３２とシフトレジ
スタ２０のデータ出力５３とを直接連結する。通路４９
への第２位置において、第１スイッチ５０は、レジスタ
２０のデータ入力５２と命令アドレスバス９の最初の基
本セルの直列入力３０とを連結する。そして第２スイッ
チ５１は、命令アドレスバス９の最後の基本セルの直列
出力３２と選択信号入力ライン２１に配置した最初の基
本セルの直列入力３０とを連結する。スイッチ５０，５
１の位置は、テスト制御ユニット６０からの通路選択信
号ＳＬＴが制御する。

【００３８】集積回路１をテストするため、テストデバ
イス６１（図１および４）を接続する。この接続を実現
するため、回路１は次の端末を含む。

【００３９】シフトレジスタ２０の直列データ入力に対
応する端末５２。シフトレジスタ２０の直列データ出力
に対応する端末５３。シフトレジスタ２０の各基本セル
への制御信号ＢＯＳ，ＥＯＳ，ＳＣＣＬＫ用の端末群５
４。テスト制御ユニット６０への２値選択信号ＭＣ０，
ＭＣ１，ＭＣ２用の端末群５５。テスト制御ユニット６
０からテストデバイス６１への検出信号ＲＤＹＳを送る
ための出力端末５６。

【００４０】テスト制御ユニット６０は、モードセレク
タ６２を含む。モードセレクタ６２は、端末５５を介し
て３個の選択信号ＭＣ０，ＭＣ１，ＭＣ２と、ライン２
１に配置した基本セルに存在する３個の選択信号ＢＰ
０，ＢＰ１，ＢＰ２とを受け取り、これら６個の選択信
号の関数として、通路選択信号ＳＬＴと、データバス１
３に配置した双方向基本セル３４用の制御信号ＰＡＲＴ
１／２と、シフトレジスタ２０の各基本セル用の制御信
号Ｔとを生成する。例えば、モードセレクタ６２は、選
択信号ＭＣ０，ＭＣ１，ＭＣ２，ＢＰ０，ＢＰ１，ＳＴ
Ｅの関数として表１に示す信号を生成できる。

【００４１】表１において、記号Ｘは、対応するビット
の値が重要でないことを意味する。ＳＬＴ＝０は、第１
データシフト通路４８の選択に対応する。ＳＬＴ＝１
は、第２データシフト通路４９の選択に対応する。ビッ
トＴＩＤは、命令バス８の各ラインに配置した基本セル
用の制御信号Ｔに対応する。ビットＴＣＩは、コマンド
入力バス１５の各ラインに配置した基本セル用の制御信
号Ｔに対応する。ビットＴＤＲは、データバス１３の各
ラインに配置した基本セル用の制御信号Ｔに対応する。
ビットＴＣＡは、コマンド出力１０またはデータアドレ
スバス１４の各ラインに配置した基本セル用の制御信号
Ｔに対応する。ビットＴＩＡは、命令アドレスバス９の
各ラインに配置した基本セル用の制御信号Ｔに対応す
る。選択信号入力ライン２１に配置した３個の基本セル
用の制御信号Ｔは、これらセルが通過型となり得ないた
め、常に１でよい。

【表１】

【００４２】テスト制御ユニット６０は、比較器６３を
さらに有する。比較器６３は２つの１６ビット入力を有
する。これら入力は、プログラムカウンタ１９が発生す
る命令アドレスと、命令アドレスバス９の各ラインに配
置した基本セルの各ラッチ回路２６が保持する１６ビッ
トに対応する１６ビットの数とを受け取る。このため、
これら１６個のラッチ回路２６の各々の出力Ｑは、比較
器６３の対応する入力に接続する。比較器６３は、２つ
の１６ビット入力が一致した時、端末５６を介してテス
トデバイス６１に検出信号ＲＤＹＳを送る。検出信号Ｒ
ＤＹＳを発生した後、比較器６３は、割込み信号ＨＡＬ
Ｔを発生する。この割込み信号は、プログラム制御ユニ
ット１７のシーケンサに入力され、プログラムカウンタ
１９を中断させる。割込み信号ＨＡＬＴの伝送は、モー
ドセレクタ６２から比較器６３への信号によっても制御
できる。

【００４３】表１に示す最初の４つのモードは、境界走
査型シフトレジスタの従来の動作モードに対応する。

【００４４】（ａ）２つのサンプリングモードにおい
て、ビットＭＣ０，ＭＣ１，ＭＣ２の値は表に示す通り
である。第１通路４８の各基本セルは、対応するライン
の２値信号の値をサンプルする。これら値は、シフトレ
ジスタ２０を介して直列に読み出す。このサンプリング
は、ビットＢＯＳを１に設定し、クロック信号ＳＣＣＬ
Ｋを発生して行う。サンプリングした値はフリップフロ
ップ２５，３５（図２および３）に格納する。格納した
値を読み出すため、ビットＢＯＳを０に設定し、クロッ
ク信号ＳＣＣＬＫを発生する。これにより、格納した値
は通路４８に沿って前方にシフトする。この時、データ
ＳＣＯＵＴが直列にシフトレジスタ２０のデータ出力５
３に現れる。このデータは、テストデバイス６１によっ
て読み出せる。

【００４５】ＣＰＵ２をサンプリングするモード（ＰＡ
ＲＴ１／２＝０）においては、ＣＰＵ２からの全ての値
を読み出すためにクロック信号ＳＣＣＬＫの５０クロッ
クサイクル（１６＋１２＋６＋１６）が必要である。Ｃ
ＰＵ２に接続したデバイスをサンプリングするモード
（ＰＡＲＴ１／２＝１）においては、ＣＰＵ２が受け取
る全ての値を読み出すために、クロック信号ＳＣＣＬＫ
の９２クロックサイクルが必要である。これら２つのサ
ンプリングモードは、回路１の動作と干渉しない（割込
み信号ＨＡＬＴは不活性）。

【００４６】（ｂ）２つの検査モードにおいて、ビット
ＭＣ０，ＭＣ１，ＭＣ２の値は表に示す通りである。第
１通路４８の各基本セルを使用し、シフトレジスタ２０
を介して直列に値を入力する。次に、これら値を対応す
るラインに挿入する。挿入した値に対する回路の応答を
サンプリングし、サンプリングモードと同様の方法で読
み出す。値の入力は、ビットＢＯＳを０に設定し、クロ
ック信号ＳＣＣＬＫを生成し、クロック信号ＳＣＣＬＫ
のクロックレートに応じてシフトレジスタ２０のデータ
入力５２へ値ＳＣＩＮを直列に提供して行う。これら値
が、適切なセルのフリップフロップ２５，３５に到達す
ると、ラッチ回路２６，３６は、信号ＥＯＳのパルスに
応じて、これらの値をラッチする。

【００４７】該値のラインへの挿入は、表１に記載の制
御信号Ｔを１に設定して行う。これら制御信号Ｔは、マ
ルチプレクサ２７，３７ａ、または３７ｂを制御し、ラ
ッチ回路２６，３６の出力Ｑと対応するラインとを連結
する。ＣＰＵ検査モードにおいては、命令バス８に実行
する命令を挿入し、これら命令の実行に必要なデータを
データバス１３に挿入する。これには５８サイクル（１
６＋１０＋３２）のクロック信号ＳＣＣＬＫが必要であ
る。これら挿入した命令に対するＣＰＵ２の応答は、Ｃ
ＰＵ２のサンプリングモードと同様にサンプリングおよ
び読取りを行い、ＰＡＲＴ１／２＝０においてデータバ
ス１３を介してＣＰＵ２の内部方向に送る。この読取り
段階は、データ入力５２を介して別の値を直列に入力す
るのと同時に行える。

【００４８】ＣＰＵ２に接続したデバイスを検査するモ
ードは、ＣＰＵを検査するモードとは異なる。すなわ
ち、回路の応答は、ＰＡＲＴ１／２＝１において、デー
タバス１３に配置した双方向基本セルを介してＣＰＵ２
の外部方向にサンプリングする。このデバイス検査モー
ドは、命令バス８からの検査命令が前記デバイスの読取
り命令である場合、データアドレスバス１４に１２ビッ
トアドレスと同時に提供する。これには７６クロックサ
イクル（１２＋６＋１６＋１０＋３２）のクロック信号
ＳＣＣＬＫが必要である。これら２つの検査モードは、
プログラムカウンタ１９を中断させる（モードセレクタ
６２によって割込み信号ＨＡＬＴを活性化する）。

【００４９】本発明に基づく方法は、プログラムメモリ
３に格納したアプリケーションプログラムをテストする
手順も含む。アプリケーションプログラムは、集積回路
１の製造者がメモリ３に書き込む。そして回路１は、ア
プリケーションプログラムのテスト手順を実行するため
の適切なテストデバイスまたはエミュレーションツール
と共にユーザに渡される。

【００５０】このテスト手順の第１段階は、シフトレジ
スタ２０を介して検証アドレスを入力し格納する。この
第１段階は、検証アドレス決定モード（表１）で実行す
る。この時、ＭＣ０＝０，ＭＣ１＝ＭＣ２＝１であり、
シフトレジスタ２０の第２通路４９を選択し、プログラ
ムカウンタ１９を中断させる（モードセレクタ６２によ
って割込み信号ＨＡＬＴを強制的に活性化する）。

【００５１】この検証アドレスは、３個の選択ビットＢ
Ｐ０，ＢＰ１，ＳＴＥの値と同時に入力する。この入力
は、ビットＢＯＳを０にし、１９クロックサイクルのク
ロック信号ＳＣＣＬＫを発生し、シフトレジスタ２０の
データ入力５２に、３個のビットＢＰ０，ＢＰ１，ＳＴ
Ｅに対応する値と検証アドレス（１６ビット）に対応す
る値とを同期させて提供することによって行う。次に、
信号ＥＯＳのパルスを発生させ、前記値を第２通路４９
の各基本セルのラッチ回路２６に格納する。この間、ア
プリケーションプログラムの実行は中断する。これはプ
ログラムカウンタ１９を中断させることによる。

【００５２】検証アドレスを入力し格納した後、選択信
号ＭＣ０＝ＭＣ１＝ＭＣ２＝１を提供し、ビットＢＰ
０，ＢＰ１，ＳＴＥの値（表１）によって決まる動作モ
ードを開始する。これらビットは、アプリケーションプ
ログラムのテスト手順の実行モードを選択する信号に対
応する。

【００５３】次に、アプリケーションプログラムのテス
ト手順は、プログラムメモリ３に格納したアプリケーシ
ョンプログラムを検証アドレスに対応する命令まで実行
し、ＣＰＵ２のアクセスラインに存在する値をシフトレ
ジスタ２０を介して読む。これら２つの段階は、検証ア
ドレスにおけるサンプリングモードまたは即時モード
（表１）において実行できる。選択信号ＭＣ０，ＭＣ
１，ＭＣ２が各１の場合、モードセレクタ６２は割込み
信号ＨＡＬＴを不活性にするので、プログラムカウンタ
１９は増分を再開し、アプリケーションプログラムの各
命令を順次実行する。

【００５４】プログラムカウンタ１９が検証アドレスに
到達すると、比較器６３がテストデバイス６１に対して
検出信号ＲＤＹＳを送出し、読取り段階を開始する。こ
の読取り段階は、シフトレジスタ２０をサンプリングす
るための２つのモードの１つにおいて行う。すなわち、
信号ＢＯＳを１に設定し、クロック信号ＳＣＣＬＫの１
クロックを発生することによってデータをサンプリング
し、次に信号ＢＯＳを０に設定し、クロック信号ＳＣＣ
ＬＫを９２クロック発生することによって前記サンプリ
ングしたデータを直列に読み出す。これにより、シフト
レジスタ２０の出力ＳＣＯＵＴにデータを提供する。

【００５５】表１において、ｆ（ＷＲ）は、検証アドレ
スにおけるサンプリングモードまたは即時モード（また
は後述の段階モード）において、データバス１３が搬送
しビットＰＡＲＴ１／２が定義する値のサンプリング
は、書込み制御信号ＷＲの値に依存することを示す。こ
の書込み制御信号ＷＲは、コマンド出力バス１０からの
命令をプログラム制御ユニット１７でデコードして得ら
れる。これは、特定用途デバイス４〜６のいずれか１つ
への書込み命令を実行する場合のＣＰＵ２（ＰＡＲＴ１
／２＝０）からのデータの観察と、デバイス４〜６（Ｐ
ＡＲＴ１／２＝１）のいずれか１つの読出し命令を実行
する場合の該デバイスからのデータの観察とを可能にす
る。

【００５６】即時モードの読出し段階は、アプリケーシ
ョンプログラムの実行を中断せずに実行する。すなわ
ち、モードセレクタ６２は、制御ユニット１７への割込
み信号ＨＡＬＴの伝送を阻止する。

【００５７】検証アドレスにおけるサンプリングモード
の読出し段階は、アプリケーションプログラムの中断を
伴う。モードセレクタ６２は、検出信号ＲＤＹＳの発生
後、プログラム制御ユニット１７への割込み信号ＨＡＬ
Ｔの伝送を許可する。この信号ＨＡＬＴは、ＣＰＵ２の
１クロック期間だけ遅延して活性化する。これは、ＣＰ
Ｕ２が実行している命令を該割込みの前に完遂させるた
めである。アプリケーションプログラムの実行が中断し
たままである場合、ＣＰＵの内部レジスタの内容、また
はメモリ４，５の内容を読むことができる。これは、シ
フトレジスタ２０をＣＰＵ検査モードまたはデバイス検
査モードに設定して行う。これによりユーザは、必要に
応じて、アプリケーションプログラムに対する集積回路
１の応答を検証できる。

【００５８】アプリケーションプログラムをテストまた
はエミュレートするための本発明方法は、ユーザが特定
用途向け集積回路を使ってプログラムエラーを検出した
り、プログラムの改良可能箇所を検出し最適化すること
を可能にする。プログラムを実行し、実行結果をシフト
レジスタ２０を介して読み出し、あらかじめシミュレー
ションによって得た基準データと比較する。

【００５９】アプリケーションプログラムの命令の１つ
にエラーを検出した場合、本発明方法は、ユーザが該エ
ラーの存在にもかかわらずプログラムテストを継続する
ことを可能にする。すなわちユーザは、エラーのあった
命令のアドレスを検証アドレスとして決定し、検証アド
レスにおけるサンプリングモード（割込みを伴う）でア
プリケーションプログラムをテストする。シフトレジス
タ２０をＣＰＵ検査モードまたはデバイス検査モードに
設定する。これは、エラーのあった命令に起因する結果
を修正するための適切な命令を入力することによって行
う。そして新しい検証アドレスを定義し、アプリケーシ
ョンプログラムのテスト手順を再開する。

【００６０】このように本発明は、ユーザのアプリケー
ションプログラムの正しい動作を検証するための優れた
機能を提供する。このようにして特定用途向け集積回路
の見本をテストした後、ユーザは、変更したアプリケー
ションプログラムをもとに、製造者に新しい要求をでき
る。

【００６１】本発明は、ユーザがそのアプリケーション
プログラムを段階モード（表１）においてテストするこ
とを可能にする。このモードは、ＣＰＵ２のアクセスラ
インが搬送する２値信号の値をサンプリングし、アプリ
ケーションプログラムの各命令の後に、サンプリングし
た値を読み取る。次に、モードセレクタ６２は、比較器
６３を制御することにより、プログラムカウンタ１９が
異なるアドレスを送出するたびに、検出信号ＲＤＹＳと
割込み信号ＨＡＬＴとを活性化する（割込みは、シフト
レジスタ２０を介してデータを直列に読み出す時間を作
るために必要である）。

【００６２】本発明方法は、集積回路構成の自動テスト
手順も含む。一般にこの手順は、特定用途向け集積回路
１の製造者が、それをユーザに渡す前に、適切なテスト
デバイス６１を使って行う。この手順は、ユーザのアプ
リケーションプログラムの検証を含まない。ＣＰＵ２
は、プログラムメモリ３に格納したテストプログラムを
所定のアドレスから実行する。このテストプログラム
は、ＣＰＵに接続した特定用途デバイスの構成に制限さ
れないので、１タイプのＣＰＵ２に対して可能な全ての
特定用途向け集積回路に使用できる。

【００６３】このテストプログラムが、ＣＰＵ２だけで
なく、該ＣＰＵに接続した特定用途デバイス３〜６もテ
ストできるようにするため、本発明手順は、シフトレジ
スタ２０を介してデバイス３〜６の特性データを入力し
格納する第１段階を含む。これら特性データは、例え
ば、デバイスの数、性質、それらの制御信号の波形、受
け渡すデータワードの長さ、アクセスタイム、メモリ３
〜５の記憶場所数（容量）、メモリ３〜５の最初の記憶
場所のアドレス、などである。

【００６４】前記特性データの入力および格納段階は、
ＣＰＵ検査モードでシフトレジスタ２０によって行う。
すなわち、シフトレジスタ２０の各基本セルを制御し、
格納すべき前記特性データをデータバス１３に挿入し、
内部メモリ１８の所定箇所に該データバス１３上のデー
タを書き込むための命令を命令バス８に挿入する。次
に、ＣＰＵ２は、該命令バス８からの命令を実行する。
前記特性データが数個の１６ビットワードを含む場合、
この段階を繰り返し実行する。

【００６５】特性データを格納した後、テストデバイス
６１は、モードセレクタ６２を制御して自動テストモー
ド（表１）を選択する。この選択は２段階で行う。第１
段階において、選択信号をＭＣ０＝０，ＭＣ１＝ＭＣ２
＝１とし、検証アドレス決定モードを設定し、ライン２
１に配置した各基本セルにＢＰ０＝ＢＰ１＝０，ＳＴＥ
＝１を入力し、自動テストモードの選択を可能にする。
選択信号ＭＣ０＝ＭＣ１＝ＭＣ２＝１を発生することに
よって前記自動テストモードを許可する。これにより、
割込み信号ＨＡＬＴが不活性となるので、テストプログ
ラムを実行できる。

【００６６】自動テストモードにおいては、制御信号Ｔ
ＣＩを１に設定し、外部コマンドがテストプログラムの
実行に干渉しないようにする。シフトレジスタ２０が検
証アドレス決定モードにある間（プログラムカウンタ１
９が中断している間）、コマンド入力バス１５を介して
集積回路１に対し再初期化信号を供給し、制御信号ＴＣ
Ｉ＝０を許可する。自動テストモードが開始すると（Ｍ
Ｃ０＝ＭＣ１＝ＭＣ２＝１）、テスト制御ユニット６０
は、プログラムカウンタ１９を制御する。すなわち、前
記再初期化パルスに応じて、該プログラムカウンタ１９
は、メモリ３に格納した自動テストプログラムの最初の
命令を指示する。（集積回路１の通常動作においては、
前記再初期化信号パルスがプログラムカウンタ１９を再
初期化すると、該プログラムカウンタは、プログラムメ
モリ３に格納したアプリケーションプログラムの最初の
命令を指示する。）

【００６７】前記テストプログラムの最初の命令は、内
部メモリ１８に格納した特性データを読み出し、それに
必要なパラメータを追加して各デバイスとの間でデータ
の受渡しを行う。テストプログラムの場合、ＣＰＵ２と
デバイス３〜６との間でデータの受渡しを行うための連
続読出しまたは書込み命令を持っていると非常に都合が
良い。ＣＰＵ２の速度で実行するテストプログラムは比
較的早いため、メモリ４および５の様々な記憶場所を１
つずつテストすることが可能である。このため、インタ
フェースユニット６との間のデータ受渡しテストを実質
的にリアルタイムで行うことができる。

【００６８】テストプログラムを高速で実行するため、
テスト結果を符号分析器で計算し、多項式符号形式で提
供することができる。この符号分析器は、ＣＰＵの内部
バスには配置しない。符号分析器は、例えば、マグロウ
ヒル社の１９８８年発行「ＬＳＩ／ＶＬＳＩのテストテ
スト可能設計」（フランク・エフ・ツイ）第７章が説明
している。

【００６９】前記テストプログラムは、テスト結果を格
納する命令を含む。この命令は、内部メモリ１８の所定
場所にテスト結果を書き込む。

【００７０】前記自動テスト手順は、テストプログラム
実行段階の後、シフトレジスタ２０を介して格納したテ
スト結果を読み出す。この結果読出し段階は、シフトレ
ジスタ２０を介してＣＰＵ検査モードで行う。すなわ
ち、シフトレジスタ２０の各基本セルを制御し、内部デ
ータメモリ１８の記憶場所からテスト結果を読出しデー
タバス１３に送り出す命令を命令バス８に挿入する。次
に、ＣＰＵ２は、該命令バス８からの命令を実行する。
そしてシフトレジスタ２０の各基本セルを制御し、デー
タバス１３にある１６ビット値をサンプリングし（ＰＡ
ＲＴ１／２＝０）、シフトレジスタ２０のデータ出力５
３を介してその値をテストデバイス６１に読み出す。

【００７１】テストデバイス６１が読み出した前記結果
は、既知の基準値またはシミュレーションで得た基準値
と比較できる。これにより、特定用途向け集積回路１の
物理的（ハードウエア）障害を検出できる。

【００７２】本発明を好適な説明用実施例を参照しつつ
説明してきたが、これらは本発明を制限するものではな
く、本発明の範囲を逸脱せずに多くの変更形態が可能で
あることが理解されるであろう。

【図面の簡単な説明】

【図１】本発明に基づく用途特定形の集積回路を示す図
である。

【図２】図１の集積回路のシフトレジスタの要素セルを
示す図である。

【図３】図１の集積回路のシフトレジスタの要素セルを
示す図である。

【図４】図１の回路のＣＰＵを示す図である。

【符号の説明】

１…集積回路 ２…中央処理ユニット ３〜６…用途特定形デバイス ７〜１５…バス １６…算術ユニット １７…プログラム制御ユニット １８…メモリ １９…プログラムカウンタ ２０…シフトレジスタ ２１…バス ２４…一方向要素セル ２５，２６…フリップフロップ ２７，２８…２入力マルチプレクサ ３１ａ…前位セル ３１ａ…次位セル ３４…両方向要素セル ３５，３６…フリップフロップ ３７ａ，３７ｂ…２入力マルチプレクサ ３８…４入力マルチプレクサ ４１ａ…前位セル ４１ｂ…次位セル ５０，５１…スイッチ ６０…試験制御ユニット ６１…試験デバイス ６２…モードセレクタ ６３…比較器

Claims (17)

【特許請求の範囲】
1. 【請求項１】 中央処理装置（２）と、用途に応じて選
   択し前記中央処理装置に接続したデバイス（３〜６）と
   を備えた用途特定形の集積回路（１）の動作を試験する
   方法であって、複数の要素セルを直列接続して形成した
   少なくとも１個のシフトレジスタ（２０）を設け、前記
   集積回路の２値信号搬送ラインに前記要素セルを各々配
   置し、前記シフトレジスタを介して値を直列に入力し、
   該入力値を前記要素セルを介して各対応する前記ライン
   に挿入し、前記ライン上の２値信号の値を各対応する前
   記要素セルを介してサンプリングし、該サンプリングし
   た値を前記シフトレジスタを介して読み取るように構成
   し、前記シフトレジスタの前記基本セルが前記中央処理
   装置の入出力端に対応するラインに配置されている、用
   途特定形集積回路の動作の試験方法。
2. 【請求項２】 前記試験方法が前記集積回路（１）の構
   成を自動的に試験する手順を含み、該手順が、 前記中央処理装置（２）に接続した前記デバイス（３〜
   ６）の特性データを前記シフトレジスタ（２０）を介し
   て入力し格納する段階と、 前記特性データを読み出す命令とテスト結果を格納する
   命令とを少なくとも含む試験プログラムを前記集積回路
   （１）のプログラムメモリ（３）に格納しておき、該試
   験プログラムを前記中央処理装置に実行させる段階と、 格納した試験結果を前記シフトレジスタを介して読み出
   す段階とを備える、請求項１記載の試験方法。
3. 【請求項３】 前記試験プログラムが、前記中央処理装
   置（２）と前記デバイス（３〜６）との間でデータを受
   け渡すための命令を含む、請求項２記載の試験方法。
4. 【請求項４】 前記特性データと前記試験結果とを前記
   中央処理装置（２）の内部メモリ（１８）に格納する、
   請求項２または３記載の試験方法。
5. 【請求項５】 前記シフトレジスタ（２０）が前記中央
   処理装置（２）のデータバス（１３）および命令バス
   （８）の各ラインに配置した要素セルを含み、前記特性
   データの入力・格納段階において該基本セルを制御する
   ことにより、特性データを前記データバス（１３）に挿
   入してそこから記憶場所に書き込む命令を前記命令バス
   （８）に挿入し、次に該命令を実行するようにした、請
   求項２〜４のいずれかに記載の試験方法。
6. 【請求項６】 前記格納した試験結果を読み出す段階に
   おいて前記シフトレジスタ（２０）の要素セルを制御す
   ることにより、前記試験結果を前記データバス（１３）
   に読み出す命令を前記命令バス（８）に挿入してそれを
   実行し、前記シフトレジスタの基本セルを制御すること
   により、前記データバス（１３）に存在する値をサンプ
   リングしてそれを前記シフトレジスタ（２０）を介して
   読み出す、請求項５記載の試験方法。
7. 【請求項７】 前記試験方法が前記集積回路（１）のプ
   ログラムメモリ（３）に格納したアプリケーションプロ
   グラムをテストする手順を含み、該手順が、 前記シフトレジスタ（２０）を介して検証アドレスを入
   力し格納する段階、 前記プログラムメモリに格納した前記アプリケーション
   プログラムを前記検証アドレスに対応する命令まで実行
   する段階、そして、 前記中央処理装置（２）のアクセスラインに存在する値
   を前記シフトレジスタを介して読み出す段階、を具備す
   る、請求項１〜６のいずれかに記載の試験方法。
8. 【請求項８】 前記プログラムメモリ（３）に格納した
   前記アプリケーションプログラムの実行が前記検証アド
   レスに対応する命令に到達した時、該アプリケーション
   プログラムの実行を中断する、請求項７記載の試験方
   法。
9. 【請求項９】 前記アプリケーションプログラムの各命
   令を格納した前記プログラムメモリ（３）の記憶場所を
   特定するために設けた前記中央処理装置（２）の命令ア
   ドレスバス（９）の各ラインに、前記シフトレジスタ
   （２０）の要素セルを設け、該要素セルに前記検証アド
   レスを格納する、請求項７または８記載の試験方法。
10. 【請求項１０】 前記命令アドレスバス（９）の各ライ
    ンに配置した前記基本セルの出力を比較器（６３）の１
    入力に接続し、該比較器の他の入力を前記中央処理装置
    （２）のプログラムカウンタ（１９）に接続し、該比較
    器は、前記プログラムカウンタ（１９）が供給するアド
    レスが前記検証アドレスと一致するとき、検出信号（Ｒ
    ＤＹＳ）を発生する、請求項９記載の試験方法。
11. 【請求項１１】 前記シフトレジスタ（２０）が少なく
    とも２本のデータシフト通路（４８，４９）を含み、第
    １データシフト通路（４８）が、前記中央処理装置
    （２）のデータバス（１３）の各ラインと、データアド
    レスバス（１４）の各ラインと、命令バス（８）の各ラ
    インと、命令アドレスバス（９）の各ラインと、コマン
    ド入力バス（１５）の各ラインと、コマンド出力バス
    （１０）の各ラインとに配置した第１グループの要素セ
    ルの間に延び、第２データシフト通路（４９）が、前記
    中央処理装置（２）の命令アドレスバス（９）の各ライ
    ンに配置した第２グループの要素セルの間に延び、該第
    ２データシフト通路（４９）に沿って前記検証アドレス
    を直列に入力する、請求項９または１０記載の試験方
    法。
12. 【請求項１２】 前記第２データシフト通路（４９）
    が、前記中央処理装置（２）のアクセスライン（２１）
    に配置した要素セルを含み、前記アクセスライン（２
    １）が、前記アプリケーションプログラムのテスト手順
    の実行モードを選択する信号（ＢＰ０，ＢＰ１，ＳＴ
    Ｅ）を搬送する、請求項１１記載の試験方法。
13. 【請求項１３】 前記アプリケーションプログラムの実
    行の中断中に、前記第２データシフト通路（４９）に沿
    って前記検証アドレスを入力する、請求項１１または１
    ２記載の試験方法。
14. 【請求項１４】 中央処理装置（２）と、集積回路の用
    途に応じて選択し前記中央処理装置に接続したデバイス
    （３〜６）と、複数の要素セルを含む少なくとも１個の
    シフトレジスタ（２０）とを備え、前記集積回路の２値
    信号を搬送する各ラインに前記基本セルを各々配置し、
    前記基本セルを互いに直列接続し、前記シフトレジスタ
    に値を直列に入力し、該値を前記要素セルを介して前記
    ラインに挿入し、該ラインが搬送する２値信号の値を前
    記要素セルを介してサンプリングし、該サンプリングし
    た値を前記シフトレジスタを介して読み出すように構成
    し、前記中央処理装置の入出力端に対応する各ラインに
    前記シフトレジスタの要素セルを各々配置した、用途特
    定形の集積回路。
15. 【請求項１５】 前記シフトレジスタ（２０）が前記中
    央処理装置（２）の命令アドレスバス（９）の各ライン
    に配置した要素セルを含み、該命令アドレスバス（９）
    が前記シフトレジスタ（２０）を介して直列に入力する
    検証アドレスを格納し、前記中央処理装置がプログラム
    カウンタ（１９）を有し、該プログラムカウンタがアプ
    リケーションプログラムを格納したプログラムメモリ
    （３）のアドレスを前記命令アドレスバス（９）に提供
    し、前記中央処理装置がさらに比較器（６３）を備え、
    該比較器の１入力が前記プログラムカウンタ（１９）に
    接続し、該比較器の他の入力が前記命令アドレスバス
    （９）の各ラインに配置した前記基本セルに接続し、前
    記プログラムカウンタ（１９）が供給するアドレスと前
    記検証アドレスとが一致した時、該比較器が検出信号
    （ＲＤＹＳ）を発生する、請求項１４記載の用途特定形
    の集積回路。
16. 【請求項１６】 前記プログラムメモリ（３）に格納し
    た前記アプリケーションプログラムの実行が前記検証ア
    ドレスに対応する命令に到達した時、前記比較器（６
    ３）が前記検出信号（ＲＤＹＳ）に対して遅延した割込
    み信号（ＨＡＬＴ）を発生して前記アプリケーションプ
    ログラムの実行を中断する、請求項１５記載の用途特定
    形の集積回路。
17. 【請求項１７】 前記シフトレジスタ（２０）が少なく
    とも２本のデータシフト通路（４８，４９）を有し、第
    １データシフト通路（４８）が、前記中央処理装置
    （２）のデータバス（１３）の各ラインと、データアド
    レスバス（１４）の各ラインと、命令バス（８）の各ラ
    インと、命令アドレスバス（９）の各ラインと、コマン
    ド入力バス（１５）の各ラインと、コマンド出力バス
    （１０）の各ラインとに配置した第１グループの基本セ
    ルの間に延び、第２データシフト通路（４９）が、前記
    中央処理装置（２）の命令アドレスバス（９）の各ライ
    ンに配置した第２グループの要素セルの間に延びる、請
    求項１５または１６記載の用途特定形の集積回路。